JP2019169912A - Ｄ級増幅器 - Google Patents

Abstract

【課題】デッドタイムをできるだけ短くしたときであっても、放射ノイズの発生を抑制し、さらにセルフターンオン現象の発生も防止する。【解決手段】ソースが電圧ＶＤＤ１の端子に接続されドレインが抵抗Ｒ１３を介して電圧ＶＳＳ１の端子に接続され、ハイサイド駆動回路１２の出力電圧が所定値に上昇するとドレイン電圧を電圧ＶＳＳ１に低下させるトランジスタＭＰ１７を設ける。さらに、ソースが電圧ＶＤＤ１の端子に接続されドレインがハイサイド駆動回路１２の出力側に接続され、トランジスタＭＰ１７のドレイン電圧が電圧ＶＳＳ１に低下するとＯＮし、インバータＩＮＶ４の入力電圧が電圧ＶＤＤ１に上昇するとＯＦＦするトランジスタＭＰ１８を設ける。トランジスタＭＰ１７，ＭＰ１８でハイサイドセルフターンオン防止回路１３を構成する。ロウサイドにも同様なロウサイドセルフターンオン防止回路２３を設ける。【選択図】図１

Description

本発明は に関する。

図５に従来のＤ級増幅器の回路を示す（特許文献１）。ハイサイドの電源電圧はＶＳＳ１＜ＶＤＤ１、ロウサイドの電源電圧はＶＳＳ２＜ＶＤＤ２の関係にある、また、ＶＤＤ２＜ＶＤＤ１、ＶＳＳ２＜ＶＳＳ１の関係にある。１１はハイサイドレベルシフト回路、１２はハイサイド駆動回路、２１はロウサイドレベルシフト回路、２２はロウサイド駆動回路、ＩＮＶ１，ＩＮＶ２はインバータ、ＭＰ１１〜ＭＰ１４，ＭＰ２１はＰＭＯＳトランジスタ、ＭＮ１１，ＭＮ２１〜ＭＮ２４はＮＭＯＳトランジスタである。そのうち、ＭＰ１４，Ｍ２４はパワートランジスタである。Ｒ１１，Ｒ１２はプルアップ抵抗、Ｒ２１，Ｒ２２はプルダウン抵抗である。トランジスタＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ２３はハイサイドデッドタイム生成回路を構成し、トランジスタＭＮ２１、ＭＮ２２，ＭＰ２１，ＭＰ１３はロウサイドデッドタイム生成回路を構成する。

さて、入力電圧ＶＩＮが“Ｌ”のときは、ハイサイドレベルシフト回路１１の出力電圧Ｖ１０はＶＳＳ１となり、ロウサイドレベルシフト回路２１の出力電圧Ｖ２０はＶＳＳ２となっている。また、トランジスタＭＰ１２、ＭＮ２２は常時ＯＮしている。

このため、ハイサイドでは、トランジスタＭＰ１１がＯＮ、トランジスタＭＮ１１がＯＦＦしてトランジスタＭＰ１１，ＭＮ１１の共通ドレインの電圧Ｖ１１とハイサイド駆動回路１２出力電圧Ｖ１２がＶＤＤ１となるので、パワートランジスタＭＰ１４はＯＦＦとなる。また、インバータＩＮＶ１の出力電圧がＶＳＳ１となるので、トランジスタＭＰ１３がＯＮしている。一方、ロウサイドでは、トランジスタＭＰ２１がＯＮ、トランジスタＭＮ２１がＯＦＦしているので、ロウサイド駆動回路２２の入力電圧Ｖ２１はトランジスタＭＰ１３，ＭＮ２２，ＭＰ２１を経由してハイサイドの電圧ＶＤＤ１となり、ロウサイド駆動回路２２の出力電圧Ｖ２がＶＤＤ１となる。よって、トランジスタＭＮ２３はＯＦＦし、パワートランジスタＭＮ２４がＯＮしている。以上により、出力電圧ＶＯＵＴはＶＳＳ２となっている。

次に、入力電圧ＶＩＮが“Ｌ”→“Ｈ”に変化したときは、ハイサイドレベルシフト回路１１の出力電圧Ｖ１０はＶＤＤ１となり、ロウサイドレベルシフト回路２１の出力電圧Ｖ２０はＶＤＤ２となる。

このため、ハイサイドでは、トランジスタＭＰ１１がＯＦＦし、ＭＮ１１がＯＮする。このときトランジスタＭＰ１２もＯＮしているが、トランジスタＭＮ２３がＯＦＦしているので、ハイサイド駆動回路１２の入力電圧Ｖ１１は抵抗Ｒ１１によって電圧ＶＤＤ１にプルアップされ、出力電圧も同様となり、パワートランジスタＭＰ１４はまだＯＦＦを維持する。トランジスタＭＰ１３はＯＮ状態のままである。一方、ロウサイドでは、トランジスタＭＰ２１がＯＦＦしトランジスタＭＮ２１がＯＮするので、ロウサイド駆動回路２２の入力電圧Ｖ２１がＶＳＳ２となり、出力電圧Ｖ２２も同様となって、トランジスタＭＮ２３がＯＦＦ→ＯＮとなり、パワートランジスタＭＮ２４がＯＮ→ＯＦＦとなる。このため、ハイサイド駆動回路１２の入力電圧Ｖ１１がＯＮしているトランジスタＭＮ１１，ＭＰ１２，ＭＮ２３を経由してＶＳＳ２になり、その駆動回路１２の出力電圧Ｖ１２がＶＳＳ１になる。これによって、トランジスタＭＰ１３がＯＦＦし、パワートランジスタＭＰ１４がＯＮし、出力電圧ＶＯＵＴがＶＳＳ２→ＶＤＤ１に切り替わる。

このように、入力電圧ＶＩＮが“Ｌ”→“Ｈ”に変化したときは、ロウサイドのパワートランジスタＭＮ２４がＯＮ→ＯＦＦに切り替わったことがトランジスタＭＮ２３のＯＮで確認されてから、ハイサイドのパワートランジスタＭＰ１４がＯＮするので、その遷移期間にデッドタイムが作成される。

次に、入力電圧ＶＩＮが“Ｈ”→“Ｌ”に変化したときは、ハイサイドレベルシフト回路１１の出力電圧Ｖ１０はＶＳＳ１となり、ロウサイドレベルシフト回路２１の出力電圧Ｖ２０はＶＳＳ２となる。

このため、ロウサイドでは、トランジスタＭＮ２１がＯＦＦし、ＭＰ２１がＯＮする。このときトランジスタＭＮ２２もＯＮしているが、トランジスタＭＰ１３がＯＦＦしているので、ロウサイド駆動回路２２の入力電圧Ｖ２１は抵抗Ｒ２１によって電圧ＶＳＳ２にプルダウンされ、出力電圧Ｖ２２も同様となり、パワートランジスタＭＮ２４はまだＯＦＦを維持する。トランジスタＭＮ２３はＯＮ状態のままである。一方、ハイサイドでは、トランジスタＭＮ１１がＯＦＦしトランジスタＭＰ１１がＯＮするので、ハイサイド駆動回路１２の入力電圧Ｖ１１が電圧ＶＤＤ２となり、出力電圧Ｖ１２も同様となって、トランジスタＭＰ１３がＯＦＦ→ＯＮとなり、パワートランジスタＭＰ１４がＯＮ→ＯＦＦとなる。このため、ロウサイド駆動回路２２の入力電圧Ｖ２１がＯＮしているトランジスタＭＰ２１，ＭＮ２２，ＭＰ１３を経由してＶＤＤ１になり、そのロウサイド駆動回路２２の出力電圧Ｖ２２がＶＤＤ２になる。これによって、トランジスタＭＮ２３がＯＦＦし、パワートランジスタＭＮ２４がＯＮし、出力電圧ＶＯＵＴがＶＤＤ１→ＶＳＳ２に切り替わる。

このように、入力電圧ＶＩＮが“Ｈ”→“Ｌ”に変化したときは、ハイサイドのパワートランジスタＭＰ１４がＯＮ→ＯＦＦに切り替わったことがトランジスタＭＰ１３のＯＮで確認されてから、ロウサイドのパワートランジスタＭＮ２４がＯＮするので、その遷移期間にデッドタイムが作成される。

ところで、以上のように、出力用のパワートランジスタＭＰ１４，ＭＮ２４が同時にＯＮして貫通電流が流れないように両パワートランジスタＭＰ１４，ＭＮ２４を同時にＯＦＦ状態にするデッドタイムを設ける場合、そのデッドタイムの期間ではスイッチングが行われないので効率の低下につながる。したがって、このデッドタイムは短いほど好ましいが、急峻すぎるスイッチングでは放射ノイズが増大する問題が発生する。

放射ノイズの問題を回避するためには、先にＯＦＦする側のトランジスタをゆっくりＯＦＦさせるか、あるいはＯＮする側のトランジスタをゆっくりＯＮさせて、電流の変化を緩やかにすればよい。しかし、Ｄ級増幅器では、出力電圧の緩やかな波形は出力信号の歪率に悪影響を与える。

そこで、ＮＭＯＳのパワートランジスタをＯＦＦさせる際にＯＦＦ開始時は当該のゲート電圧を急速に低下させて、その後は緩慢にパワートランジスタの閾値まで低下させることで、スイッチング速度を大きく損なうことなく放射ノイズの発生を抑制する伝搬遅延削減回路が提案されている（特許文献２）。

この伝搬遅延削減回路を図５で説明したＤ級増幅器のロウサイドに適用させた回路を図６に示す。ロウサイド駆動回路２２は、ＰＭＯＳトランジスタＭＰ２５とＮＭＯＳトランジスタＭＮ２５からなる前段インバータＩＮＶ５と、ＰＭＯＳトランジスタＭＰ２６とＮＭＯＳトランジスタＭＮ２６からなる後段インバータＩＮＶ６で構成されている。さらに、このロウサイド駆動回路２２の出力側と電源ＶＳＳ２のラインとの間に、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２の直列回路からなるセルフバイアス回路２４を挿入している。トランジスタＭＰ２６，ＭＭ２６はトランジスタＭＮ３１，ＭＮ３２に比べて面積が小さく設定されている。

インバータＩＮＶ６の入力電圧Ｖ２３がＶＳＳ２からＶＤＤ２に向けて立ち上がると、トランジスタＭＰ２６がＯＦＦを開始し、トランジスタＭＮ２６がＯＮを開始する。このとき、電圧Ｖ２３を直接ゲートに入力しているトランジスタＭＮ３１は早期にＯＮを開始する。また、インバータＩＮＶ６の出力電圧Ｖ２２の立上りが遅いので、トランジスタＭＮ３２はまだＯＮ状態にある。

したがって、トランジスタＭＰ２６のＯＦＦが完了しトランジスタＭＮ２６のＯＮが完了する前に、先にＯＮしているトランジスタＭＮ３１，ＭＮ３２によってパワートランジスタＭＮ２４のゲート電圧Ｖ２２の低下が促進される。つまり、パワートランジスタＭＮ２４がＯＮ状態からＯＦＦ状態への遷移の前半部分が高速化される。そして、この後は、トランジスタＭＮ３１，ＭＮ３２がＯＦＦするので、パワートランジスタＭＮ２４のゲート電圧はトランジスタＭＮ２６のＯＮによって低下を続けるが、そのトランジスタＭＮ２６は面積が小さいので、その変化は緩慢となる。

以上から、パワートランジスタＭＮ２４がＯＮからＯＦＦに変化するときは、そのゲート電圧Ｖ２２は当初は急速に低下するがその後は緩慢に低下する。これによって、そのパワートランジスタＭＮ２４のＯＮからＯＦＦへの遷移を、スイッチング速度が低下するほど遅くはなく、放射ノイズが発生することほど速くもないようにすることができる。なお、ハイサイドにも同様なセルフバイアス回路（ただし、使用するトランジスタはＭＰトランジスタ）が装備することで、同様にパワートランジスタＭＰ１４を制御することができる。

特許第５５９６５８２号公報 米国特許第８１８８７６９号公報

ところが、図６の伝搬遅延削減回路では、パワートランジスタＭＮ２４がＯＦＦしてドレイン・ソース間の電圧が急激に増大すると、ドレイン・ゲート間の帰還容量を介して電荷がそのゲートに注入され、パワートランジスタＭＮ２４のゲート電圧が閾値以上に上昇してＯＮする現象が発生する。これは、セルフターンオン現象と呼ばれ、効率低下のみならず貫通電流が発生してパワートランジスタの破損や発火をまねくおそれがある。

本発明の目的は、デッドタイムをできるだけ短くしたときであっても、放射ノイズの発生を抑制し、さらにセルフターンオン現象の発生も防止したＤ級増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明は、ＶＳＳ１＜ＶＤＤ１、ＶＳＳ２＜ＶＤＤ２、ＶＤＤ２＜ＶＤＤ１、ＶＳＳ２＜ＶＳＳ１の関係にある電圧ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２を電源電圧として使用するＤ級増幅器であって、前記電圧ＶＤＤ１の端子にソースが接続されるハイサイドパワーＰ型トランジスタ及び前記電圧ＶＳＳ２の端子にソースが接続されドレインが前記ハイサイドパワーＰ型トランジスタのドレインと共通に出力端子に接続されるロウサイドパワーＮ型トランジスタと、入力信号が“Ｌ”になると前記ハイサイドＰ型出力トランジスタのゲートに前記電圧ＶＳＳ１を入力し、前記入力信号が“Ｈ”になると前記ハイサイドＰ型出力トランジスタのゲートに前記電圧ＶＤＤ１を入力するハイサイド駆動回路と、入力信号が“Ｈ”になると前記ロウサイドＮ型出力トランジスタのゲートに前記電圧ＶＤＤ１を入力し、前記入力信号が“Ｌ”になると前記ロウサイドＮ型出力トランジスタのゲートに前記電圧ＶＳＳ１を入力するロウサイド駆動回路と、ソースが前記電圧ＶＤＤ１の端子に接続されドレインが第１３抵抗を介して前記電圧ＶＳＳ１の端子に接続され、前記ハイサイド駆動回路の出力電圧が所定値に上昇するとドレイン電圧を前記電圧ＶＳＳ１に低下させる第１７Ｐ型トランジスタ、及び、ソースが前記電圧ＶＤＤ１の端子に接続されドレインが前記ハイサイド駆動回路の出力側に接続され、前記第１７Ｐ型トランジスタのドレイン電圧が前記電圧ＶＳＳ１に低下するとＯＮし、前記入力信号が“Ｌ”になるとＯＦＦする第１８Ｐ型トランジスタ、を有するハイサイドセルフターンオン防止回路と、ソースが前記電圧ＶＳＳ２の端子に接続されドレインが第２３抵抗を介して前記電圧ＶＤＤ２の端子に接続され、前記ロウサイド駆動回路の出力電圧が所定値に低下するとドレイン電圧を前記電圧ＶＤＤ２に上昇させる第２７Ｎ型トランジスタ、及び、ソースが前記電圧ＶＳＳ２の端子に接続されドレインが前記ロウサイド駆動回路の出力側に接続され、前記第２７Ｎ型トランジスタのドレイン電圧が前記電圧ＶＤＤ２に上昇するとＯＮし、前記入力信号が“Ｈ”になるとＯＦＦする第２８Ｎ型トランジスタ、を有するロウサイドセルフターンオン防止回路と、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載のＤ級増幅器において、前記第１７Ｐ型トランジスタは前記ハイサイド駆動回路の出力段を構成するトランジスタより大きな面積に設定され、前記第２７Ｎ型トランジスタは前記ロウサイド駆動回路の出力段を構成するトランジスタより大きな面積に設定されていることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のＤ級増幅器において、前記ハイサイド駆動回路は、第３インバータと該第３インバータの出力側に接続される第４インバータで構成され、前記ロウサイド駆動回路は、第５インバータと該第５インバータの出力側に接続される第６インバータで構成され、前記第１８Ｐ型トランジスタのゲートに論理和回路の出力が接続され、該論理和回路の一方の入力が前記第１７Ｐ型トランジスタのソースに接続され、前記論理和回路の他方の入力が前記第４インバータの入力に接続され、前記第２８Ｎ型トランジスタのゲートに論理積回路の出力が接続され、該論理積回路の一方の入力が前記第２７Ｎ型トランジスタのソースに接続され、前記論理積回路の他方の入力が前記第６インバータの入力に接続されている、ことを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載のＤ級増幅器において、前記入力信号が“Ｌ”から“Ｈ”に変化するとき前記ロウサイド駆動回路から出力している前記電圧ＶＤＤ２が前記電圧ＶＳＳ２に変化したことを検知してから前記ハイサイド駆動回路の出力電圧を前記電圧ＶＤＤ１から前記電圧ＶＳＳ１に変化させるハイサイドデッドタイム生成回路と、前記入力信号が“Ｈ”から“Ｌ”に変化するとき前記ハイサイド駆動回路から出力している前記電圧ＶＳＳ１が前記電圧ＶＤＤ１に変化したことを検知してから前記ロウサイド駆動回路の出力電圧を前記電圧ＶＳＳ２から前記電圧ＶＤＤ２に変化させるロウサイドデッドタイム生成回路と、を備えることを特徴とする。

請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のＤ級増幅器において、前記ゲートをベースに、前記ソースをコレクタに、前記ドレインをエミッタにそれぞれ置き換えたことを特徴とする。

本発明によれば、パワーＰ型トランジスタ及びパワーＮ型トランジスタはＯＦＦする際の遷移の前半が緩慢となるので、デッドタイム生成回路を設けそのデッドタイムを短くしたときであっても、放射ノイズの発生を抑制できる。また、パワーＰ型トランジスタがＯＦＦするときは第１８Ｐ型トランジスタによってそのゲートに電圧ＶＤＤ１が追加的に印加し、パワーＮ型トランジスタがＯＦＦするときは第２８Ｎ型トランジスタによってそのゲートに電圧ＶＳＳ２が追加的に印加するので、パワーＰ型トランジスタ及びパワーＮ型トランジスタのセルフターンオン現象の発生を防止することができる。

本発明の実施例のＤ級増幅器のハイサイドセルフターンオン防止回路の部分の回路図である。 本発明の実施例のＤ級増幅器のロウサイドセルフターンオン防止回路の部分の回路図である。 図１のハイサイドセルフターンオン防止回路の動作波形図である。 図２のロウサイドセルフターンオン防止回路の動作波形図である。 従来のＤ級増幅器の回路図である。 従来の伝搬遅延削減回路の回路図である。

図１に図５のＤ級増幅器のハイサイド駆動回路１２の出力側に設けられるハイサイドセルフターンオン防止回路１３を示す。このハイサイドセルフターンオン防止回路１３は、ハイサイド駆動回路１２の出力電圧Ｖ１２をゲートに入力しソースが電圧ＶＤＤ１の端子に接続されるＰＭＯＳトランジスタＭＰ１７と、そのトランジスタＭＰ１７のドレインと電圧ＶＳＳ１の端子に接続される抵抗Ｒ１３と、ハイサイド駆動回路１２を構成する後段のインバータＩＮＶ４の入力電圧Ｖ１３とトランジスタＭＰ１７のソースの電圧Ｖ１４の論理和をとる論理和回路ＯＲ１と、インバータＩＮＶ４の出力端子と電圧ＶＤＤ１の端子の間に接続され論理和回路ＯＲ１の出力電圧Ｖ１５がゲートに入力するＰＭＯＳトランジスタＭＰ１８とを備える。トランジスタＭＰ１７の面積はトランジスタＭＰ１６，ＭＮ１６の面積よりも大きく設定されている。

入力電圧ＶＩＮが“Ｈ”から“Ｌ”に切り替わると、インバータＩＮＶ３の入力電圧Ｖ１１がＶＳＳ１→ＶＤＤ１に切り替わるので、インバータＩＮＶ４の入力電圧Ｖ１３がＶＤＤ１からＶＳＳ１に切り替わり、ハイサイド駆動回路１２の出力電圧Ｖ１２がＶＳＳ１からＶＤＤ１に立ち上がる。しかし、インバータＩＮＶ４のトランジスタＭＰ１６，ＭＮ１６の面積がトランジスタＭＰ１７の面積よりも小さく設定されているので、電圧Ｖ１２の立上りは緩やかとなる。そして、その電圧Ｖ１２がトランジスタＭＰ１７の閾値電圧Ｖｔｈ（ＭＮ２７）に到達すると、そのトランジスタＭＰ１７がＯＦＦして電圧Ｖ１４が電圧ＶＳＳ１に急速に向けて下降する。このとき、論理和回路ＯＲ１の一方の入力の電圧Ｖ１３はすでにＶＳＳ１になっているので、その論理和回路ＯＲ１の出力電圧Ｖ１４がＶＳＳ１になり、トランジスタＭＰ１８がＯＮする。この後、入力電圧ＶＩＮが“Ｌ”から“Ｈ”に切り替わると、電圧Ｖ１３がＶＤＤ１に上昇するので、論理和回路ＯＲ１の出力電圧Ｖ１４はＶＤＤ１となり、トランジスタＭＰ１８はＯＦＦして回路から外れる。

このようにして、パワートランジスタＭＰ１４のゲート電圧Ｖ１２は、ゆっくり上昇していき、トランジスタＭＰ１７の閾値Ｖｔｈ（ＭＮ２７）を上回ると急激に電圧ＶＤＤ１にまで上昇する。パワートランジスタＭＰ１４のゲート電圧Ｖ１２が閾値Ｖｔｈ（ＭＰ１７）に立ち上がるまでの遷移においては緩慢となるため、電源ＶＤＤ１のラインの電流変化は大きくはなく、パッケージにおける誘導成分による逆起電力は大きくならない。その後、ロウサイドのパワートランジスタＭＮ２４がＯＮして出力電圧ＶＯＵＴが低下していく時点では、トランジスタＭＰ１８がＯＮしてパワートランジスタＭＰ１４のゲート電圧Ｖ１２をＶＤＤ１に押し上げているため、パワートランジスタＭＰ１４のドレイン・ゲート間の帰還容量を介して電荷がゲートに注入されてＯＮするセルフターンオン現象を防止することができる。

図２に図５のＤ級増幅器のロウサイド駆動回路２２の出力側に設けられるロウサイドセルフターンオン防止回路２３を示す。このロウサイドセルフターンオン防止回路２３は、ロウサイド駆動回路２２の出力電圧Ｖ２２をゲートに入力しソースが電圧ＶＳＳ２の端子に接続されるＮＭＯＳトランジスタＭＮ２７と、そのトランジスタＭＮ２７のドレインと電圧ＶＤＤ２の端子に接続される抵抗Ｒ２３と、ロウサイド駆動回路２２を構成する後段のインバータＩＮＶ６の入力電圧Ｖ２３とトランジスタＭＮ２７のドレイン電圧Ｖ２４の論理積をとる論理積回路ＡＮＤ１と、ロウサイド駆動回路２２の出力と電圧ＶＳＳ２の端子の間に接続され論理積回路ＡＮＤ１の出力電圧Ｖ２４がゲートに入力するＮＭＯＳトランジスタＭＮ２８とを備える。トランジスタＭＮ２７の面積はトランジスタＭＰ２６，ＭＮ２６の面積よりも大きく設定されている。

入力電圧ＶＩＮが“Ｌ”から“Ｈ”に切り替わると、インバータＩＮＶ５の入力電圧Ｖ２１がＶＳＳ２→ＶＤＤ２に切り替わるので、インバータＩＮＶ６の入力電圧Ｖ２３がＶＤＤ２からＶＳＳ２に切り替わり、ロウサイド駆動回路２２の出力電圧Ｖ２２がＶＳＳ２からＶＤＤ２に立ち上がる。しかし、インバータＩＮＶ６のトランジスタＭＰ２６，ＭＮ２６の面積がトランジスタＭＮ２７の面積よりも小さく設定されているので、電圧Ｖ２２の立下りは緩やかとなる。そして、その電圧Ｖ２２がトランジスタＭＮ２７の閾値電圧Ｖｔｈ（ＭＮ２７）に到達すると、そのトランジスタＭＮ２７がＯＦＦして電圧Ｖ２４が電圧ＶＤＤ２に急速に上昇する。このとき、論理積回路ＡＮＤ１の一方の入力の電圧Ｖ２３はすでにＶＤＤ２になっているので、その論理積回路ＡＮＤ１の出力電圧Ｖ２５がＶＤＤ２になり、トランジスタＭＮ２８がＯＮする。この後、入力電圧ＶＩＮが“Ｈ”から“Ｌ”に切り替わると、電圧Ｖ２３がＶＳＳ２に下降するので、論理積回路ＡＮＤ１の出力電圧Ｖ２５はＶＳＳ２となり、トランジスタＭＮ２８はＯＦＦして回路から外れる。

このようにして、パワートランジスタＭＮ２４のゲート電圧Ｖ２２は、ゆっくり低下していき、トランジスタＭＮ２７の閾値Ｖｔｈ（ＭＮ２７）を下回ると急激に電圧ＶＳＳ２にまで低下する。パワートランジスタＭＮ２４のゲート電圧Ｖ２２が閾値Ｖｔｈ（ＭＮ２７）に立ち下がるまでの遷移においては緩慢となるため、電源ＶＳＳ１の電流変化は大きくはなく、パッケージにおける誘導成分による逆起電力は大きくならない。その後、ハイサイドのパワートランジスタＭＰ１４がＯＮして出力電圧ＶＯＵＴが上昇していく時点では、トランジスタＭＮ２８がＯＮしてパワートランジスタＭＮ２４のゲート電圧Ｖ２２をＶＳＳ２に押し込んでいるため、パワートランジスタＭＮ２４のドレイン・ゲート間の帰還容量を介して電荷がゲートに注入されてＯＮするセルフターンオン現象を防止することができる。

以上のように、本実施例によれば、デッドタイムをできるだけ短くするためにパワートランジスタＭＰ１４，ＭＮ２４のＯＮからＯＦＦに至る時間を短くした場合であっても、そのＯＦＦ動作がゆっくり行われるので、放射ノイズの発生を防止することができ、しかもセルフターンオン現象の発生も防止することができる。

なお、以上説明したＰＭＯＳトランジスタはＰＮＰトランジスタに、ＮＭＯＳトランジスタはＮＰＮトランジスタに、それぞれ置き換えることができる。また、窒化ガリウム（ＧａＮ）トランジスタ、砒化ガリウム（ＧａＡｓ）トランジスタ、あるいは炭化珪素（ＳｉＣ）トランジスタに置き換えることもできる。

１１：ハイサイドレベルシフト回路
１２：ハイサイド駆動回路
１３：ハイサイドセルフターンオン防止回路
２１：ロウサイドレベルシフト回路
２２：ロウサイド駆動回路
２３：ロウサイドセルフターンオン防止回路

本発明はＤ級増幅器に関する。

Claims (5)

1. ＶＳＳ１＜ＶＤＤ１、ＶＳＳ２＜ＶＤＤ２、ＶＤＤ２＜ＶＤＤ１、ＶＳＳ２＜ＶＳＳ１の関係にある電圧ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２を電源電圧として使用するＤ級増幅器であって、
   前記電圧ＶＤＤ１の端子にソースが接続されるハイサイドパワーＰ型トランジスタ及び前記電圧ＶＳＳ２の端子にソースが接続されドレインが前記ハイサイドパワーＰ型トランジスタのドレインと共通に出力端子に接続されるロウサイドパワーＮ型トランジスタと、
   入力信号が“Ｌ”になると前記ハイサイドＰ型出力トランジスタのゲートに前記電圧ＶＳＳ１を入力し、前記入力信号が“Ｈ”になると前記ハイサイドＰ型出力トランジスタのゲートに前記電圧ＶＤＤ１を入力するハイサイド駆動回路と、
   入力信号が“Ｈ”になると前記ロウサイドＮ型出力トランジスタのゲートに前記電圧ＶＤＤ１を入力し、前記入力信号が“Ｌ”になると前記ロウサイドＮ型出力トランジスタのゲートに前記電圧ＶＳＳ１を入力するロウサイド駆動回路と、
   ソースが前記電圧ＶＤＤ１の端子に接続されドレインが第１３抵抗を介して前記電圧ＶＳＳ１の端子に接続され、前記ハイサイド駆動回路の出力電圧が所定値に上昇するとドレイン電圧を前記電圧ＶＳＳ１に低下させる第１７Ｐ型トランジスタ、及び、ソースが前記電圧ＶＤＤ１の端子に接続されドレインが前記ハイサイド駆動回路の出力側に接続され、前記第１７Ｐ型トランジスタのドレイン電圧が前記電圧ＶＳＳ１に低下するとＯＮし、前記入力信号が“Ｌ”になるとＯＦＦする第１８Ｐ型トランジスタ、を有するハイサイドセルフターンオン防止回路と、
   ソースが前記電圧ＶＳＳ２の端子に接続されドレインが第２３抵抗を介して前記電圧ＶＤＤ２の端子に接続され、前記ロウサイド駆動回路の出力電圧が所定値に低下するとドレイン電圧を前記電圧ＶＤＤ２に上昇させる第２７Ｎ型トランジスタ、及び、ソースが前記電圧ＶＳＳ２の端子に接続されドレインが前記ロウサイド駆動回路の出力側に接続され、前記第２７Ｎ型トランジスタのドレイン電圧が前記電圧ＶＤＤ２に上昇するとＯＮし、前記入力信号が“Ｈ”になるとＯＦＦする第２８Ｎ型トランジスタ、を有するロウサイドセルフターンオン防止回路と、
   を備えることを特徴とするＤ級増幅器。
2. 請求項１に記載のＤ級増幅器において、
   前記第１７Ｐ型トランジスタは前記ハイサイド駆動回路の出力段を構成するトランジスタより大きな面積に設定され、前記第２７Ｎ型トランジスタは前記ロウサイド駆動回路の出力段を構成するトランジスタより大きな面積に設定されていることを特徴とするＤ級増幅器。
3. 請求項１又は２に記載のＤ級増幅器において、
   前記ハイサイド駆動回路は、第３インバータと該第３インバータの出力側に接続される第４インバータで構成され、
   前記ロウサイド駆動回路は、第５インバータと該第５インバータの出力側に接続される第６インバータで構成され、
   前記第１８Ｐ型トランジスタのゲートに論理和回路の出力が接続され、該論理和回路の一方の入力が前記第１７Ｐ型トランジスタのソースに接続され、前記論理和回路の他方の入力が前記第４インバータの入力に接続され、
   前記第２８Ｎ型トランジスタのゲートに論理積回路の出力が接続され、該論理積回路の一方の入力が前記第２７Ｎ型トランジスタのソースに接続され、前記論理積回路の他方の入力が前記第６インバータの入力に接続されている、
   ことを特徴とするＤ級増幅器。
4. 請求項１、２又は３に記載のＤ級増幅器において、
   前記入力信号が“Ｌ”から“Ｈ”に変化するとき前記ロウサイド駆動回路から出力している前記電圧ＶＤＤ２が前記電圧ＶＳＳ２に変化したことを検知してから前記ハイサイド駆動回路の出力電圧を前記電圧ＶＤＤ１から前記電圧ＶＳＳ１に変化させるハイサイドデッドタイム生成回路と、
   前記入力信号が“Ｈ”から“Ｌ”に変化するとき前記ハイサイド駆動回路から出力している前記電圧ＶＳＳ１が前記電圧ＶＤＤ１に変化したことを検知してから前記ロウサイド駆動回路の出力電圧を前記電圧ＶＳＳ２から前記電圧ＶＤＤ２に変化させるロウサイドデッドタイム生成回路と、
   を備えることを特徴とするＤ級増幅器。
5. 請求項１乃至４のいずれか１つに記載のＤ級増幅器において、
   前記ゲートをベースに、前記ソースをコレクタに、前記ドレインをエミッタにそれぞれ置き換えたことを特徴とするＤ級増幅器。

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