JP7437227B2 - Ｄ級増幅器 - Google Patents

Description

本開示は、Ｄ級増幅器に関する。

ハーフブリッジ型またはブリッジ型のＤ級増幅器は、パワーＭＯＳトランジスタを直列接続したプッシュプル型の出力段により構成されている。
従来、この出力段において、直列接続したパワーＭＯＳトランジスタが同時にオンすることを防ぐために、デッドタイムを有する制御信号によりパワーＭＯＳトランジスタを制御することが提案されていた。
しかしながら、デッドタイムを大きくするとＬＣ型のロウパスフィルタを通したアナログ出力の歪率が悪化するという問題が生じるため、デッドタイムをできる限り小さくすることが望まれていた。

特許第５５９６５８２号公報 米国特許第８１８８７６９号公報 特開２０１９－１６９９１２号公報

ところで、高音質のＤ級増幅器を実現するためには、より理想的なＰＷＭ波形が必要とされるが、このためには、ＰＷＭ信号の立ち上がりタイミングおよび立下がりタイミングを極力揃えてかつ高速に信号遷移を行わせる必要がある。
しかしながら、上記従来の技術においては、急峻な信号遷移が行われた場合に、オフ状態にあるべきパワーＭＯＳトランジスタが出力端子容量からのフィードバックによってオン状態となるセルフターン現象により大きな貫通電流が流れてしまうという問題点があった。

本技術は、このような状況に鑑みてなされたものであり、高速なスイッチングを実現しつつ、貫通電流を抑制して可能な限り高速なスイッチングが行え、ひずみの少ない増幅信号出力が可能なＤ級増幅器を提供することを目的としている。

実施形態のＤ級増幅器は、高電位側電源に一端が接続された第１トランジスタと、第１トランジスタと低電位側電源との間に第１トランジスタに直列に接続され、第１トランジスタの駆動制御と相補的に駆動制御される第２トランジスタと、入力信号に基づいて第１トランジスタ及び前記第２トランジスタの駆動制御を行うとともに、前記第１トランジスタ及び第２トランジスタのうち、いずれか一方のセルフターンオン状態が検出されている場合に、第１トランジスタ及び前記第２トランジスタのうち、いずれか他方の信号遷移速度を制限する制限駆動回路と、を備える。

図１は、実施形態の原理説明図である。 図２は、実施形態の概要動作説明図である。 図３は、第１実施形態のＤ級増幅器の回路例の説明図である。 図４は、第２実施形態のＤ級増幅器の回路例の説明図である。 図５は、第２実施形態の概要動作説明図である。 図６は、第１実施形態及び第２実施形態の効果の一例の説明図である。

以下、図面を参照して、実施形態について詳細に説明する。
［１］原理説明
図１は、実施形態の原理説明図である。
実施形態のＤ級増幅器１０は、高電位側電源ＶＤＤに一端が接続された第１トランジスタ１１と、第１トランジスタ１１と低電位側電源ＶＳＳとの間に第１トランジスタ１１に直列に接続され、第１トランジスタ１１の駆動制御と相補的に駆動制御される第２トランジスタ１２と、高電位側信号源電源ＡＶＤＤと低電位側信号源電源ＡＶＳＳの間で遷移する入力信号Ｖｉｎに対応する入力信号Ｖｉｎ１及び入力信号Ｖｉｎ２に基づいて第１トランジスタ１１及び第２トランジスタ１２の駆動制御を行うとともに、第１トランジスタ１１及び第２トランジスタ１２が同時にオン状態となっているセルフターンオン状態が検出されている場合に第１トランジスタ１１及び第２トランジスタ１２を流れる電流を制限する制限駆動回路１３と、を備えている。

さらにＤ級増幅器１０は、第１トランジスタ１１及び第２トランジスタ１２の制御入力電圧に基づいて、セルフターンオン状態を検出するセルフターンオン検出回路１４と、入力信号Ｖｉｎに対する処理を行って制限駆動回路１３に入力信号Ｖｉｎ１として出力する第１入力信号処理回路１５と、入力信号Ｖｉｎに対する処理を行って制限駆動回路１３に入力信号Ｖｉｎ２として出力する第２入力信号処理回路１６と、を備えている。

上記構成において、制限駆動回路１３は、第２トランジスタ１２がオフ状態となるべき制御状態においてオン状態となってしまった場合に、第１トランジスタ１１の遷移速度を制限し、第１トランジスタ１１に高電位側電源ＶＤＤから流れ込む電流を制御する第１制限回路２１と、第１トランジスタを駆動する駆動信号Ｄ１を生成する第１駆動回路２２と、第１トランジスタ１１がオフ状態となるべき制御状態においてオン状態となってしまった場合に、第２トランジスタ１２の遷移速度を制限し、第２トランジスタ１２から低電位側電源ＶＳＳに流れ込む電流を制御する第２制限回路２３と、第２トランジスタ１２を駆動する駆動信号Ｄ２を生成する第２駆動回路２４と、を備えている。

セルフターンオン検出回路１４は、第１トランジスタ１１がオフ状態となるべき制御状態において、オン状態となってしまったことを検出する第１検出回路として機能する第１セルフターンオン検出回路３１と、第２トランジスタ１２がオフ状態となるべき制御状態において、オン状態となってしまったことを検出する第２検出回路として機能する第２セルフターンオン検出回路３２と、を備えている。

次にＤ級増幅器の概要動作を説明する。
第１入力信号処理回路１５は、入力信号Ｖｉｎに対する処理を行って制限駆動回路１３の第１駆動回路２２に入力信号Ｖｉｎ１として出力する。
これにより、第１駆動回路２２は、第１トランジスタ１１を駆動する駆動信号Ｄ１を生成し、第１トランジスタ１１の制御端子に出力する。

同様に第２入力信号処理回路１６は、入力信号Ｖｉｎに対する処理を行って制限駆動回路１３の第２駆動回路２４に入力信号Ｖｉｎ２として出力する。
これにより、第２駆動回路２４は、第２トランジスタ１２を駆動する駆動信号Ｄ２を生成し、第２トランジスタ１２の制御端子に出力する。

この場合において、第１トランジスタ１１の駆動制御と第２トランジスタ１２の駆動制御とは、相補的に行われるので、原理的には、第１トランジスタ１１と、第２トランジスタとは、排他的にオン／オフされるはずである。

しかしながら、実際には、スイッチングを高速に行った場合、状態遷移中に両トランジスタがオン状態となってしまうタイミングが生じたり、あるいは、オン状態からオフ状態に移行したはずのトランジスタにおいて帰還容量を介して電荷がその制御端子（ゲート端子）に注入され、当該トランジスタがオン状態に移行するセルフターンオン状態が生じたりする。

そこで、セルフターンオン検出回路１４の第１セルフターンオン検出回路３１は、第１検出回路として機能し、第１トランジスタ１１がオフ状態となるべき制御状態において、オン状態となってしまったことを検出する。

これにより、制限駆動回路１３の第２制限回路２３は、第２トランジスタ１２を制御する駆動信号Ｄ２を生成する第２駆動回路２４を介して、第２トランジスタ１２がオフ状態からオン状態に遷移する遷移速度を抑制して第２トランジスタ１２から低電位側電源ＶＳＳに流れ込む電流を制御する。

この結果、第１トランジスタ１１が完全にオフ状態に移行するまで、第２トランジスタ１２がオン状態に遷移する遷移速度を抑制することで、第１トランジスタ１１及び第２トランジスタ１２を流れる貫通電流を抑制しつつ、高速に第２トランジスタ１２をオン状態に遷移させることができる。

同様に第２セルフターンオン検出回路３２は、第２検出回路として機能し、第２トランジスタ１２がオフ状態となるべき制御状態において、オン状態となってしまったことを検出する。

これにより、制限駆動回路１３の第１制限回路２１は、第１トランジスタ１１を制御する駆動信号Ｄ１を生成する第１駆動回路２２を介して、第１トランジスタ１１がオフ状態からオン状態に遷移する遷移速度を抑制して第１トランジスタ１１に高電位側電源ＶＤＤから流れ込む電流を制御する。

この結果、第２トランジスタ１２が完全にオフ状態に移行するまで、第１トランジスタ１１がオン状態に遷移する遷移速度を抑制することで、第１トランジスタ１１及び第２トランジスタ１２を流れる貫通電流を抑制しつつ、高速に第１トランジスタ１１をオン状態に遷移させることができる。

図２は、実施形態の概要動作説明図である。
図２においては、第１トランジスタ１１をオフ状態に遷移させ、第２トランジスタ１２をオン状態に遷移させる場合に、第１トランジスタ１１においてセルフターンオンが検出された場合を例として説明する。

時刻ｔ１において、入力信号Ｖｉｎが“Ｈ”（＝ＡＶＤＤの電圧）から“Ｌ”（＝ＡＶＳＳの電圧）に遷移した場合、第１トランジスタ１１の制御端子（ゲート端子）に入力されている第１駆動信号Ｄ１は電圧が徐々に低下し、第２トランジスタ１２の制御端子（ゲート端子）に入力されている第２駆動信号Ｄ２は、徐々に増加する。このとき、出力信号Ｖｏｕｔは“Ｈ”レベルから“Ｌ”レベルへ遷移する。

これと並行して、第１駆動信号Ｄ１が減少し、所定の閾値電圧Ｖｔｈ以下となると、第１セルフターンオン検出回路３１の出力信号である第１セルフターンオン検出信号ＳＴ１は徐々に増加する。そして、第１セルフターンオン検出信号ＳＴ１は、時刻ｔ３において、第２駆動信号Ｄ２と同一となる。これにより、第２制限回路２３は、第２駆動信号Ｄ２の減少を開始する。

その後、時刻ｔ４において、第１駆動信号Ｄ１がセルフターンオンにより徐々に増加し、再び所定の閾値電圧Ｖｔｈを超えると、第１セルフターンオン検出回路３１の第１セルフターンオン検出信号ＳＴ１は減少に転じる。

そして、時刻ｔ５において、第１駆動信号Ｄ１が再び高電位側電源ＶＤＤの電圧と等しくなると、第２制限回路２３は、第２駆動信号Ｄ２を徐々に増加させる状態を維持し、第２トランジスタ１２の遷移速度を抑制して、第２トランジスタ１２を介して第１トランジスタ１１から低電位側電源ＶＳＳに流れる電流を抑制することとなる。

そして、時刻ｔ６において、第１セルフターンオン検出信号ＳＴ１の電圧と第２駆動信号Ｄ２の電圧が等しくなり、第１トランジスタ１１がセルフターンオン状態からオフ状態に移行可能な状態となるのに十分な時間が経過すると、第２トランジスタ１２を通常の遷移速度でオン状態に遷移させることとなる。

以上の説明のように、本実施形態によれば、一方のトランジスタ（上述の例では、第１トランジスタ１１）がセルフターンオン状態に移行したことが検出されると、一方のトランジスタのセルフターンオン状態が解消するのに十分な時間が経過するまで、他方のトランジスタ（上述の例では、第２トランジスタ１２）の遷移速度を制限し、両トランジスタがオン状態になることによる貫通電流を抑制して徐々に他方のトランジスタをオン状態に遷移させる。

そして、一方のトランジスタのセルフターンオン状態が解消するのに十分な時間が経過すると通常の遷移速度で他方のトランジスタをオン状態に遷移させる。
したがって、双方のトランジスタがオン状態になることによる貫通電流を抑制しつつ、オン状態に遷移させるべき他方のトランジスタの遷移を継続することで、遷移に要する時間を高速化することができる。

したがって、実施形態によれば、Ｄ級増幅器において、実効的なデッドタイムを可能な限り短くし、信号遷移時間を高速な状態補保持できるので、忠実度の高いスイッチング波形（ＰＷＭ波形）を実現することができる。さらには、セルフターンオン現象を制御することで無効な貫通電流を抑制して、消費電力の低減も図れる。

［２］第１実施形態
次に第１実施形態について説明する。
図３は、第１実施形態のＤ級増幅器の回路例の説明図である。
図３において、図１と同様の部分には、同一の符号を付すものとする。
第１実施形態のＤ級増幅器１０Ａは、高電位側電源ＶＤＤに一端が接続された第１トランジスタ１１として機能するＰチャネルＤＭＯＳトランジスタＭＰ４と、ＰチャネルＤＭＯＳトランジスタＭＰ４と低電位側電源ＶＳＳとの間にＰチャネルＤＭＯＳトランジスタＭＰ４に直列に接続され、ＰチャネルＤＭＯＳトランジスタＭＰ４の駆動制御と相補的に駆動制御され第２トランジスタ１２として機能するＮチャネルＤＭＯＳトランジスタＭＮ４と、入力信号Ｖｉｎに対応する入力信号Ｖｉｎ１及び入力信号Ｖｉｎ２に基づいてＰチャネルＤＭＯＳトランジスタＭＰ４及びＮチャネルＤＭＯＳトランジスタＭＮ４の駆動制御を行うとともに、ＰチャネルＤＭＯＳトランジスタＭＰ４及びＮチャネルＤＭＯＳトランジスタＭＮ４が同時にオン状態となっているセルフターンオン状態が検出されている場合にＰチャネルＤＭＯＳトランジスタＭＰ４及びＮチャネルＤＭＯＳトランジスタＭＮ４を流れる電流を制限する制限駆動回路１３と、を備えている。

制限駆動回路１３は、ＮチャネルＤＭＯＳトランジスタＭＮ４がオフ状態となるべき制御状態においてオン状態となってしまった場合に、ＰチャネルＤＭＯＳトランジスタＭＰ４の遷移速度を制限し、ＰチャネルＤＭＯＳトランジスタＭＰ４に高電位側電源ＶＤＤから流れ込む電流を制御する第１制限回路２１と、第１トランジスタを駆動する駆動信号Ｄ１を生成する第１駆動回路２２と、ＰチャネルＤＭＯＳトランジスタＭＰ４がオフ状態となるべき制御状態においてオン状態となってしまった場合に、ＮチャネルＤＭＯＳトランジスタＭＮ４の遷移速度を制限し、ＮチャネルＤＭＯＳトランジスタＭＮ４から低電位側電源ＶＳＳに流れ込む電流を制御する第２制限回路２３と、ＮチャネルＤＭＯＳトランジスタＭＮ４を駆動する駆動信号Ｄ２を生成する第２駆動回路２４と、を備えている。

上記構成において、第１制限回路２１は、ソース端子が中間電位電源ＶＳＳ１に接続されたＮチャネルＭＯＳトランジスタＭＮ２を備えている。この場合において、中間電位電源ＶＳＳ１の電圧は、低電位側電源ＶＳＳより高い電圧に設定されている。

第１駆動回路２２は、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子がＰチャネルＤＭＯＳトランジスタＭＰ４の制御端子であるゲート端子に接続され、ゲート端子が第１入力信号処理回路１５の出力端子に接続されたＰチャネルＭＯＳトランジスタＭＰ１と、ドレイン端子がＰチャネルＭＯＳトランジスタＭＰ１のソース端子に接続され、ソース端子がＮチャネルＭＯＳトランジスタＭＮ２のドレイン端子に接続され、ゲート端子が第１入力信号処理回路１５の出力端子に接続されたＮチャネルＭＯＳトランジスタＭＮ１と、を備えている。ここで、ＰチャネルＭＯＳトランジスタＭＰ１と、ＮチャネルＭＯＳトランジスタＭＮ１とは、相補的に動作して、第１駆動信号Ｄ１を生成するＣＭＯＳトランジスタを構成している。

第２制限回路２３は、ソース端子が中間電位電源ＶＤＤ１に接続されたＰチャネルＭＯＳトランジスタＭＰ２を備えている。この場合において、中間電位電源ＶＤＤ１の電圧は、高電位側電源ＶＤＤより低い電圧に設定されている。

第２駆動回路２４は、ソース端子がＰチャネルＭＯＳトランジスタＭＰ２のドレイン端子に接続され、ドレイン端子がＮチャネルＤＭＯＳトランジスタＭＮ４の制御端子であるゲート端子に接続され、ゲート端子が第２入力信号処理回路１６の出力端子に接続されたＰチャネルＭＯＳトランジスタＭＰ３と、ドレイン端子がＰチャネルＭＯＳトランジスタＭＰ３のドレイン端子に接続され、ソース端子が低電位側電源ＶＳＳに接続され、ゲート端子が第１入力信号処理回路１６の出力端子に接続されたＮチャネルＭＯＳトランジスタＭＮ３と、を備えている。ここで、ＰチャネルＭＯＳトランジスタＭＰ３と、ＮチャネルＭＯＳトランジスタＭＮ３とは、相補的に動作して、第２駆動信号Ｄ２を生成するＣＭＯＳトランジスタを構成している。

セルフターンオン検出回路１４は、ＰチャネルＤＭＯＳトランジスタＭＰ４がオフ状態となるべき制御状態において、オン状態となるセルフターンオン状態になっていることを検出する第１検出回路として機能する第１セルフターンオン検出回路３１と、ＮチャネルＤＭＯＳトランジスタＭＮ４がオフ状態となるべき制御状態において、オン状態となるセルフターンオン状態になっていることを検出する第２検出回路として機能する第２セルフターンオン検出回路３２と、を備えている。

第１セルフターンオン検出回路３１は、ソース端子が高電位側電源ＶＤＤに接続され、ゲート端子がＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子に接続されたＰチャネルＭＯＳトランジスタＭＰ６と、ソース端子がＰチャネルＭＯＳトランジスタＭＰ６のドレイン端子に接続され、ゲート端子が第１入力信号処理回路１５の出力端子に接続されたＰチャネルＭＯＳトランジスタＭＰ７と、ドレイン端子がＰチャネルＭＯＳトランジスタＭＰ７のドレイン端子に接続され、ゲート端子が中間電位電源ＶＤＤ１に接続されたＮチャネルＭＯＳトランジスタＭＮ７と、一端がＮチャネルＭＯＳトランジスタＭＮ７のソース端子に接続され、他端が低電位側電源ＶＳＳに接続され、第２制限回路２３を制御するための電圧を発生する抵抗Ｒ２と、を備えている。

第２セルフターンオン検出回路３２は、一端が高電位側電源ＶＤＤに接続された抵抗Ｒ１と、ソース端子が抵抗Ｒ１の他端に接続され、ゲート端子が中間電位電源ＶＳＳ１に接続されたＰチャネルＭＯＳトランジスタＭＰ５と、ドレイン端子がＰチャネルＭＯＳトランジスタＭＰ５のドレイン端子に接続され、ゲート端子が第２入力信号処理回路１６の出力端子に接続されたＮチャネルＭＯＳトランジスタＭＮ５と、ドレイン端子がＮチャネルＭＯＳトランジスタＭＮ５のソース端子が接続され、ソース端子が低電位側電源ＶＳＳに接続され、ゲート端子がＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子に接続されたＮチャネルＭＯＳトランジスタＭＮ６と、を備えている。

第１入力信号処理回路１５は、高電位側信号源電源ＡＶＤＤの電位と、低電位側信号源電源ＡＶＳＳの電位との間で遷移する入力信号Ｖｉｎを、高電位側電源ＶＤＤの電位と、中間電位電源ＶＳＳ１との間で遷移する信号にレベルシフトを行って出力する第１レベルシフト回路ＬＳ１と、第１レベルシフト回路ＬＳ１の出力信号を反転して、入力信号Ｖｉｎ１として制限駆動回路１３に出力する第１ＮＯＴ回路ＮＴ１と、を備えている。

第２入力信号処理回路１６は、高電位側信号源電源ＡＶＤＤの電位と、低電位側信号源電源ＡＶＳＳの電位との間で遷移する入力信号Ｖｉｎを、中間電位電源ＶＤＤ１の電位と、低電位側電源ＶＳＳの電位との間で遷移する信号にレベルシフトを行って出力する第２レベルシフト回路ＬＳ２と、第２レベルシフト回路ＬＳ２の出力信号を反転して、入力信号Ｖｉｎ２として制限駆動回路１３に出力する第２ＮＯＴ回路ＮＴ２と、を備えている。

次に第１実施形態の動作を説明する。
まず、第１セルフターンオン検出回路３１がＰチャネルＤＭＯＳトランジスタＭＰ４のセルフターンオンを検出した場合を例として動作を説明する。

ＰチャネルＤＭＯＳトランジスタＭＰ４をオン状態からオフ状態に遷移させる場合には、ＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子に、第１駆動回路２２から、 “Ｈ”レベルの第１駆動信号Ｄ１が入力される。

これと並行して、ＮチャネルＤＭＯＳトランジスタＭＮ４をオフ状態からオン状態に遷移させるために、ＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子には、第２駆動回路２４から“Ｈ”レベルの第２駆動信号Ｄ２が入力される。

この結果、第１セルフターンオン検出回路３１を構成しているＰチャネルＭＯＳトランジスタＭＰ７には、“Ｌ”レベルの入力信号Ｖｉｎ１が入力されてオン状態となり、第１セルフターンオン検出回路３１が起動状態となる。

このとき、出力信号Ｖｏｕｔが“Ｈ”レベルから“Ｌ”レベルへの遷移が開始されたときに、出力信号Ｖｏｕｔの出力端子とＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子との間で帰還がかかってしまう場合がある。

この場合には、ＰチャネルＤＭＯＳトランジスタＭＰ４をオフ状態に駆動する第１駆動信号Ｄ１にかかわらず、ＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子にＰチャネルＤＭＯＳトランジスタＭＰ４をオン状態に遷移する閾値電圧Ｖｔｈを超える電圧が印加されることがある。

このとき、ＰチャネルＤＭＯＳトランジスタＭＰ４と同じ閾値電圧Ｖｔｈを有するＰチャネルＭＯＳトランジスタＭＰ６は、ゲート端子がＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子と共通接続されているため、オン状態に遷移することとなる。

これにより、高電位側電源ＶＤＤからＰチャネルＭＯＳトランジスタＭＰ６を介してＰチャネルＭＯＳトランジスタＭＰ７に電流が供給される。

一方、ＮチャネルＭＯＳトランジスタＭＮ７は、オン状態であるので、抵抗Ｒ２に電流が流れ込み、抵抗Ｒ２の両端に抵抗値に比例する電圧が発生する。
この抵抗Ｒ２に発生した電圧は、第２制限回路２３を構成しているＰチャネルＭＯＳトランジスタＭＰ２をオフ状態に遷移させる側に働くこととなる。

したがって、中間電位電源ＶＤＤ１から第２駆動回路２４を構成しているＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３の実効的なオン抵抗が増大し、ＮチャネルＤＭＯＳトランジスタＭＮ４がオフ状態からオン状態に遷移する遷移速度を抑制し、オン状態への遷移が抑制される。

また、ＰチャネルＤＭＯＳトランジスタＭＰ４と同様に、ＮチャネルＤＭＯＳトランジスタＭＮ４は、ＮチャネルＤＭＯＳトランジスタＭＮ４をオン状態に駆動する第２駆動信号Ｄ２にかかわらず、ＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子にＮチャネルＤＭＯＳトランジスタＭＮ４をオフ状態に遷移する閾値電圧Ｖｔｈを下回る電圧が印加されるので、ＮチャネルＤＭＯＳトランジスタＭＮ４はよりオフ状態に近くなる。

したがって、ＰチャネルＤＭＯＳトランジスタＭＰ４がセルフターンオン状態となることによる、ＰチャネルＤＭＯＳトランジスタＭＰ４及びＮチャネルＤＭＯＳトランジスタＭＮ４が同時にオンすることによって生じる貫通電流を抑制することができる。

その後、ＰチャネルＤＭＯＳトランジスタＭＰ４のセルフターンオン状態が解消し、ＰチャネルＤＭＯＳトランジスタＭＰ４がオフ状態に移行すると、ＰチャネルＭＯＳトランジスタＭＰ６もオフ状態に移行して、抵抗Ｒ２に流れる電流も少なくなって、最終的には流れなくなる。

この結果、中間電位電源ＶＤＤ１から第２駆動回路２４を構成しているＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭＯＳトランジスタＭＮ３の実効的なオン抵抗が減少し、ＮチャネルＤＭＯＳトランジスタＭＮ４がオフ状態からオン状態に遷移する遷移速度は通常の駆動状態（本来の駆動能力状態）となって、直ちにＮチャネルＤＭＯＳトランジスタＭＮ４はオン状態へ遷移する。

次に第２セルフターンオン検出回路３２がＮチャネルＤＭＯＳトランジスタＭＮ４のセルフターンオンを検出した場合を例として動作を説明する。

ＮチャネルＤＭＯＳトランジスタＭＮ４をオン状態からオフ状態に遷移させる場合には、ＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子に、第２駆動回路２４から、“Ｌ”レベルの第２駆動信号Ｄ２が入力される。

これと並行して、ＰチャネルＤＭＯＳトランジスタＭＰ４をオフ状態からオン状態に遷移させるために、ＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子には、第１駆動回路２２から“Ｌ”レベルの第１駆動信号Ｄ１が入力される。

この結果、第２セルフターンオン検出回路３２を構成しているＮチャネルＭＯＳトランジスタＭＮ５には、“Ｈ”レベルの入力信号Ｖｉｎ２が入力されてオン状態となり、第２セルフターンオン検出回路３２が起動状態となる。

このとき、出力信号Ｖｏｕｔが“Ｌ”レベルから“Ｈ”レベルへの遷移が開始されたときに、出力信号Ｖｏｕｔの出力端子とＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子との間で帰還がかかってしまう場合がある。

この場合には、ＮチャネルＤＭＯＳトランジスタＭＮ４をオフ状態に駆動する第２駆動信号Ｄ２にかかわらず、ＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子にＮチャネルＤＭＯＳトランジスタＭＮ４をオン状態に遷移する閾値電圧Ｖｔｈを超える電圧が印加されることがある。

このとき、ＮチャネルＤＭＯＳトランジスタＭＮ４と同じ閾値電圧Ｖｔｈを有するＮチャネルＭＯＳトランジスタＭＮ６は、ゲート端子がＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子と共通接続されているため、オン状態に遷移することとなる。

これにより、低電位側電源ＶＳＳにＮチャネルＭＯＳトランジスタＭＮ６を介してＮチャネルＭＯＳトランジスタＭＮ５から電流が引き込まれる。

一方、ＰチャネルＭＯＳトランジスタＭＰ５は、オン状態であるので、抵抗Ｒ１を介して高電位側電源ＶＤＤから電流が流れ込み、抵抗Ｒ１の両端に抵抗値に比例する電圧が発生する。
この抵抗Ｒ１に発生した電圧は、第１制限回路２１を構成しているＮチャネルＭＯＳトランジスタＭＮ２をオフ状態に遷移させる側に働くこととなる。

したがって、高電位側電源ＶＤＤから第１駆動回路２２を構成しているＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１の実効的なオン抵抗が増大し、ＰチャネルＤＭＯＳトランジスタＭＰ４がオフ状態からオン状態に遷移する遷移速度を抑制し、オン状態への遷移が抑制される。

また、ＮチャネルＤＭＯＳトランジスタＭＮ４と同様に、ＰチャネルＤＭＯＳトランジスタＭＰ４は、ＰチャネルＤＭＯＳトランジスタＭＰ４をオン状態に駆動する第１駆動信号Ｄ１にかかわらず、ＰチャネルＤＭＯＳトランジスタＭＰ４のゲート端子にＰチャネルＤＭＯＳトランジスタＭＰ４をオフ状態に遷移する閾値電圧Ｖｔｈを上回る電圧が印加されるので、ＰチャネルＤＭＯＳトランジスタＭＰ４はよりオフ状態に近くなる。

したがって、ＮチャネルＤＭＯＳトランジスタＭＮ４がセルフターンオン状態となることによる、ＮチャネルＤＭＯＳトランジスタＭＮ４及びＰチャネルＤＭＯＳトランジスタＭＰ４が同時にオンすることによって生じる貫通電流を抑制することができる。

その後、ＮチャネルＤＭＯＳトランジスタＭＮ４のセルフターンオン状態が解消し、ＮチャネルＤＭＯＳトランジスタＭＮ４がオフ状態に移行すると、ＮチャネルＭＯＳトランジスタＭＮ６もオフ状態に移行して、抵抗Ｒ１に流れる電流も少なくなって、最終的には流れなくなる。

この結果、高電位側電源ＶＤＤから第１駆動回路２２を構成しているＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１の実効的なオン抵抗が減少し、ＰチャネルＤＭＯＳトランジスタＭＰ４がオフ状態からオン状態に遷移する遷移速度は通常の駆動状態（本来の駆動能力状態）となって、直ちにＰチャネルＤＭＯＳトランジスタＭＰ４はオン状態へ遷移する。

以上の説明のように、本第１実施形態によれば、無効な貫通電流を抑制し、かつ、可能な限り高速なスイッチングが行え、入力信号Ｖｉｎに忠実な波形再現が可能となり、ひずみの少ない増幅信号出力が可能なＤ級増幅器を提供することが可能となる。

［２］第２実施形態
次に第２実施形態について説明する。
図４は、第２実施形態のＤ級増幅器の回路例の説明図である。
図４において、図３の第１実施形態と同様の部分には、同一の符号を付すものとする。
本第２実施形態のＤ級増幅器１０Ｂが第１実施形態と異なる点は、第１セルフターンオン検出回路３１の出力した第１セルフターンオン検出信号ＳＴ１に基づいて、ＮチャネルＤＭＯＳトランジスタＭＮ４を第１セルフターンオン検出信号ＳＴ１の電圧に基づく定電流動作を行わせる第１中間値クランプ回路４１及び第２セルフターンオン検出回路３２の出力した第２セルフターンオン検出信号ＳＴ２に基づいて、ＰチャネルＤＭＯＳトランジスタＭＰ４を第２セルフターンオン検出信号ＳＴ２の電圧に基づく定電流動作を行わせる第２中間値クランプ回路４２を設けた点である。
第１中間値クランプ回路４１は、ゲート端子に第１セルフターンオン検出信号ＳＴ１が入力され、ソース端子が低電位側電源ＶＳＳに接続され、ドレイン端子が第２駆動回路２４の出力端子が接続されたＮチャネルＭＯＳトランジスタＭＮ８を備えている。
同様に第２中間値クランプ回路４２は、ゲート端子に第２セルフターンオン検出信号ＳＴ２が入力され、ドレイン端子が高電位側電源ＶＤＤに接続され、ソース端子が第１駆動回路２２の出力端子が接続されたＰチャネルＭＯＳトランジスタＭＰ８を備えている。

本第２実施形態において、概要動作は第１実施形態と同様であるので、第１中間値クランプ回路４１と第２中間値クランプ回路４２に関連する概要動作を説明する。

図５は、第２実施形態の概要動作説明図である。
図５においては、理解の容易のため、第１トランジスタ１１としてのＰチャネルＤＭＯＳトランジスタＭＰ４をオフ状態に遷移させ、第２トランジスタ１２としてのＮチャネルＤＭＯＳトランジスタＭＮ４をオン状態に遷移させる場合に、ＰチャネルＤＭＯＳトランジスタＭＰ４においてセルフターンオンが検出された場合を例として説明する。

時刻ｔ１において、入力信号Ｖｉｎが“Ｈ”（＝ＡＶＤＤの電圧）から“Ｌ”（＝ＡＶＳＳの電圧）に遷移した場合、ＰチャネルＤＭＯＳトランジスタＭＰ４の制御端子（ゲート端子）に入力されている第１駆動信号Ｄ１は電圧が徐々に低下し、ＮチャネルＤＭＯＳトランジスタＭＮ４の制御端子（ゲート端子）に入力されている第２駆動信号Ｄ２は、徐々に増加する。このとき、出力信号Ｖｏｕｔは“Ｈ”レベルから“Ｌ”レベルへ遷移する。

これと並行して、第１駆動信号Ｄ１が減少し、所定の閾値電圧Ｖｔｈ以下となると、第１セルフターンオン検出回路３１の出力信号である第１セルフターンオン検出信号ＳＴ１は徐々に増加する。

そして、時刻ｔ３になると、第２制限回路２３としてのＰチャネルＭＯＳトランジスタＭＰ２のオン抵抗値を増大させるタイミングで第２中間値クランプ回路４２として機能するＮチャネルＭＯＳトランジスタＭＮ８が徐々にオン状態に遷移することにより、ＮチャネルＤＭＯＳトランジスタＭＮ４のゲート端子は、ＰチャネルＭＯＳトランジスタＭＰ２及びＰチャネルＭＯＳトランジスタＭＰ３を合わせたオン抵抗と、ＮチャネルＭＯＳトランジスタＭＮ８のオン抵抗でクランプされ、第１セルフターンオン検出回路３１の出力した第１セルフターンオン検出信号ＳＴ１の検出電圧に従った定電流動作に移行することになる。第１実施形態では、第１制限回路２２および第２制限回路２３の動作により、ＰチャネルＤＭＯＳトランジスタＭＰ４およびＮチャネルＤＭＯＳトランジスタＭＮ４の遷移速度を制限していたため、第１制限回路２１を構成しているＮチャネルＭＯＳトランジスタＭＮ２および第２制限回路２３を構成しているＰチャネルＭＯＳトランジスタＭＰ２のオン抵抗を適切に設定する必要がある。

これに対し、第２実施形態においては第１中間値クランプ回路４１および第２中間値クランプ回路４２により、第１制限回路２１を構成しているＮチャネルＭＯＳトランジスタＭＮ２および第２制限回路２３を構成しているＰチャネルＭＯＳトランジスタＭＰ２のオン抵抗値を調整することが可能となるため、トランジスタのゲート幅を自由に設定することが可能となる。

したがって、第１実施形態の動作概要を示す図２では時刻ｔ３から時刻ｔ５において第２駆動信号Ｄ２の減少が見られたが、第２実施形態の動作概要を示す図５では第２駆動信号Ｄ２の減少が見られず、ＮチャネルＤＭＯＳトランジスタＭＮ４がセルフターンオンと逆の現象であるセルフターンオフをしないように第２制限回路２３を構成しているＰチャネルＭＯＳトランジスタＭＰ２が十分な駆動能力をもつようゲート幅を調整することが可能となる。

したがって、第１セルフターンオン検出信号ＳＴ１の検出電圧が徐々に増加するのにしたがって、図５の時刻ｔ３から時刻ｔ５に示すように、第２駆動信号Ｄ２は徐々に増加する。

そして、時刻ｔ５に至ると、ＰチャネルＤＭＯＳトランジスタＭＰ４がセルフターンオン状態からオフ状態に移行可能な状態となるのに十分な時間が経過し、ＮチャネルＤＭＯＳトランジスタＭＮ４を通常の遷移速度でオン状態に遷移させることとなる。

この結果、出力信号Ｖｏｕｔの出力端子からの帰還に対して、ＮチャネルＤＭＯＳトランジスタＭＮ４のオン抵抗を過度に高くすることなく、無効な貫通電流を抑制し、かつ、可能な限り高速なスイッチングが行え、入力信号Ｖｉｎに忠実な波形再現が可能となり、ひずみの少ない増幅信号出力が可能なＤ級増幅器を提供することが可能となる。

［３］第１実施形態及び第２実施形態の効果
図６は、第１実施形態及び第２実施形態の効果の一例の説明図である。
図６には、特許文献１に示されているように、相補的に動作する高電位側電源側のスイッチングトランジスタと低電位側のスイッチングトランジスタとの遷移タイミングにおいて同時に両スイッチングトランジスタをオフにするデッドタイムを設けた場合の信号遷移波形ＬＰ１と、特許文献２に示されているように、セルフバイアスにより信号遷移を制限した場合の信号遷移波形ＬＰ２と、実施形態の信号遷移波形ＬＥを示している。

信号遷移波形ＬＰ１の場合においては、貫通電流は抑制できる（例えば、ピーク電流値０．９Ａ）が、信号遷移速度は遅く（例えば、１６ｎｓ）、Ｄ級増幅器において入力信号に忠実な波形再現はやや困難である。

信号遷移波形ＬＰ２の場合においては、信号遷移速度は早く（例えば、４ｎｓ）、Ｄ級増幅器において入力信号に忠実な波形再現は可能であるが、貫通電流が大きく（例えば、４２Ａ）、消費電力の観点からは好ましくない。

これらに対し、本実施形態の信号遷移波形ＬＥの場合においては、信号遷移速度は、信号遷移波形ＬＰ２の場合と比較してやや遅いが、十分に高速動作可能でＤ級増幅器において入力信号に忠実な波形再現は可能であるとともに、貫通電流は、通常のスイッチング動作におけるコイルの充放電においても発生する電流値（例えば、９Ａ）に収まっており、十分に実用的な範囲内であることがわかる。

以上の説明のように本実施形態によれば、無効な貫通電流を抑制し、かつ、可能な限り高速なスイッチングが行え、入力信号に忠実な波形再現が可能となり、ひずみの少ない増幅信号出力が可能なＤ級増幅器を提供できる。

［４］実施形態の変形例
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、抵抗Ｒ１、Ｒ２については、順方向接続としたダイオードなど、電流にあわせた電圧を発生する他の素子に置き換えることが可能である。これは各ＭＯＳトランジスタの閾値や遷移制約をどのくらいに許容するかに基づいて任意に設定することが可能である。
上記説明においては、高電位側電源ＶＤＤの電圧＞中間電位電源ＶＳＳ１、中間電位電源ＶＤＤ１の電圧＞低電位側電源ＶＳＳの電圧、高電位側電源ＶＤＤの電圧≧中間電位電源ＶＤＤ１の電圧及び中間電位電源ＶＳＳ１≧低電位側電源ＶＳＳの電圧としていたが、パワートランジスタ（上記説明におけるＰチャネルＤＭＯＳトランジスタ及びＮチャネルＤＭＯＳトランジスタ）における電流容量を確保するために、パワートランジスタを並列接続した構成を採る場合には、セルフターンオン検出回路における抵抗（上記説明における抵抗Ｒ１及び抵抗Ｒ２）を多段型カレントミラー回路に設けるように構成することも可能である。

１０、１０Ａ、１０Ｂ Ｄ級増幅器
１１ 第１トランジスタ
１２ 第２トランジスタ
１３ 制限駆動回路
１４ セルフターンオン検出回路
１５ 第１入力信号処理回路
１６ 第２入力信号処理回路
２１ 第１制限回路
２２ 第１駆動回路
２３ 第２制限回路
２４ 第２駆動回路
３１ 第１セルフターンオン検出回路
３２ 第２セルフターンオン検出回路
４１ 第１中間値クランプ回路
４２ 第２中間値クランプ回路
Ｄ１ 第１駆動信号
Ｄ１ 駆動信号
Ｄ２ 第２駆動信号
Ｄ２ 駆動信号
ＬＰ１ 信号遷移波形
ＬＰ２ 信号遷移波形
ＬＳ１ 第１レベルシフト回路
ＬＳ２ 第２レベルシフト回路
ＭＮ１～ＭＮ３、ＭＮ５～ＭＮ８ ＮチャネルＭＯＳトランジスタ
ＭＮ４ ＮチャネルＤＭＯＳトランジスタ
ＭＰ１～ＭＰ３、ＭＰ５～ＭＰ８ ＰチャネルＭＯＳトランジスタ
ＭＰ４ ＰチャネルＤＭＯＳトランジスタ
ＮＴ１ 第１ＮＯＴ回路
ＮＴ２ 第２ＮＯＴ回路
Ｒ１、Ｒ２ 抵抗
ＳＴ１ 第１セルフターンオン検出信号
ＳＴ２ 第２セルフターンオン検出信号
ＶＤＤ１、ＶＳＳ１ 中間電位電源
Ｖｉｎ１、Ｖｉｎ２ 入力信号
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
ＡＶＤＤ 高電位側信号源電源
ＡＶＳＳ 低電位側信号源電源
Ｖｉｎ 入力信号
Ｖｏｕｔ 出力信号
Ｖｔｈ 閾値電圧

Claims (7)

1. 高電位側電源に一端が接続された第１トランジスタと、
   前記第１トランジスタと低電位側電源との間に前記第１トランジスタに直列に接続され、前記第１トランジスタの駆動制御と相補的に駆動制御される第２トランジスタと、
   入力信号に基づいて前記第１トランジスタ及び前記第２トランジスタの駆動制御を行うとともに、前記第１トランジスタ及び前記第２トランジスタのうち、いずれか一方のセルフターンオン状態が検出されている場合に、前記第１トランジスタ及び前記第２トランジスタのうち、いずれか他方の信号遷移速度を制限する制限駆動回路と、
   を備えたＤ級増幅器。
2. 前記セルフターンオン状態を検出するセルフターンオン検出回路を備えた、
   請求項１に記載のＤ級増幅器。
3. 前記セルフターンオン検出回路は、前記第１トランジスタのセルフターンオン状態を検出する第１検出回路と、
   前記第２トランジスタのセルフターンオン状態を検出する第２検出回路と、
   を備えた請求項２に記載のＤ級増幅器。
4. 前記制限駆動回路は、前記第１トランジスタの信号遷移速度を制限する第１制限回路と、
   前記第１トランジスタを駆動する駆動信号を生成する第１駆動回路と、
   前記第２トランジスタの信号遷移速度を制限する第２制限回路と、
   前記第２トランジスタを駆動する駆動信号を生成する第２駆動回路と、
   を備えた請求項１乃至請求項３のいずれか一項に記載のＤ級増幅器。
5. 前記第１トランジスタは、ＰチャネルＤＭＯＳトランジスタであり、
   前記第２トランジスタは、ＮチャネルＤＭＯＳトランジスタであり、
   前記第１駆動回路は、第１ＣＭＯＳインバータ回路として構成され、
   前記第１制限回路は、前記第１ＣＭＯＳインバータ回路と、前記高電位側電源より低電位かつ前記低電位側電源より高電位の第１中間電位電源と、の間に直列に接続されたＮチャネルＭＯＳトランジスタとして構成され、
   前記第２駆動回路は、第２ＣＭＯＳインバータ回路として構成され、
   前記第２制限回路は、前記第２ＣＭＯＳインバータ回路と、前記高電位側電源より低電位かつ前記低電位側電源より高電位の第２中間電位電源との間に直列に接続されたＰチャネルＭＯＳトランジスタとして構成されている、
   請求項４に記載のＤ級増幅器。
6. 前記セルフターンオン状態が検出されている場合に前記第１トランジスタあるいは前記第２トランジスタを定電流動作させるクランプ回路を備えた、
   請求項１乃至請求項５のいずれか一項に記載のＤ級増幅器。
7. 前記クランプ回路は、前記第１トランジスタの前記セルフターンオン状態が検出されている場合に、前記第２トランジスタを定電流動作させる第１クランプ回路と、
   前記第２トランジスタの前記セルフターンオン状態が検出されている場合に、前記第１トランジスタを定電流動作させる第２クランプ回路と、
   を備えた請求項６に記載のＤ級増幅器。

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