KR100449950B1

KR100449950B1 - 부하구동력 가변형 증폭회로

Info

Publication number: KR100449950B1
Application number: KR10-2002-0042304A
Authority: KR
Inventors: 차유진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2004-09-30
Also published as: JP4711608B2; US6885240B2; JP2004056826A; US20040051587A1; KR20040008636A

Abstract

본 발명은 부하조건에 따라 부하구동력을 가변시키고 소비전력을 감소시킬 수 있는 증폭회로에 관한 것이다. 본 발명의 일 측면에 따르면, 입력신호를 증폭시키고 그 신호에 응답하여 출력단을 풀업/풀다운 구동하기 위한 2단 연산증폭수단; 상기 입력신호의 변화에 대응하는 상기 출력단의 천이구간을 검출하기 위한 천이구간 검출수단; 및 상기 천이구간 검출수단으로부터 출력된 검출신호에 응답하여 상기 출력단의 천이구간에서 상기 출력단을 보조 구동하기 위한 부하구동력 가변수단을 구비하는 증폭회로가 제공된다.

Description

부하구동력 가변형 증폭회로{Amplifying circuit with variable load drivability characteristic}

본 발명은 증폭회로에 관한 것으로서, 보다 구체적으로는 부하조건에 따라 부하구동능력을 가변시키고 소비전력을 감소시킬 수 있는 2단 증폭회로에 관한 것이다.

도 1에 도시된 종래의 2단 증폭회로는 비반전 입력단자(IN)에 입력전압이 인가되고, 반전 입력단자(INC)에 증폭회로의 출력신호(OUT)가 부궤환(negative feedback)되어, 입력전압(IN)을 그대로 출력신호(OUT)로 제공하는 버퍼동작을 한다. 도 1에는 도시되지 않았으나, 출력단(OUT)에 상기 증폭회로가 구동하여야 할 저항이나 캐패시터 등의 부하가 연결된다.

도 2는 도 1의 2단증폭회로의 출력단(OUT)과 접지(VSS)사이에, 5V의 전원전압(VDD) 하에서 100pF의 부하 캐패시터가 연결된 경우, 입력신호(IN)와 출력신호(OUT)에 대한 시뮬레이션 결과를 도시한 것이고, 도 3a 및 도 3b는 도 2의 A 부분과 B부분에 대한 확대파형도를 도시한 것이다. 입력신호(IN)로 0.1V에서 4.9V 까지 스윙하는 구형파신호를 인가하였을 경우, 출력단(OUT)의 신호가 입력신호(IN)의 전압으로 근접하는데 약 10μsec 의 지연시간을 가지게 됨을 알 수 있다. 이때, 상기 지연시간을 증폭회로의 정착시간(settling time)이라 하는데, 상기 정착시간은 증폭회로의 성능을 나타내는 중요한 특성중의 하나이며, 증폭회로의 부하 캐패시터의 값, 증폭회로의 소비전류 및 위상등에 따라 결정되어진다.

일반적인 증폭회로에 있어서, 출력단에 연결되는 부하캐패시터의 값은 고정되며, 상기 부하조건을 만족하는 정착시간을 갖도록 증폭회로가 설계되어진다. 그러나, 부하캐패시터의 값이 조건에 따라 가변되는 경우 증폭회로의 정착시간도 가변되어진다.

예를 들어, 도 1의 증폭회로의 출력단(OUT)에 10nF의 부하캐패시터를 연결한 경우에는, 도 4, 도 5a 및 도 5b에 도시된 바와같이 증폭회로는 30μsec 이상의 정착시간을 갖게 된다. 그러므로, 10pF의 부하캐패시터가 연결된 증폭회로가 10μsec의 정착시간을 갖기 위해서는 도 1에 도시된 출력 트랜지스터(P5, N5)의 크기를 증가시켜야 한다.

도 1의 증폭회로의 정착시간을 감소시키기 위하여 출력트랜지스터(P5, N5)의 크기를 4배이상 증가시킨 경우에는, 도 6, 도 7a 및 도 7b에 도시된 바와같이 증폭회로의 정착시간은 10μsec 로 감소하게 되지만, 소비전류가 도1 의 증폭회로에 비하여 3배이상 증가하게 된다.

그러므로, 부하캐패시터의 용량이 10pF에서 100pF 로 가변되는 시스템에서 증폭회로의 출력 트랜지스터의 크기를 증가시키는 것은 정착시간의 사양은 만족시킬 수 있으나, 증폭회로의 소비전류가 증가하기 때문에 휴대용 전자기기와 같은 저전력을 요구하는 시스템에는 적용하기 어려운 문제점이 있었다.

본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 부하조건에 따라 부하구동능력을 가변시키고, 소비전력의 증가없이 다양한 값의 부하를 구동시켜 줄 수 있는 증폭회로를 제공하는 데 그 목적이 있다.

도 1은 종래의 2단증폭회로의 구성도,

도 2는 종래의 2단증폭회로의 입출력파형도,

도 3a 및 도 3b는 도 2의 A 부분 및 B 부분의 확대도,

도 4는 도 1의 2단증폭회로에 있어서, 부하캐패시터가 10pF 일 경우의 입출력파형도,

도 5a 및 도 5b는 도 4의 C 부분 및 D 부분의 확대도,

도 6은 도 1의 2단증폭회로에 있어서, 출력트랜지스터의 크기를 4배증가시킨 경우의 입출력파형도,

도 7a 및 도7b는 도 6의 E 및 F 부분의 확대도,

도 8은 본 발명의 실시예에 따른 부하구동력가변형 2단증폭회로의 구성도,

도 9는 도 8에 도시된 본 발명의 2단증폭회로의 입출력파형도,

도 10a 및 10b는 도 9의 G 부분 및 F 부분의 확대도,

도 11은 도 8에 도시된 본 발명의 2단증폭회로의 동작파형도,

*도면의 주요부분에 대한 부호의 설명*

100 : 2단 연산증폭부 200 : 천이구간 검출부

300 : 부하구동력 가변부

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력신호를 증폭시키고 그 신호에 응답하여 출력단을 풀업/풀다운 구동하기 위한 2단 연산증폭수단; 상기 입력신호의 변화에 대응하는 상기 출력단의 천이구간을 검출하기 위한 천이구간 검출수단; 및 상기 천이구간 검출수단으로부터 출력된 검출신호에 응답하여 상기 출력단의 천이구간에서 상기 출력단을 보조 구동하기 위한 부하구동력 가변수단을 구비하는 증폭회로가 제공된다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 8은 본 발명의 실시예에 따른 2단 증폭회로의 구성도를 도시한 것이다.

도 8을 참조하면, 본 발명의 2단 증폭회로는 입력신호(IN)를 증폭시키고 그 신호에 응답하여 출력단(OUT)을 풀업/풀다운 구동하기 위한 2단 연산증폭부(100)와, 입력신호(IN)의 변화에 대응하는 출력단(OUT)의 천이구간을 검출하기 위한 천이구간 검출부(200)와, 천이구간 검출부(200)로부터 출력된 검출신호에 응답하여 출력단(OUT)의 천이구간에서 출력단(OUT)을 보조 구동하기 위한 부하구동력 가변부(300)를 구비한다.

여기서, 2단 연산증폭부(100)는 입력신호(IN)에 따라 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P4)를 통해 증폭신호 OUT1, OUT2를 출력하고, 증폭신호 OUT1 및 OUT2를 입력신호로 하는 풀다운 NMOS 트랜지스터(N5) 및 풀업 PMOS 트랜지스터(P5)를 통해 출력단(OUT)을 구동하는 증폭회로로서, 그의 구성 및 동작은 도 1에 도시된 종래의 2단 증폭회로의 구성 및 동작과 동일하다.

또한, 천이구간 검출부(200)는 2단 연산증폭부(100)의 출력 트랜지스터인 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)의 게이트 입력신호 OUT2 및 OUT1의 전압레벨 변화를 감지하기 위한 슈미트 트리거(31 및 32)와, 슈미트 트리거(31 및 32)의 출력신호(D02 및 D01)를 입력으로 하여 검출신호(BSTX, BST)를 생성하기 위한 배타적 논리합게이트(33)와 인버터(34)를 구비한다. 슈미트 트리거(31 및 32)는 입력신호 OUT2 및 OUT1이 T2 단자의 레벨이면 로우레벨 신호를 출력하다가 입력신호 OUT2 및 OUT1의 레벨이 감소하여 T1 단자의 레벨로 되면 하이레벨 신호를 출력하고, 다시 입력신호 OUT2 및 OUT1의 레벨이 증가하면 로우레벨 신호를 출력하도록 설계되어 있다.

한편, 부하구동력 가변부(300)는 천이구간 검출부(200)로부터 출력된 검출신호(BST)에 응답하여 출력단(OUT)을 보조 풀업 구동하기 위한 보조 풀업부(310)와, 천이구간 검출부(200)로부터 출력된 검출신호(BSTX)에 응답하여 출력단(OUT)을 보조 풀다운 구동하기 위한 보조 풀다운부(320)를 구비한다.

여기서, 보조 풀업부(310)는 전원전압단(VDD)과 출력단(OUT) 사이에 접속된 PMOS 트랜지스터(P8)와, 검출신호(BST)를 게이트 입력으로 하여 증폭신호(OUT2)를 PMOS 트랜지스터(P8)의 게이트단에 선택적으로 인가하기 위한 NMOS 트랜지스터(N6)와, 검출신호(BST)를 게이트 입력으로 하여 전원전압단(VDD)과 PMOS 트랜지스터(P8)의 게이트단 사이를 절체하기 위한 PMOS 트랜지스터(P7)를 구비한다.

또한, 보조 풀다운부(320)는 접지전압단(VSS)과 출력단(OUT) 사이에 접속된 NMOS 트랜지스터(N8)와, 검출신호(BSTX)를 게이트 입력으로 하여 증폭신호(OUT1)를 NMOS 트랜지스터(N8)의 게이트단에 선택적으로 인가하기 위한 PMOS 트랜지스터(P6)와, 검출신호(BSTX)를 게이트 입력으로 하여 접지전압단(VSS)과 NMOS 트랜지스터(N8)의 게이트단 사이를 절체하기 위한 NMOS 트랜지스터(N7)를 구비한다.

한편, 부하구동력 가변부(300)의 보조 드라이버 트랜지스터인 PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N8)는 각각 2단 연산증폭부(100)의 출력 트랜지터인 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)에 비해 4배 이상 큰 크기로 설계하는 것이 바람직하다.

상기한 바와같은 구성을 갖는 본 발명의 부하구동능력 가변형 증폭회로의 동작을 도 9, 도 10a 및 도 10b의 입출력파형도와 도 11의 동작파형도를 참조하여 설명하면 다음과 같다.

먼저, 상기 증폭회로의 입력신호(IN)가 변하지 않은 경우에는, 즉, 증폭회로가 구간(A)에서와 같이 완전히 정착되어 있는 구간에서는, PMOS트랜지스터(P4)의 출력신호인 증폭신호(OUT2)는 PMOS 트랜지스터(P4)의 게이트신호(T2)의 전압레벨을 유지하고, NMOS트랜지스터(N4)의 출력신호인 증폭신호(OUT1)는 NMOS 트랜지스터(N4)의 게이트신호(T1)의 전압레벨을 유지하므로, 천이구간 검출부(200)의 슈미트 트리거(31, 32)은 각각 전원전압(VDD)의 하이레벨신호와 접지레벨의 로우레벨신호를 각각 출력한다.

그러므로, 천이구간 검출부(200)는 배타적 논리합게이트(33)와 인버터(34)를 통해 각각 하이레벨의 검출신호(BSTX)와 로우레벨의 검출신호(BST)를 발생하여 상기 부하구동력 가변부(300)로 제공한다.

부하구동력 가변부(300)의 보조 풀업부(310)에서는 로우레벨의 검출신호(BST)에 의해 PMOS 트랜지스터(P7)가 턴온되어 PMOS트랜지스터(P8)을 디스에이블시키고, 보조 풀다운부(320)에서는 상기 하이레벨의 검출신호(BSTX)에 의해 NMOS 트랜지스터(P7)가 턴온되어 NMOS 트랜지스터(N8)을 디스에이블시킨다.

또한, PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)가 턴오프되어 증폭신호 OUT2, OUT1이 PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8)의 게이트로 제공되는 것이 차단되므로, 결과적으로 2단 연산증폭부(100)의 PMOS 트랜지스터(P5) 또는 NMOS 트랜지스터(N5)가 출력단(OUT)을 구동하게 된다.

다음, 증폭회로의 입력(IN)값이 크게 증가하여 증폭회로의 출력단(OUT)을 빠르게 구동하여야 하는 경우에는, 즉, 도 11의 구간(B)에서와 같이 출력단(OUT)의전압이 입력단(IN)의 전압보다 작은 경우에는, 증폭신호(OUT1)와 (OUT2)의 레벨이 접지전압(VSS)의 레벨로 감소한다.

그러므로, 천이구간 검출부(200)의 슈미트 트리거(31)는 전원전압(VDD)의 하이레벨신호를 그대로 유지하고, 슈미트 트리거(32)는 전원전압(VDD)의 하이레벨신호를 발생한다. 따라서 배타적 논리합게이트(33)와 인버터(34)는 각각 로우레벨의 검출신호(BSTX)와 하이레벨의 검출신호(BST)를 각각 발생한다.

상기 부하구동력 가변부(300)의 보조 풀다운부(320)에서는 상기 로우레벨의 검출신호(BSTX)에 의해 PMOS 트랜지스터(P6)가 턴온되어 증폭신호(OUT1)가 NMOS 트랜지스터(N8)의 게이트로 제공되고, 보조 풀업부(310)에서는 상기 하이레벨의 검출신호(BST)에 의해 NMOS 트랜지스터(N6)가 턴온되어 증폭신호(OUT2)가 PMOS트랜지스터(P8)의 게이트로 제공된다.

따라서, 증폭회로의 출력단 트랜지스터의 크기는 PMOS 트랜지스터(P5)와 (P8)의 크기를 합한 값과 NMOS 트랜지스터(N5)와 (N8)의 크기를 합한 값이 되므로, 증폭회로의 부하구동능력을 크게 증가하여 정착시간을 도 9와 도 10a 및 도 10b에 도시된 바와같이 종래의 증폭회로보다 감소시킬 수 있음을 알 수 있다. 이때, 부하구동력 가변부(300)의 PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N7)는 검출신호 BST, BSTX에 의해 턴오프 된다.

이와같이 부하캐패시터에 전류를 최대한 빠르게 충전시켜 증폭회로의 출력신호(OUT)가 입력신호(IN)의 전압레벨에 근접하게 되어 도 11의 C 구간과 같이 출력신호(OUT)가 입력신호(IN)에 정착하게 되는 경우에는, 증폭신호(OUT2)는접지전압(VSS)의 레벨에서 노드(T2)의 전압레벨로 되돌아오게 된다.

그러므로, 상기에서 설명한 입력신호(IN)의 값이 변하지 않는 경우(구간 A)와 동일하게 되고, 슈미트 트리거(32)의 출력신호는 접지전압(VSS)의 로우레벨신호로 변하여 부하구동력 가변부(300)의 PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N8)를 턴오프시킴으로써 증폭회로의 소비전류를 다시 최소한으로 감소시켜준다.

다음, 입력신호(IN)의 값이 크게 감소하는 경우에는, 즉 도 11의 구간(D)에서와 같이 출력신호(OUT)의 전압레벨이 입력신호(IN)의 전압레벨보다 매우 큰 경우에는, 증폭신호(OUT1)가 전원전압(VDD)의 레벨로 근접하게 되어 천이구간 검출부(200)의 슈미트 트리거(31), (32)는 전원전압(VDD)의 하이레벨신호를 출력한다.

따라서, 배타적 논리합게이트(33)와 인버터(34)는 각각 로우레벨의 검출신호(BSTX)와 하이레벨의 검출신호(BST)를 출력하고, 상기 구간(B)에서의 동작과 같이 부하구동력 가변부(300)의 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6)가 턴온된다.

따라서, 증폭회로의 출력단 트랜지스터의 크기는 PMOS 트랜지스터(P5)와 (P8)의 크기를 합한 값과 NMOS 트랜지스터(N5)와 (N8)의 크기를 합한 값이 되므로, 증폭회로의 부하구동력을 크게 증가하여 정착시간을 도 9와 도 10a 및 도 10b에 도시된 바와같이 종래의 증폭회로보다 감소시킬 수 있음을 알 수 있다.

이와같이 부하캐패시터에서 전류를 최대한 빠르게 방전시켜 증폭회로의 출력신호(OUT)가 입력신호(IN)의 전압레벨에 근접하게 되어 도 11의 E 구간과 같이 출력신호(OUT)가 입력신호(IN)에 정착하게 되는 경우에는, 증폭신호(OUT1)는 전원전압(VDD)의 레벨에서 노드(T1)의 전압레벨로 되돌아오게 된다.

그러므로, 상기에서 설명한 입력신호(IN)의 값이 변하지 않는 경우(구간 E)와 동일하게 되고, 슈미트 트리거(31)의 출력신호는 전원전압(VDD)의 하이레벨신호로 변하여 부하구동력 가변부(300)의 PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N8)를 턴오프시킴으로써 증폭회로의 소비전류를 다시 최소한으로 감소시켜준다.

본 발명의 실시예에서는, 트랜지스터(P5, N5)와 (P8, N8)에 흐르는 최대전류는 이들 트랜지스터의 W/L 크기에 의해 결정되며, 이는 정착시간이 이들 트랜지스터에 의해 결정됨을 의미한다. 따라서, 증폭신호(OUT2)의 전압레벨이 접지전압(VSS)으로 떨어지면 이를 검출수단(200)을 통해 검출하고, 부하구동능력 가변수단(300)을 통해 구동능력을 증가시킨다. 증폭회로의 정착이 거의 완료되어 증폭신호(OUT2)의 전압레벨이 다시 노드(T2)의 전압레벨로 복귀하면 이를 검출수단(200)을 통해 검출하여 부하구동능력 가변수단(300)을 디스에이블시킨다.

그리고, 증폭신호(OUT1)의 전압레벨이 전원전압(VDD)으로 증가하면 이를 검출수단(200)을 통해 감지하여 부하구동능력 가변수단(300)을 통해 구동능력을 증가시키고, 정착이 거의 완료되어 증폭신호(OUT1)가 노드(T1)의 전압레벨로 복귀하면 이를 검출수단(200)을 통해 검출하여 부하구동능력 가변수단(300)을 디스에이블시킨다. 그러므로, 입력신호(IN)가 변하는 경우에는 부하구동능력을 증가시켜 정착시간을 감소시키고, 입력신호(IN)가 변하지 않은 경우에는 소비전류를 감소시킨다.

상기한 바와같은 본 발명의 증폭회로에 따르면, 입력신호가 변하는 경우에는 이를 검출하여 부하구동능력 가변수단을 통해 부하구동능력을 증가시켜 정착시간을 감소시키고, 입력신호가 변하지 않는 경우에는 이를 검출하여 부하구동능력 가변수단을 디스에이블시켜 줌으로써 소비전류를 감소시킬 수 있게 된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

입력신호를 증폭시키고 그 신호에 응답하여 출력단을 풀업/풀다운 구동하기 위한 2단 연산증폭수단;

상기 입력신호의 변화에 대응하는 상기 출력단의 천이구간을 검출하기 위한 천이구간 검출수단; 및

상기 천이구간 검출수단으로부터 출력된 검출신호에 응답하여 상기 출력단의 천이구간에서 상기 출력단을 보조 구동하기 위한 부하구동력 가변수단

을 구비하는 증폭회로.
제1항에 있어서,

상기 검출수단은,

상기 입력신호에 대응하는 상기 2단 연산증폭수단의 제1 및 제2증폭신호의 전압레벨 변화를 각각 감지하기 위한 제1 및 제2 슈미트 트리거;

상기 제1 및 제2 슈미트 트리거의 출력신호를 입력하여 제1 검출신호를 출력하기 위한 배타적 논리합게이트; 및

상기 제1 검출신호를 반전시켜 제2 검출신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 증폭회로.
삭제
제2항에 있어서,

상기 부하구동력 가변수단은,

상기 제2 검출신호에 응답하여 상기 출력단을 보조 풀업 구동하기 위한 보조 풀업부와,

상기 제1 검출신호에 응답하여 상기 출력단을 보조 풀다운 구동하기 위한 보조 풀다운부를 구비하는 것을 특징으로 하는 증폭회로.
제4항에 있어서,

상기 보조 풀업부는,

전원전압단과 상기 출력단 사이에 접속된 제1 PMOS 트랜지스터;

상기 제2 검출신호를 게이트 입력으로 하여 상기 제1 증폭신호를 상기 제1 PMOS 트랜지스터의 게이트단에 선택적으로 인가하기 위한 제1 NMOS 트랜지스터; 및

상기 제2 검출신호를 게이트 입력으로 하여 상기 전원전압단과 상기 제1 PMOS 트랜지스터의 게이트단 사이를 절체하기 위한 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
제5항에 있어서,

상기 제1 PMOS 트랜지스터는 상기 2단 연산증폭수단에 구비된 풀업 PMOS 트랜지스터에 비해 4배 이상의 크기를 갖는 것을 특징으로 하는 증폭회로.
삭제
제4항에 있어서,

상기 보조 풀다운부는,

전원전압단과 상기 출력단 사이에 접속된 제1 NMOS 트랜지스터;

상기 제1 검출신호를 게이트 입력으로 하여 상기 제2 증폭신호를 상기 제1 NMOS 트랜지스터의 게이트단에 선택적으로 인가하기 위한 제1 PMOS 트랜지스터; 및

상기 제2 검출신호를 게이트 입력으로 하여 접지전압단과 상기 제1 NMOS 트랜지스터의 게이트단 사이를 절체하기 위한 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
제8항에 있어서,

상기 제1 NMOS 트랜지스터는 상기 2단 연산증폭수단에 구비된 풀다운 PMOS 트랜지스터에 비해 4배 이상의 크기를 갖는 것을 특징으로 하는 증폭회로.
삭제