JP2001067133A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JP2001067133A JP2001067133A JP24250999A JP24250999A JP2001067133A JP 2001067133 A JP2001067133 A JP 2001067133A JP 24250999 A JP24250999 A JP 24250999A JP 24250999 A JP24250999 A JP 24250999A JP 2001067133 A JP2001067133 A JP 2001067133A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output voltage
- power supply
- output
- supply circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000013256 coordination polymer Substances 0.000 abstract description 4
- 102100026533 Cytochrome P450 1A2 Human genes 0.000 description 19
- 101000855342 Homo sapiens Cytochrome P450 1A2 Proteins 0.000 description 19
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 102100031476 Cytochrome P450 1A1 Human genes 0.000 description 6
- 101000941690 Homo sapiens Cytochrome P450 1A1 Proteins 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 ボルテージフォロワの出力段を構成する電源
回路において、出力電圧へのノイズ成分の除去能力を向
上し、容量性負荷の駆動能力を大きくすると共に、低消
費電力化も合わせて達成する。 【解決手段】 電源間に第１スイッチング素子Ｑ１１と
第２スイッチング素子Ｑ１２を設ける。入力電圧Ｖｉｎ
と出力電圧Ｖｏとを比較ＣＰ１１し、この出力電圧Ｖｏ
が入力電圧Ｖｉｎを上回るときに、第１スイッチング素
子Ｑ１１を導通させる。また、参照電圧Ｖｒｅｆと出力
電圧Ｖｏとを比較ＣＰ１２し、この出力電圧Ｖｏが前記
参照電圧Ｖｒｅｆを下回るときに、前記第２スイッチン
グ素子Ｑ１２を導通させる。この差動増幅器ＣＰ１２の
動作にヒステリシス特性を持たせる。
回路において、出力電圧へのノイズ成分の除去能力を向
上し、容量性負荷の駆動能力を大きくすると共に、低消
費電力化も合わせて達成する。 【解決手段】 電源間に第１スイッチング素子Ｑ１１と
第２スイッチング素子Ｑ１２を設ける。入力電圧Ｖｉｎ
と出力電圧Ｖｏとを比較ＣＰ１１し、この出力電圧Ｖｏ
が入力電圧Ｖｉｎを上回るときに、第１スイッチング素
子Ｑ１１を導通させる。また、参照電圧Ｖｒｅｆと出力
電圧Ｖｏとを比較ＣＰ１２し、この出力電圧Ｖｏが前記
参照電圧Ｖｒｅｆを下回るときに、前記第２スイッチン
グ素子Ｑ１２を導通させる。この差動増幅器ＣＰ１２の
動作にヒステリシス特性を持たせる。
Description
【０００１】
【発明の属する技術分野】本発明は、設定された電圧を
インピーダンス変換して出力する電源回路、特に複数の
電圧を必要とする液晶表示装置に好適な電源回路に関す
る。
インピーダンス変換して出力する電源回路、特に複数の
電圧を必要とする液晶表示装置に好適な電源回路に関す
る。
【０００２】携帯電話やページャなどの携帯機器用の表
示装置として、液晶表示装置が使用されている。液晶表
示装置では、複数のバイアス電圧を用いてデューティ駆
動する図５に示すような駆動回路が用いられ、多くの表
示素子を駆動できるようにしている。
示装置として、液晶表示装置が使用されている。液晶表
示装置では、複数のバイアス電圧を用いてデューティ駆
動する図５に示すような駆動回路が用いられ、多くの表
示素子を駆動できるようにしている。
【０００３】図５の液晶表示装置は、電源電圧Ｖｄｄと
接地電圧Ｅとの間に、直列に接続された各々１ＭΩ程の
抵抗で分圧して複数のバイアス電圧を発生するバイアス
回路部５１と、発生された各バイアス電圧をインピーダ
ンス変換して出力するためのボルテージフォロワ５２１
〜５２３を有するバッファ回路部５２と、バッファ回路
部の出力電圧を表示データなどに応じて点灯すべき液晶
表示素子５４１の電極に選択して印加するための選択回
路部５３と、複数の液晶表示素子５４１から表示パター
ンが形成される表示パネル部５４から構成されている。
接地電圧Ｅとの間に、直列に接続された各々１ＭΩ程の
抵抗で分圧して複数のバイアス電圧を発生するバイアス
回路部５１と、発生された各バイアス電圧をインピーダ
ンス変換して出力するためのボルテージフォロワ５２１
〜５２３を有するバッファ回路部５２と、バッファ回路
部の出力電圧を表示データなどに応じて点灯すべき液晶
表示素子５４１の電極に選択して印加するための選択回
路部５３と、複数の液晶表示素子５４１から表示パター
ンが形成される表示パネル部５４から構成されている。
【０００４】そして、複数のバイアス電圧によるデュー
ティ駆動を行うことにより、表示パネル部５４上の多数
の液晶表示素子の電極間に印加された電圧が所定値以上
のもののみを点灯表示することができる。
ティ駆動を行うことにより、表示パネル部５４上の多数
の液晶表示素子の電極間に印加された電圧が所定値以上
のもののみを点灯表示することができる。
【０００５】このように構成された液晶表示装置では、
特に使用時間をできるだけ長くするために低消費電力化
と、負荷容量が大きい場合にも駆動波形の鈍化を防止し
表示品位を保つために容量性負荷を駆動する駆動力の向
上が必要である。
特に使用時間をできるだけ長くするために低消費電力化
と、負荷容量が大きい場合にも駆動波形の鈍化を防止し
表示品位を保つために容量性負荷を駆動する駆動力の向
上が必要である。
【０００６】このため、従来、バッファ回路部のボルテ
ージフォロワの出力段を構成する電源回路として、図
６，図７のような回路が用いられている。
ージフォロワの出力段を構成する電源回路として、図
６，図７のような回路が用いられている。
【０００７】図６において、電源電圧Ｖｄｄと接地電圧
Ｅ間に定電流源Ｉ６１とＮチャンネル形のＭＯＳＦＥＴ
Ｑ６１とが直列に接続され、その接続点から出力電圧Ｖ
ｏが出力される。また、差動増幅器ＣＰ６１が設けら
れ、その反転入力端子−に入力電圧Ｖｉｎが入力され、
非反転入力端子＋に出力電圧Ｖｏが入力され、出力がＭ
ＯＳＦＥＴＱ６１のゲートに印加される。
Ｅ間に定電流源Ｉ６１とＮチャンネル形のＭＯＳＦＥＴ
Ｑ６１とが直列に接続され、その接続点から出力電圧Ｖ
ｏが出力される。また、差動増幅器ＣＰ６１が設けら
れ、その反転入力端子−に入力電圧Ｖｉｎが入力され、
非反転入力端子＋に出力電圧Ｖｏが入力され、出力がＭ
ＯＳＦＥＴＱ６１のゲートに印加される。
【０００８】この図６の電源回路において、定電流源Ｉ
６１から常時定電流ｉ１が供給される一方、入力電圧Ｖ
ｉｎと出力電圧Ｖｏとが差動増幅器ＣＰ６１で比較さ
れ、その比較結果でＭＯＳＦＥＴＱ６１が導通制御され
ている。このため、出力電圧Ｖｏは入力電圧Ｖｉｎに等
しくなるように制御されることになる。
６１から常時定電流ｉ１が供給される一方、入力電圧Ｖ
ｉｎと出力電圧Ｖｏとが差動増幅器ＣＰ６１で比較さ
れ、その比較結果でＭＯＳＦＥＴＱ６１が導通制御され
ている。このため、出力電圧Ｖｏは入力電圧Ｖｉｎに等
しくなるように制御されることになる。
【０００９】ところで、液晶表示装置の駆動回路におい
ては、容量性負荷を種々の電圧値のバイアス電圧を組み
合わせて駆動することから、出力電圧Ｖｏが押し上げら
れたり、引き下げられたりする。いずれの原因にして
も、出力電圧Ｖｏが所定の値から変動することになる。
以後、この変動方向が正方向のものを正ノイズ（Ｈノイ
ズ）、変動方向が負方向のものを負ノイズ（Ｌノイズ）
とする。
ては、容量性負荷を種々の電圧値のバイアス電圧を組み
合わせて駆動することから、出力電圧Ｖｏが押し上げら
れたり、引き下げられたりする。いずれの原因にして
も、出力電圧Ｖｏが所定の値から変動することになる。
以後、この変動方向が正方向のものを正ノイズ（Ｈノイ
ズ）、変動方向が負方向のものを負ノイズ（Ｌノイズ）
とする。
【００１０】さて、図６の電源回路では、Ｈノイズが発
生し出力電圧Ｖｏが上昇すると、差動増幅器ＣＰ６１の
出力電圧によりＭＯＳＦＥＴＱ６１が制御され、上昇し
た出力電圧Ｖｏを低下させ、出力電圧Ｖｏが入力電圧Ｖ
ｉｎになった時点で動作が停止する。従って、その上昇
した出力電圧Ｖｏを低下させる能力はＭＯＳＦＥＴＱ６
１のドライブ能力に依って定まることになる。
生し出力電圧Ｖｏが上昇すると、差動増幅器ＣＰ６１の
出力電圧によりＭＯＳＦＥＴＱ６１が制御され、上昇し
た出力電圧Ｖｏを低下させ、出力電圧Ｖｏが入力電圧Ｖ
ｉｎになった時点で動作が停止する。従って、その上昇
した出力電圧Ｖｏを低下させる能力はＭＯＳＦＥＴＱ６
１のドライブ能力に依って定まることになる。
【００１１】一方、Ｌノイズが発生し出力電圧Ｖｏが低
下すると、まず差動増幅器ＣＰ６１の出力電圧によりＭ
ＯＳＦＥＴＱ６１が制御される。そして、定電流源Ｉ６
１を通して定電流ｉ１が注入され、時間の経過につれて
出力電圧Ｖｏが上昇していく。そして、出力電圧Ｖｏが
入力電圧Ｖｉｎに等しくなったときに、差動増幅器ＣＰ
６１の出力がハイレベルとなりＭＯＳＦＥＴＱ６１が導
通して、常に出力電圧Ｖｏが入力電圧Ｖｉｎに等しくな
るように制御される。従って、その低下した出力電圧Ｖ
ｏを上昇させる能力は定電流源Ｉ６１のｉ１の大きさに
依って定まることになる。
下すると、まず差動増幅器ＣＰ６１の出力電圧によりＭ
ＯＳＦＥＴＱ６１が制御される。そして、定電流源Ｉ６
１を通して定電流ｉ１が注入され、時間の経過につれて
出力電圧Ｖｏが上昇していく。そして、出力電圧Ｖｏが
入力電圧Ｖｉｎに等しくなったときに、差動増幅器ＣＰ
６１の出力がハイレベルとなりＭＯＳＦＥＴＱ６１が導
通して、常に出力電圧Ｖｏが入力電圧Ｖｉｎに等しくな
るように制御される。従って、その低下した出力電圧Ｖ
ｏを上昇させる能力は定電流源Ｉ６１のｉ１の大きさに
依って定まることになる。
【００１２】そして、この出力電圧Ｖｏを入力電圧Ｖｉ
ｎに等しく保つために、ＭＯＳＦＥＴＱ６１は定電流源
Ｉ６１のｉ１を定常的に流し続けることになる。
ｎに等しく保つために、ＭＯＳＦＥＴＱ６１は定電流源
Ｉ６１のｉ１を定常的に流し続けることになる。
【００１３】このように出力電圧のノイズ成分、特に負
ノイズ成分を低くするためには、定電流源Ｉ６１のｉ１
を大きくする必要があるが、このことは液晶表示装置に
おける大きな目標である低消費電力化と相反する状態に
なる。
ノイズ成分を低くするためには、定電流源Ｉ６１のｉ１
を大きくする必要があるが、このことは液晶表示装置に
おける大きな目標である低消費電力化と相反する状態に
なる。
【００１４】図７は、このような図６における問題を改
善する従来の電源回路であり、図６における定電流源Ｉ
６１に並列に、Ｐチャンネル形ＭＯＳＦＥＴＱ６２と定
電流源Ｉ６２の直列回路を設けたものである。その他の
構成、作用は図６におけると同様である。
善する従来の電源回路であり、図６における定電流源Ｉ
６１に並列に、Ｐチャンネル形ＭＯＳＦＥＴＱ６２と定
電流源Ｉ６２の直列回路を設けたものである。その他の
構成、作用は図６におけると同様である。
【００１５】図７で、出力電圧Ｖｏにノイズの乗りやす
いタイミング時に定期的に、ＭＯＳＦＥＴＱ６２のゲー
トにオン制御信号を与えて、ＭＯＳＦＥＴＱ６２を導通
させ、定電流源Ｉ６２の定電流ｉ２を定電流源Ｉ６１の
定電流ｉ１に重畳させる。これにより、特にＬノイズ時
の対応能力を高めようとするものである。
いタイミング時に定期的に、ＭＯＳＦＥＴＱ６２のゲー
トにオン制御信号を与えて、ＭＯＳＦＥＴＱ６２を導通
させ、定電流源Ｉ６２の定電流ｉ２を定電流源Ｉ６１の
定電流ｉ１に重畳させる。これにより、特にＬノイズ時
の対応能力を高めようとするものである。
【００１６】しかし、ＭＯＳＦＥＴＱ６２の導通は、出
力電圧Ｖｏへのノイズ成分の有無に関わらず、定期的に
行われるものであるため、Ｌノイズ時の対応能力は多少
は改善されるものの、基本的な解決手段とはなり得ない
ものであった。
力電圧Ｖｏへのノイズ成分の有無に関わらず、定期的に
行われるものであるため、Ｌノイズ時の対応能力は多少
は改善されるものの、基本的な解決手段とはなり得ない
ものであった。
【００１７】
【発明が解決しようとする課題】このように、従来の電
源回路では、出力電圧のノイズ成分、特に負ノイズ成分
を低くするためには、定電流源の電流値を大きくする必
要があるが、このことは電源回路の低消費電力化と相反
する状態になってしまうと言う問題があった。
源回路では、出力電圧のノイズ成分、特に負ノイズ成分
を低くするためには、定電流源の電流値を大きくする必
要があるが、このことは電源回路の低消費電力化と相反
する状態になってしまうと言う問題があった。
【００１８】そこで、本発明は、ボルテージフォロワの
出力段を構成する電源回路において、出力電圧へのノイ
ズ成分の除去能力を向上し、容量性負荷の駆動能力を大
きくすると共に、低消費電力化も合わせて達成できる電
源回路を提供することを目的とする。
出力段を構成する電源回路において、出力電圧へのノイ
ズ成分の除去能力を向上し、容量性負荷の駆動能力を大
きくすると共に、低消費電力化も合わせて達成できる電
源回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】請求項１の電源回路は、
出力端子と第１電源Ｅ間に接続された第１スイッチング
素子Ｑ１１と、第２電源Ｖｄｄと前記出力端子間に接続
された第２スイッチング素子Ｑ１２と、入力電圧Ｖｉｎ
と前記出力端子の出力電圧Ｖｏとを比較し、この出力電
圧Ｖｏが入力電圧Ｖｉｎを上回るときに、前記第１スイ
ッチング素子Ｑ１１を導通させる第１比較器ＣＰ１１
と、参照電圧Ｖｒｅｆと前記出力電圧Ｖｏとを比較し、
この出力電圧Ｖｏが前記参照電圧Ｖｒｅｆを下回るとき
に、前記第２スイッチング素子Ｑ１２を導通させる第２
比較器ＣＰ１２とを備え、該第２比較器ＣＰ１２の動作
にヒステリシス特性を持たせたことを特徴とする。
出力端子と第１電源Ｅ間に接続された第１スイッチング
素子Ｑ１１と、第２電源Ｖｄｄと前記出力端子間に接続
された第２スイッチング素子Ｑ１２と、入力電圧Ｖｉｎ
と前記出力端子の出力電圧Ｖｏとを比較し、この出力電
圧Ｖｏが入力電圧Ｖｉｎを上回るときに、前記第１スイ
ッチング素子Ｑ１１を導通させる第１比較器ＣＰ１１
と、参照電圧Ｖｒｅｆと前記出力電圧Ｖｏとを比較し、
この出力電圧Ｖｏが前記参照電圧Ｖｒｅｆを下回るとき
に、前記第２スイッチング素子Ｑ１２を導通させる第２
比較器ＣＰ１２とを備え、該第２比較器ＣＰ１２の動作
にヒステリシス特性を持たせたことを特徴とする。
【００２０】請求項１の電源回路によれば、出力電圧Ｖ
ｏを上昇させる時に第２スイッチング素子Ｑ１２を導通
させるから、従来の定電流型電源回路に比べて、負荷駆
動能力が著しく向上する。
ｏを上昇させる時に第２スイッチング素子Ｑ１２を導通
させるから、従来の定電流型電源回路に比べて、負荷駆
動能力が著しく向上する。
【００２１】また、第２スイッチング素子Ｑ１２を設
け、且つこの第２スイッチング素子Ｑ１２の導通／非導
通を制御する比較器ＣＰ１２にヒステリシス特性を持た
せたことにより、ノイズ成分の除去能力を向上すること
ができると共に、出力電圧における歪み成分を極めて小
さくすることができる。
け、且つこの第２スイッチング素子Ｑ１２の導通／非導
通を制御する比較器ＣＰ１２にヒステリシス特性を持た
せたことにより、ノイズ成分の除去能力を向上すること
ができると共に、出力電圧における歪み成分を極めて小
さくすることができる。
【００２２】また、第１スイッチング素子Ｑ１１と第２
スイッチング素子Ｑ１２とをそれぞれ比較器ＣＰ１１，
比較器ＣＰ１２で同時に導通することがないように制御
することで、電源間の貫通電流が発生することはなく、
併せて負荷が容量性負荷の場合には消費電力はほとんど
無視できるから、低消費電力化が図られる。
スイッチング素子Ｑ１２とをそれぞれ比較器ＣＰ１１，
比較器ＣＰ１２で同時に導通することがないように制御
することで、電源間の貫通電流が発生することはなく、
併せて負荷が容量性負荷の場合には消費電力はほとんど
無視できるから、低消費電力化が図られる。
【００２３】
【発明の実施の形態】以下、本発明の実施例について、
図１〜図４を参照して説明する。
図１〜図４を参照して説明する。
【００２４】図１は、本発明の実施例に係る電源回路を
示す図である。この図１において、電源電圧Ｖｄｄと接
地電圧Ｅ間にＰチャンネル形のＭＯＳＦＥＴＱ１２とＮ
チャンネル形のＭＯＳＦＥＴＱ１１が直列に接続され、
この接続点Ａから出力電圧Ｖｏが出力される。このＭＯ
ＳＦＥＴＱ１２が負荷に給電するスイッチとして機能
し、ＭＯＳＦＥＴＱ１１が吸収するためのスイッチとし
て機能する。そして、差動増幅器ＣＰ１１の反転入力端
子−に入力電圧Ｖｉｎが入力され、非反転入力端子＋に
出力電圧Ｖｏが入力され、比較器として機能し、その出
力がＭＯＳＦＥＴＱ１１のゲートに印加される。
示す図である。この図１において、電源電圧Ｖｄｄと接
地電圧Ｅ間にＰチャンネル形のＭＯＳＦＥＴＱ１２とＮ
チャンネル形のＭＯＳＦＥＴＱ１１が直列に接続され、
この接続点Ａから出力電圧Ｖｏが出力される。このＭＯ
ＳＦＥＴＱ１２が負荷に給電するスイッチとして機能
し、ＭＯＳＦＥＴＱ１１が吸収するためのスイッチとし
て機能する。そして、差動増幅器ＣＰ１１の反転入力端
子−に入力電圧Ｖｉｎが入力され、非反転入力端子＋に
出力電圧Ｖｏが入力され、比較器として機能し、その出
力がＭＯＳＦＥＴＱ１１のゲートに印加される。
【００２５】また、差動増幅器ＣＰ１２の反転入力端子
−には参照電圧Ｖｒｅｆ１あるいはＶｒｅｆ２が入力さ
れ、非反転入力端子＋には出力電圧Ｖｏが入力され、比
較器として機能し、その出力（Ｃ点電位）がＭＯＳＦＥ
ＴＱ１２のゲートに印加される。そして、電源電圧Ｖｄ
ｄと接地電圧Ｅ間との間に抵抗Ｒ１１と抵抗Ｒ１２が直
列接続され、抵抗Ｒ１３とＮチャンネル形ＭＯＳＦＥＴ
Ｑ１３の直列回路が抵抗Ｒ１２に並列接続されている。
したがって、参照電圧であるＢ点電位は、ＭＯＳＦＥＴ
Ｑ１３の導通／非導通に応じて、参照電圧としてＶｒｅ
ｆ１あるいはＶｒｅｆ２の２つの値のいずれかの値を取
る。
−には参照電圧Ｖｒｅｆ１あるいはＶｒｅｆ２が入力さ
れ、非反転入力端子＋には出力電圧Ｖｏが入力され、比
較器として機能し、その出力（Ｃ点電位）がＭＯＳＦＥ
ＴＱ１２のゲートに印加される。そして、電源電圧Ｖｄ
ｄと接地電圧Ｅ間との間に抵抗Ｒ１１と抵抗Ｒ１２が直
列接続され、抵抗Ｒ１３とＮチャンネル形ＭＯＳＦＥＴ
Ｑ１３の直列回路が抵抗Ｒ１２に並列接続されている。
したがって、参照電圧であるＢ点電位は、ＭＯＳＦＥＴ
Ｑ１３の導通／非導通に応じて、参照電圧としてＶｒｅ
ｆ１あるいはＶｒｅｆ２の２つの値のいずれかの値を取
る。
【００２６】そして、このＭＯＳＦＥＴＱ１３のゲート
には、Ｃ点電位、すなわち差動増幅器ＣＰ１２の出力電
位が入力されるから、差動増幅器ＣＰ１２は出力電圧Ｖ
ｏに関して、ヒステリシス特性を持つことになる。
には、Ｃ点電位、すなわち差動増幅器ＣＰ１２の出力電
位が入力されるから、差動増幅器ＣＰ１２は出力電圧Ｖ
ｏに関して、ヒステリシス特性を持つことになる。
【００２７】さて、この図１の電源回路の動作を、図２
の特性図を参照しつつ説明する。まず、通常時の状態
は、出力電圧Ｖｏは入力電圧Ｖｉｎとほぼ等しい電圧値
にあり、ＭＯＳＦＥＴＱ１２はオフ状態、ＭＯＳＦＥＴ
Ｑ１１は不定（オンの場合もあるし、オフの場合もあり
得る）の状態にある。差動増幅器ＣＰ１２の出力はＨレ
ベルにあり、ＭＯＳＦＥＴＱ１３はオン状態で、Ｂ点電
位は低い電位の参照電圧Ｖｒｅｆ２となっている。
の特性図を参照しつつ説明する。まず、通常時の状態
は、出力電圧Ｖｏは入力電圧Ｖｉｎとほぼ等しい電圧値
にあり、ＭＯＳＦＥＴＱ１２はオフ状態、ＭＯＳＦＥＴ
Ｑ１１は不定（オンの場合もあるし、オフの場合もあり
得る）の状態にある。差動増幅器ＣＰ１２の出力はＨレ
ベルにあり、ＭＯＳＦＥＴＱ１３はオン状態で、Ｂ点電
位は低い電位の参照電圧Ｖｒｅｆ２となっている。
【００２８】この電源回路の考え方を理解しやすくする
ために、これらの各電圧の関係を整理し、かつ仮定の具
体的電位を設定すると、次のようになる。 Ｖｉｎ（３．０Ｖ）＝定常時のＶｏ＝Ｖｒｅｆ１＞Ｖｒ
ｅｆ２（２．７Ｖ）
ために、これらの各電圧の関係を整理し、かつ仮定の具
体的電位を設定すると、次のようになる。 Ｖｉｎ（３．０Ｖ）＝定常時のＶｏ＝Ｖｒｅｆ１＞Ｖｒ
ｅｆ２（２．７Ｖ）
【００２９】この通常時の状態から、出力電圧ＶｏにＬ
ノイズが重畳される（ｔ１）と、出力電圧Ｖｏは低下し
ていき、そのときの参照電圧Ｖｒｅｆ２まで低下する
と、差動増幅器ＣＰ１２の動作状態が反転し、その出力
がＬレベルになる。したがって、ＭＯＳＦＥＴＱ１２が
オフからオン状態になり、電源電圧Ｖｄｄから負荷に電
流が供給され始める。また、この時、ＭＯＳＦＥＴＱ１
３がオンからオフ状態になり、高い参照電圧Ｖｒｅｆ１
が差動増幅器ＣＰ１２に供給される。
ノイズが重畳される（ｔ１）と、出力電圧Ｖｏは低下し
ていき、そのときの参照電圧Ｖｒｅｆ２まで低下する
と、差動増幅器ＣＰ１２の動作状態が反転し、その出力
がＬレベルになる。したがって、ＭＯＳＦＥＴＱ１２が
オフからオン状態になり、電源電圧Ｖｄｄから負荷に電
流が供給され始める。また、この時、ＭＯＳＦＥＴＱ１
３がオンからオフ状態になり、高い参照電圧Ｖｒｅｆ１
が差動増幅器ＣＰ１２に供給される。
【００３０】Ｌノイズのエネルギーが大きい場合には、
出力電圧Ｖｏは参照電圧Ｖｒｅｆ２を越えてさらに低下
し、時点ｔ２で上昇に転じる。この時、高い参照電圧Ｖ
ｒｅｆ１となっているので、電源電圧ＶｄｄからＭＯＳ
ＦＥＴＱ１２を介して電流が供給され続け、出力電圧Ｖ
ｏが上昇を続ける。
出力電圧Ｖｏは参照電圧Ｖｒｅｆ２を越えてさらに低下
し、時点ｔ２で上昇に転じる。この時、高い参照電圧Ｖ
ｒｅｆ１となっているので、電源電圧ＶｄｄからＭＯＳ
ＦＥＴＱ１２を介して電流が供給され続け、出力電圧Ｖ
ｏが上昇を続ける。
【００３１】そして、出力電圧Ｖｏが高い参照電圧Ｖｒ
ｅｆ１となった時点ｔ３で、差動増幅器ＣＰ１２の出力
がＨレベルに反転し、ＭＯＳＦＥＴＱ１２がオフし、Ｍ
ＯＳＦＥＴＱ１３がオンし、低い参照電圧Ｖｒｅｆ２と
なり、通常の動作状態に復帰する。
ｅｆ１となった時点ｔ３で、差動増幅器ＣＰ１２の出力
がＨレベルに反転し、ＭＯＳＦＥＴＱ１２がオフし、Ｍ
ＯＳＦＥＴＱ１３がオンし、低い参照電圧Ｖｒｅｆ２と
なり、通常の動作状態に復帰する。
【００３２】つまり、出力電圧Ｖｏに関して差動増幅器
ＣＰ１２が、ヒステリシス動作を行っている。
ＣＰ１２が、ヒステリシス動作を行っている。
【００３３】次に、通常時の動作状態から、出力電圧Ｖ
ｏにＨノイズが重畳される（ｔ４）と、出力電圧Ｖｏは
上昇していく。この時、出力電圧Ｖｏが入力電圧Ｖｉｎ
を越えたときに、差動増幅器ＣＰ１１の出力はＨレベル
となるので、ＭＯＳＦＥＴＱ１１がオンしている。
ｏにＨノイズが重畳される（ｔ４）と、出力電圧Ｖｏは
上昇していく。この時、出力電圧Ｖｏが入力電圧Ｖｉｎ
を越えたときに、差動増幅器ＣＰ１１の出力はＨレベル
となるので、ＭＯＳＦＥＴＱ１１がオンしている。
【００３４】Ｈノイズのエネルギーにより、出力電圧Ｖ
ｏは入力電圧Ｖｉｎより高い電圧まで上昇し、時点ｔ５
で降下に転じる。その後、出力電圧Ｖｏは降下を続け
て、入力電圧Ｖｉｎと等しくなった時点ｔ６で、ＭＯＳ
ＦＥＴＱ１１がオフして、定常状態に回復する。
ｏは入力電圧Ｖｉｎより高い電圧まで上昇し、時点ｔ５
で降下に転じる。その後、出力電圧Ｖｏは降下を続け
て、入力電圧Ｖｉｎと等しくなった時点ｔ６で、ＭＯＳ
ＦＥＴＱ１１がオフして、定常状態に回復する。
【００３５】本発明の実施例は、以上のように動作する
が、この実施例の１つの特徴である差動増幅器ＣＰ１２
のヒステリシスの作用について、理解を明確にするため
に、ヒステリシスを有さない参考例について、図３及び
図４を用いて、説明する。
が、この実施例の１つの特徴である差動増幅器ＣＰ１２
のヒステリシスの作用について、理解を明確にするため
に、ヒステリシスを有さない参考例について、図３及び
図４を用いて、説明する。
【００３６】この参考例は、図１，図２の本発明の実施
例と比較して、参照電圧を高低の２値に切り替える点が
無いだけで、その他は同じである。
例と比較して、参照電圧を高低の２値に切り替える点が
無いだけで、その他は同じである。
【００３７】さて、この参考例において、出力電圧Ｖｏ
が入力電圧Ｖｉｎにある通常の動作状態から、出力電圧
ＶｏにＬノイズが重畳される（ｔ１）と、出力電圧Ｖｏ
は低下していき、参照電圧Ｖｒｅｆまで低下すると、差
動増幅器ＣＰ１２の動作状態が反転し、その出力がＬレ
ベルになる。したがって、ＭＯＳＦＥＴＱ１２がオフか
らオン状態になり、電源電圧Ｖｄｄから負荷に電流が供
給され始める。
が入力電圧Ｖｉｎにある通常の動作状態から、出力電圧
ＶｏにＬノイズが重畳される（ｔ１）と、出力電圧Ｖｏ
は低下していき、参照電圧Ｖｒｅｆまで低下すると、差
動増幅器ＣＰ１２の動作状態が反転し、その出力がＬレ
ベルになる。したがって、ＭＯＳＦＥＴＱ１２がオフか
らオン状態になり、電源電圧Ｖｄｄから負荷に電流が供
給され始める。
【００３８】Ｌノイズのエネルギーにより、出力電圧Ｖ
ｏは参照電圧Ｖｒｅｆを越えてさらに低下し、時点ｔ２
で上昇に転じる。
ｏは参照電圧Ｖｒｅｆを越えてさらに低下し、時点ｔ２
で上昇に転じる。
【００３９】そして、出力電圧Ｖｏが参照電圧となった
時点ｔ３で、差動増幅器ＣＰ１２の出力がＨレベルに反
転し、ＭＯＳＦＥＴＱ１２がオフする。従って、出力電
圧Ｖｏは定常動作状態より低い電圧Ｖｒｅｆに留まった
状態となる。
時点ｔ３で、差動増幅器ＣＰ１２の出力がＨレベルに反
転し、ＭＯＳＦＥＴＱ１２がオフする。従って、出力電
圧Ｖｏは定常動作状態より低い電圧Ｖｒｅｆに留まった
状態となる。
【００４０】次に、この出力電圧Ｖｏが定常動作状態よ
り低い電圧Ｖｒｅｆに留まった状態から、出力電圧Ｖｏ
にＨノイズが重畳される（ｔ４）と、出力電圧Ｖｏは上
昇していく。そして、出力電圧Ｖｏが入力電圧Ｖｉｎを
越えたときに、差動増幅器ＣＰ１１の出力がＨレベルと
なるので、ＭＯＳＦＥＴＱ１１がオンする。
り低い電圧Ｖｒｅｆに留まった状態から、出力電圧Ｖｏ
にＨノイズが重畳される（ｔ４）と、出力電圧Ｖｏは上
昇していく。そして、出力電圧Ｖｏが入力電圧Ｖｉｎを
越えたときに、差動増幅器ＣＰ１１の出力がＨレベルと
なるので、ＭＯＳＦＥＴＱ１１がオンする。
【００４１】Ｈノイズのエネルギーにより、出力電圧Ｖ
ｏは入力電圧Ｖｉｎより高い電圧まで上昇し、時点ｔ５
で降下に転じる。その後、出力電圧Ｖｏは降下を続け
て、入力電圧Ｖｉｎと等しくなった時点ｔ６で、ＭＯＳ
ＦＥＴＱ１１がオフして、定常状態に回復する。
ｏは入力電圧Ｖｉｎより高い電圧まで上昇し、時点ｔ５
で降下に転じる。その後、出力電圧Ｖｏは降下を続け
て、入力電圧Ｖｉｎと等しくなった時点ｔ６で、ＭＯＳ
ＦＥＴＱ１１がオフして、定常状態に回復する。
【００４２】このように、差動増幅器ＣＰ１２の動作に
ヒステリシスを持たない参考例では、一旦Ｌノイズに見
舞われると、出力電圧Ｖｏは参照電圧Ｖｒｅｆまでしか
回復できない。図４の説明のようにＨノイズがいつも到
来してくれる訳ではなく、ヒステリシスを持たない場合
には、どうしてもＬノイズに依る歪み分（Ｖｉｎ−Ｖｒ
ｅｆ）が残ってしまうことになる。
ヒステリシスを持たない参考例では、一旦Ｌノイズに見
舞われると、出力電圧Ｖｏは参照電圧Ｖｒｅｆまでしか
回復できない。図４の説明のようにＨノイズがいつも到
来してくれる訳ではなく、ヒステリシスを持たない場合
には、どうしてもＬノイズに依る歪み分（Ｖｉｎ−Ｖｒ
ｅｆ）が残ってしまうことになる。
【００４３】この場合、参照電圧Ｖｒｅｆを入力電圧Ｖ
ｉｎに等しくする、あるいは近づけることが考えられる
かも知れないが、電圧の設定誤差や、構成素子の特性の
ばらつきなどのために、安定した動作を確保することが
難しく、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２とが
同時に導通し、いわゆる貫通電流が電源間に流れること
にもなる。このようなことを避けるために、参照電圧Ｖ
ｒｅｆを入力電圧Ｖｉｎより少し低い値に設定せざるを
得ないことになる。
ｉｎに等しくする、あるいは近づけることが考えられる
かも知れないが、電圧の設定誤差や、構成素子の特性の
ばらつきなどのために、安定した動作を確保することが
難しく、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２とが
同時に導通し、いわゆる貫通電流が電源間に流れること
にもなる。このようなことを避けるために、参照電圧Ｖ
ｒｅｆを入力電圧Ｖｉｎより少し低い値に設定せざるを
得ないことになる。
【００４４】本発明実施例の電源回路によれば、負荷に
給電したり、低下した出力電圧Ｖｏを上昇させる時にの
みＭＯＳＦＥＴＱ１２をオン状態にするからそのインピ
ーダンスを極めて小さくすることができる。このため、
従来の定電流回路を用いた給電経路に比べて大きな電流
を流すことができるから、高容量性負荷等の負荷駆動能
力を高めることができる。
給電したり、低下した出力電圧Ｖｏを上昇させる時にの
みＭＯＳＦＥＴＱ１２をオン状態にするからそのインピ
ーダンスを極めて小さくすることができる。このため、
従来の定電流回路を用いた給電経路に比べて大きな電流
を流すことができるから、高容量性負荷等の負荷駆動能
力を高めることができる。
【００４５】また、この給電側のＭＯＳＦＥＴＱ１２の
オン・オフを制御する差動増幅器ＣＰ１２にヒステリシ
ス特性を持たせているから、Ｈノイズ成分あるいはＬノ
イズ成分のどちらのノイズに対しても、その除去能力を
向上することができる。そして、出力電圧Ｖｏを正負い
ずれの方向からでも所定の電圧（Ｖｉｎ）にセットする
ことができるので、出力電圧Ｖｏにおける歪み成分を極
めて小さくできる。
オン・オフを制御する差動増幅器ＣＰ１２にヒステリシ
ス特性を持たせているから、Ｈノイズ成分あるいはＬノ
イズ成分のどちらのノイズに対しても、その除去能力を
向上することができる。そして、出力電圧Ｖｏを正負い
ずれの方向からでも所定の電圧（Ｖｉｎ）にセットする
ことができるので、出力電圧Ｖｏにおける歪み成分を極
めて小さくできる。
【００４６】また、給電側のＭＯＳＦＥＴＱ１２と吸収
側のＭＯＳＦＥＴＱ１１とをそれぞれ差動増幅器ＣＰ１
１，差動増幅器ＣＰ１２で同時に導通することがないよ
うに制御することで、電源間の貫通電流が発生すること
はない。また、併せて負荷が容量性負荷の場合には消費
電力はほとんど無視できる。したがって、電源回路の低
消費電力化が図られるし、回路装置のレイアウト寸法も
小さくすることができる。
側のＭＯＳＦＥＴＱ１１とをそれぞれ差動増幅器ＣＰ１
１，差動増幅器ＣＰ１２で同時に導通することがないよ
うに制御することで、電源間の貫通電流が発生すること
はない。また、併せて負荷が容量性負荷の場合には消費
電力はほとんど無視できる。したがって、電源回路の低
消費電力化が図られるし、回路装置のレイアウト寸法も
小さくすることができる。
【００４７】
【発明の効果】本発明の電源回路によれば、出力電圧Ｖ
ｏを上昇させる時に第２スイッチング素子を導通させる
から、従来の定電流型電源回路に比べて、負荷駆動能力
が著しく向上する。
ｏを上昇させる時に第２スイッチング素子を導通させる
から、従来の定電流型電源回路に比べて、負荷駆動能力
が著しく向上する。
【００４８】また、第２スイッチング素子の導通／非導
通を制御する比較器にヒステリシス特性を持たせたこと
により、ノイズ成分の除去能力を向上することができる
と共に、出力電圧における歪み成分を極めて小さくする
ことができる。
通を制御する比較器にヒステリシス特性を持たせたこと
により、ノイズ成分の除去能力を向上することができる
と共に、出力電圧における歪み成分を極めて小さくする
ことができる。
【００４９】また、第１スイッチング素子と第２スイッ
チング素子とをそれぞれ比較器で同時に導通することが
ないように制御することで、電源間の貫通電流が発生す
ることはなく、併せて負荷が容量性負荷の場合には消費
電力はほとんど無視できるから、低消費電力化が図られ
る。
チング素子とをそれぞれ比較器で同時に導通することが
ないように制御することで、電源間の貫通電流が発生す
ることはなく、併せて負荷が容量性負荷の場合には消費
電力はほとんど無視できるから、低消費電力化が図られ
る。
【図１】本発明の実施例に係る電源回路を示す図。
【図２】本発明の実施例に係る電源回路の動作を説明す
る図。
る図。
【図３】本発明の参考例に係る電源回路を示す図。
【図４】本発明の参考例に係る電源回路の動作を説明す
る図。
る図。
【図５】一般的な液晶表示装置を示す図。
【図６】従来の電源回路を示す図。
【図７】従来の電源回路を示す図。
Ｑ１１、Ｑ１３ Ｎチャンネル形ＭＯＳＦＥＴ Ｑ１２ Ｐチャンネル形ＭＯＳＦＥＴ ＣＰ１１、ＣＰ１２ 差動増幅器 Ｖｏ 出力電圧 Ｖｉｎ 入力電圧 Ｖｒｅｆ１，Ｖｒｅｆ２ 参照電圧
Claims (1)
- 【請求項１】 出力端子と第１電源間に接続された第１
スイッチング素子と、 第２電源と前記出力端子間に接続された第２スイッチン
グ素子と、 入力電圧と前記出力端子の出力電圧とを比較し、この出
力電圧が入力電圧を上回るときに、前記第１スイッチン
グ素子を導通させる第１比較器と、 参照電圧と前記出力電圧とを比較し、この出力電圧が前
記参照電圧を下回るときに、前記第２スイッチング素子
を導通させる第２比較器とを備え、 該第２比較器の動作にヒステリシス特性を持たせたこと
を特徴とする電源回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250999A JP3781924B2 (ja) | 1999-08-30 | 1999-08-30 | 電源回路 |
| US09/650,295 US6426670B1 (en) | 1999-08-30 | 2000-08-29 | Power circuit with comparators and hysteresis |
| EP00118146A EP1081675B1 (en) | 1999-08-30 | 2000-08-29 | Voltage follower for a liquid crystal display |
| DE60001885T DE60001885T2 (de) | 1999-08-30 | 2000-08-29 | Spannungsfolger für eine Flüssigkristallanzeige |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250999A JP3781924B2 (ja) | 1999-08-30 | 1999-08-30 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001067133A true JP2001067133A (ja) | 2001-03-16 |
| JP3781924B2 JP3781924B2 (ja) | 2006-06-07 |
Family
ID=17090171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24250999A Expired - Fee Related JP3781924B2 (ja) | 1999-08-30 | 1999-08-30 | 電源回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6426670B1 (ja) |
| EP (1) | EP1081675B1 (ja) |
| JP (1) | JP3781924B2 (ja) |
| DE (1) | DE60001885T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967470B2 (en) | 2001-07-30 | 2005-11-22 | Oki Electric Industry Co., Ltd. | Voltage regulator combining a series type regulator with a shunt type regulator having a constant current source |
| JP2009301261A (ja) * | 2008-06-12 | 2009-12-24 | Seiko Epson Corp | 負荷駆動回路、負荷駆動方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3832627B2 (ja) * | 2000-08-10 | 2006-10-11 | シャープ株式会社 | 信号線駆動回路、画像表示装置および携帯機器 |
| JP3800050B2 (ja) * | 2001-08-09 | 2006-07-19 | 日本電気株式会社 | 表示装置の駆動回路 |
| US6690148B2 (en) * | 2001-11-28 | 2004-02-10 | Micron Technology, Inc. | Method and circuit for limiting a pumped voltage |
| JP2003168290A (ja) * | 2001-11-29 | 2003-06-13 | Fujitsu Ltd | 電源回路及び半導体装置 |
| US7102608B2 (en) * | 2002-06-21 | 2006-09-05 | Himax Technologies, Inc. | Method and related apparatus for driving pixels located in a row of an LCD panel toward the same average voltage value |
| JP3960848B2 (ja) * | 2002-04-17 | 2007-08-15 | 株式会社ルネサステクノロジ | 電位発生回路 |
| JP3910579B2 (ja) * | 2003-12-08 | 2007-04-25 | ローム株式会社 | 表示装置用駆動装置及びそれを用いた表示装置 |
| JP4215254B2 (ja) * | 2004-02-20 | 2009-01-28 | 沖電気工業株式会社 | 比較回路 |
| US8198857B2 (en) * | 2004-07-14 | 2012-06-12 | Nxp B.V. | Common-mode voltage generator with a ripple insensitive sensor for a battery-supplied handset apparatus |
| JP5224702B2 (ja) * | 2006-03-13 | 2013-07-03 | キヤノン株式会社 | 画素回路、及び当該画素回路を有する画像表示装置 |
| JP2009211052A (ja) * | 2008-02-06 | 2009-09-17 | Canon Inc | 表示パネルの駆動回路および表示装置 |
| US8080983B2 (en) * | 2008-11-03 | 2011-12-20 | Microchip Technology Incorporated | Low drop out (LDO) bypass voltage regulator |
| KR101226275B1 (ko) * | 2011-02-28 | 2013-01-25 | 에스케이하이닉스 주식회사 | 내부전압생성회로 |
| CN106843354B (zh) * | 2017-04-11 | 2018-07-17 | 惠科股份有限公司 | 一种过流保护电路、显示面板及显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087834A (en) * | 1990-03-12 | 1992-02-11 | Texas Instruments Incorporated | Buffer circuit including comparison of voltage-shifted references |
| US5317254A (en) * | 1992-09-17 | 1994-05-31 | Micro Control Company | Bipolar power supply |
| JP3234043B2 (ja) * | 1993-05-10 | 2001-12-04 | 株式会社東芝 | 液晶駆動用電源回路 |
| JPH0974347A (ja) * | 1995-06-26 | 1997-03-18 | Mitsubishi Electric Corp | Ｍｏｓ集積回路 |
| JP2806324B2 (ja) * | 1995-08-25 | 1998-09-30 | 日本電気株式会社 | 内部降圧回路 |
| KR100186344B1 (ko) * | 1996-10-18 | 1999-04-15 | 문정환 | 히스테리시스 입력버퍼 |
| US5959475A (en) * | 1998-01-13 | 1999-09-28 | Xerox Corporation | Complementary push-pull CMOS source follower analog video buffer |
-
1999
- 1999-08-30 JP JP24250999A patent/JP3781924B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-29 EP EP00118146A patent/EP1081675B1/en not_active Expired - Lifetime
- 2000-08-29 DE DE60001885T patent/DE60001885T2/de not_active Expired - Lifetime
- 2000-08-29 US US09/650,295 patent/US6426670B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967470B2 (en) | 2001-07-30 | 2005-11-22 | Oki Electric Industry Co., Ltd. | Voltage regulator combining a series type regulator with a shunt type regulator having a constant current source |
| JP2009301261A (ja) * | 2008-06-12 | 2009-12-24 | Seiko Epson Corp | 負荷駆動回路、負荷駆動方法 |
| JP4666010B2 (ja) * | 2008-06-12 | 2011-04-06 | セイコーエプソン株式会社 | 負荷駆動回路及びインクジェットプリンター |
Also Published As
| Publication number | Publication date |
|---|---|
| US6426670B1 (en) | 2002-07-30 |
| EP1081675A2 (en) | 2001-03-07 |
| DE60001885D1 (de) | 2003-05-08 |
| DE60001885T2 (de) | 2003-11-13 |
| EP1081675B1 (en) | 2003-04-02 |
| JP3781924B2 (ja) | 2006-06-07 |
| EP1081675A3 (en) | 2002-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11876510B2 (en) | Load driver | |
| JP4921106B2 (ja) | バッファ回路 | |
| US7839197B2 (en) | Level shift circuit | |
| JP2001067133A (ja) | 電源回路 | |
| JP4103468B2 (ja) | 差動回路と増幅回路及び該増幅回路を用いた表示装置 | |
| US8120558B2 (en) | Driving apparatus and driving method thereof | |
| US20040212421A1 (en) | Standard voltage generation circuit | |
| US9531259B2 (en) | Power supply circuit | |
| US7786713B2 (en) | Series regulator circuit with high current mode activating parallel charging path | |
| US7683687B2 (en) | Hysteresis characteristic input circuit including resistors capable of suppressing penetration current | |
| US20050168284A1 (en) | Operational amplifier with self control circuit for realizing high slew rate throughout full operating range | |
| JPH10215567A (ja) | 電源回路 | |
| US20070103135A1 (en) | Power supply apparatus with discharging switching element operated by one-shot pulse signal | |
| KR100449950B1 (ko) | 부하구동력 가변형 증폭회로 | |
| JPH0677804A (ja) | 出力回路 | |
| JP2005196251A (ja) | 定電圧回路 | |
| CN112737565B (zh) | 接口电路及芯片 | |
| US20080018385A1 (en) | Electric power circuit for driving display panel | |
| US7859306B2 (en) | Load driving circuit | |
| US20230033656A1 (en) | Semiconductor device | |
| US20230421153A1 (en) | Semiconductor integrated circuit | |
| JP2000055946A (ja) | 電圧検出回路 | |
| JP3385100B2 (ja) | 演算増幅器 | |
| KR100427039B1 (ko) | 캐패시터 부하 구동 앰프 | |
| US20060055390A1 (en) | Circuit arrangement with a level shifter and a voltage regulator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060308 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3781924 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120317 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130317 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140317 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |