JP2005196251A - 定電圧回路 - Google Patents

Abstract

【課題】 リプルやノイズの少ない高品質な出力を得ることができる定電圧回路を提供する。
【解決手段】 本発明による定電圧回路（１０）は、第１の定電圧生成回路（１２）と、第１の定電圧生成回路（１２）から電力供給される第２の定電圧生成回路（１４）とを有する。それらの定電圧生成回路（１２，１４）は、ともに、基準電圧を生成する基準電圧生成回路（２０，３４）と、基準電圧と定電圧生成回路の出力電圧に比例する比例電圧とを比較し、その比較結果に基づいて、基準電圧と比例電圧が等しくなるように、制御信号を出力する比較回路（２２，３６）と、制御信号が入力されると、その制御信号に応じて出力電流を変化させるトランジスタ（２４，３８）と、トランジスタ（２４，３８）の出力電流に応じて、定電圧生成回路（１２，１４）の出力電圧を生成し、その出力電圧を用いて、比例電圧を生成する比例電圧生成回路（２６，２８，４０，４２）を備える。
【選択図】図１

Description

本発明は、電子回路の基準電圧電源等として用いられる定電圧回路に関する。

定電圧回路は、例えば、Ａ／Ｄコンバータ等の電子回路における基準電圧電源として使用される。図９は、従来の基準電圧電源の構成を示す回路図である。図９に示されるように、基準電圧電源２００は、基準電圧生成回路２０２、誤差増幅回路２０４、出力トランジスタ２０６、及び出力電圧検出用抵抗２０８，２１０を備える。出力トランジスタ２０６は、Ｐチャネル金属酸化膜電界効果型トランジスタ（以下、「ＰｃｈＭＯＳＦＥＴ」という。）であり、そのソース（Ｓ）端子が外部電源２１２（電源電圧の値：Ｖｉｎ）に接続される。抵抗２０８，２１０は直列接続される。直列接続に利用されない抵抗２０８の一端は、出力トランジスタ２０６のドレイン端子（Ｄ）に接続され、直列接続に利用されない抵抗２１０の一端は、接地される。誤差増幅回路２０４は、その反転入力端子が、基準電圧生成回路２０２に接続され、その非反転入力端子が、抵抗２０８と抵抗２１０の接続点に接続される。誤差増幅回路２０４の出力端子は、出力トランジスタ２０６のゲート（Ｇ）端子に接続される。基準電圧生成回路２０２、及び誤差増幅回路２０４は、それぞれ、外部電源２１２に接続される。２つの抵抗２０８，２１０によって生成される電圧は、基準電圧電源２００の出力電圧（電圧値：Ｖｏ）となる。

誤差増幅回路２０４の入力端子には、基準電圧生成回路２０２の出力電圧と、基準電圧電源２００の出力電圧に比例する、出力電圧検出用抵抗２０８，２１０の接続点の電圧が印加される。誤差増幅回路２０４は、２つの入力電圧が等しくなるように、出力トランジスタ２０６のゲート電圧を制御し、結果として、外部電源２１２から２つの抵抗２０８，２１０に流れる電流を制御する。これにより、出力トランジスタ２０６を流れる電流は、一定に保持され、その結果、出力トランジスタ２０６を流れる電流と抵抗２０８，２１０によって生成される電圧（すなわち、基準電圧源２００の出力電圧）Ｖｏは、一定に保持される。

図１０は、誤差増幅回路２０４の構成を詳細に示す回路図である。図１０に示されるように、誤差増幅回路２０４は、電圧利得を多く取るために、差動増幅回路と増幅回路の二段構成になっている。差動増幅回路は、ＰｃｈＭＯＳＦＥＴ２３０，２３２と、ＮチャネルＭＯＳＦＥＴ（以下、「ＮｃｈＭＯＳＦＥＴ」という。）２３４，２３６，２３８，２４０を備える。増幅回路は、ＰｃｈＭＯＳＦＥＴ２４２と、ＮｃｈＭＯＳＦＥＴ２４４，２４６を備える。差動増幅回路において、ＰｃｈＭＯＳＦＥＴ２３０，２３２は、カレントミラー回路を構成する。また、ＮｃｈＭＯＳＦＥＴ２３４，２３６は、差動入力トランジスタである。さらに、差動増幅回路におけるＮｃｈＭＯＳＦＥＴ２３４，２４０、及び増幅回路におけるＮｃｈＭＯＳＦＥＴ２４４は、それぞれ、差動増幅回路、及び増幅回路のバイアス電流を設定するバイアス電流設定回路を構成する。誤差増幅回路２０４は、ＮｃｈＭＯＳＦＥＴ２３８と差動入力トランジスタ２３４，２３６との間に設けられたスイッチ２５０、及びＰｃｈＭＯＳＦＥＴ２４２とＮｃｈＭＯＳＦＥＴ２４４との間に設けられたスイッチ２５２を備える。低消費電力モードにおいては、これらのスイッチ２５０，２５２を、制御回路（図示されない）から出力される制御信号（ＥＭ信号）を用いてオフし、差動増幅回路、及び増幅回路のバイアス電流を、それぞれ、ＮｃｈＭＯＳＦＥＴ２４０を流れる電流のみ、及びＮｃｈＭＯＳＦＥＴ２４６を流れる電流のみとして、差動増幅回路の後段と増幅回路のバイアス電流を減少させる。これにより、基準電圧電源を、消費電力を低減して動作させることができる。

例えば、従来の車載演算機器用電源装置には、マイクロプロセッサの入出力回路などに電力供給する第１の定電圧電源と、第１の定電圧電源の生成電圧を受電して演算部や記憶部などに電圧供給する第２の定電圧電源とを備えるものがある（例えば、特許文献１参照。）。また、負荷消費電力に応じて電源の切り替えを行うことにより、携帯用電子機器に搭載されているバッテリの電力利用効率を高めてバッテリの長寿命化を図る電源切り替え装置が知られている（例えば、特許文献２参照。）。
特開２００１−３５２６７５号公報 特開平１１−４１８２５号公報

しかし、図９に示された基準電圧電源では、電源電圧（Ｖｉｎ）に乗っていたリプル電圧が出力電圧（Ｖｏ）に多く残ってしまうという問題があった。また、差動増幅回路の入力段で発生したノイズが増幅されて出力電圧（Ｖｏ）に重畳するという問題があった。

そこで、基準電圧電源として使用でき、リプルやノイズの少ない高品質な出力を得ることができる定電圧回路が望まれている。また、高品質な出力を得ることができ、かつ必要な場合には、低消費電力で動作可能な定電圧回路が望まれている。

本発明の目的は、その出力が高品質でリプルやノイズが少ない定電圧回路を提供することである。また、本発明の別の目的は、その出力が高品質でリプルやノイズが少なく、かつ必要に応じて消費電力を低減して動作させることができる定電圧回路を提供することである。

本発明に係る定電圧回路は、第１の定電圧生成回路と、前記の第１の定電圧生成回路から電力供給される第２の定電圧生成回路とを有する。この定電圧回路において、前記の第１の定電圧生成回路は、第１の基準電圧を生成する第１の基準電圧生成回路と、前記の第１の基準電圧と、前記の第１の定電圧生成回路の出力電圧に比例する第１の比例電圧とを比較し、その比較結果に基づいて、前記の第１の基準電圧と前記の第１の比例電圧が等しくなるように、第１の制御信号を出力する第１の比較回路と、前記の第１の制御信号が入力されると、その第１の制御信号に応じて出力電流を変化させる第１のトランジスタと、前記の第１のトランジスタの出力電流に応じて、前記の第１の定電圧生成回路の出力電圧を生成し、かつその出力電圧を用いて、前記の第１の比例電圧を生成する第１の比例電圧生成回路とを備える。また、前記の第２の定電圧生成回路は、第２の基準電圧を生成する第２の基準電圧生成回路と、前記の第２の基準電圧と、前記の第２の定電圧生成回路の出力電圧に比例する第２の比例電圧とを比較し、その比較結果に基づいて、前記の第２の基準電圧と前記の第２の比例電圧が等しくなるように、第２の制御信号を出力する第２の比較回路と、前記の第２の制御信号が入力されると、その第２の制御信号に応じて出力電流を変化させる第２のトランジスタと、前記の第２のトランジスタの出力電流に応じて、前記の第２の定電圧生成回路の出力電圧を生成し、かつその出力電圧を用いて、前記の第２の比例電圧を生成する第２の比例電圧生成回路とを備える。さらに、前記の第１の基準電圧生成回路、前記の第１の比較回路、及び前記の第１のトランジスタは、外部電源に接続され、前記の第２の基準電圧生成回路、前記の第２の比較回路、及び前記の第２のトランジスタの少なくとも１つは、前記の第１の定電圧生成回路に接続され、前記の第１の定電圧生成回路を電源として用いる。

好ましくは、前記の定電圧回路は、さらに、前記の第１の定電圧生成回路に、前記の第１の定電圧生成回路から前記の第２の定電圧生成回路への電力供給の停止を指示する供給停止指示信号を出力する制御回路を備える。また、前記の第１の定電圧生成回路は、さらに、前記の供給停止指示信号が入力されると、前記の第１のトランジスタに第３の制御信号を出力する第３のトランジスタを備える。前記の第１の基準電圧生成回路、及び前記の第１の比較回路は、それぞれ、前記の制御回路から前記の供給停止指示信号が入力されると、その動作を停止する。また、前記の第１のトランジスタは、前記の第３の制御信号が入力されると、前記の第１の定電圧生成回路の出力電圧が、前記の第１のトランジスタに接続された前記の外部電源の出力電圧に等しくなるように、電流を出力する。

好ましくは、前記の定電圧回路は、さらに、前記の第１の定電圧生成回路、及び前記の第２の定電圧生成回路に、前記の第１の定電圧生成回路から前記の第２の定電圧生成回路への電力供給の停止を指示する供給停止指示信号を出力する制御回路を備える。また、前記の第２の定電圧生成回路は、さらに、前記の外部電源、及び前記の制御回路に接続されたスイッチング回路を備える。前記の第１の基準電圧生成回路、及び前記の第１の比較回路は、それぞれ、前記の制御回路から前記の供給停止指示信号が入力されると、その動作を停止する。また、前記のスイッチング回路は、前記の制御回路から前記の供給停止指示信号が入力されると、前記の外部電源と、前記の第２の基準電圧生成回路、前記の第２の比較回路、及び前記の第２の出力トランジスタのそれぞれとを接続させる。

好ましくは、前記のスイッチング回路は、前記の外部電源、前記の第２の基準電圧生成回路、前記の第２の比較回路、及び前記の第２の出力トランジスタに接続された第１のスイッチング素子を含み、前記の第１のスイッチング素子の電流容量が、前記の第１の出力トランジスタの電流容量よりも小さい。

好ましくは、前記の制御回路は、さらに、前記の第１の定電圧生成回路、及び前記の第２の定電圧生成回路の少なくとも一方に、その消費電力の低減を指示する電力低減指示信号を出力する。前記の第１の定電圧生成回路、及び前記の第２の定電圧生成回路は、それぞれ、前記の電力低減指示信号が入力されると、前記の第１の比較回路、及び前記の第２の比較回路の消費電力を低減させる。

好ましくは、前記の定電圧回路は、さらに、前記の第１の定電圧生成回路、及び前記の第２の定電圧生成回路の少なくとも一方に、その消費電力の低減を指示する電力低減指示信号を出力する制御回路を備える。前記の第１の定電圧生成回路、及び前記の第２の定電圧生成回路は、それぞれ、前記の電力低減指示信号が入力されると、前記の第１の比較回路、及び前記の第２の比較回路の消費電力を低減させる。

好ましくは、前記の第１の基準電圧生成回路は、一定の電流を出力する定電流回路と、前記の外部電源と前記の定電流回路との間に接続され、前記の供給停止指示信号が入力されるとオフする第２のスイッチング素子と、前記の定電流回路の出力電流をドレイン電流とし、かつ前記のゲート端子と前記のドレイン端子が接続された第１のエンハンスメント型金属酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）と、前記の供給停止指示信号が入力されると、前記の第１のＭＯＳＦＥＴのゲート端子に０Ｖの電圧を出力するゲート電圧出力回路とを備える。前記の第１のＭＯＳＦＥＴは、そのドレイン電圧が、前記の基準電圧生成回路の出力電圧となる。

好ましくは、前記の第１の比較回路、及び前記の第２の比較回路の少なくとも一方が、差動増幅回路を備える。前記の差動増幅回路は、前記の差動増幅回路のバイアス電流を設定する第４のトランジスタと、前記の供給停止指示信号が入力されると、前記のバイアス電流が０になるように前記の第４のトランジスタをオフするバイアス電流停止回路とを備える。

好ましくは、前記の第１の比較回路、及び前記の第２の比較回路の少なくとも一方が、差動増幅回路を備え、前記の差動増幅回路が、前記の差動増幅回路のバイアス電流を設定する第４のトランジスタを含み、前記の第４のトランジスタが、前記の基準電圧生成回路の出力電圧を入力とし、その出力電圧に応じてオン又はオフする。

好ましくは、前記の第１の比較回路、及び前記の第２の比較回路の少なくとも一方が、差動増幅回路を備え、前記の差動増幅回路が、２つの差動入力トランジスタと、前記の差動増幅回路のバイアス電流を設定する複数のバイアス電流設定用トランジスタと、少なくとも１つを除く前記のバイアス電流設定用トランジスタの各々と、前記の差動入力トランジスタとを接続する１以上のスイッチ部とを備え、前記のスイッチ部は、前記の電力低減指示信号が入力されるとオフする。

本発明の定電圧回路によれば、出力電圧のリプルやノイズが少ない高品質な定電圧回路を得ることができる。

以下に、添付の図面を参照して、本発明の実施の形態を説明する。なお、以下では、定電圧回路を基準電圧電源として用いた場合について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による基準電圧電源の構成を示す回路図である。図１に示されるように、基準電圧電源１０は、第１の定電圧生成回路１２、第２の定電圧生成回路１４、及び制御回路１６を備える。第１の定電圧生成回路１２は、基準電圧生成回路２０、誤差増幅回路（ＡＭＰ１）２２、出力トランジスタ（Ｍ１）２４、出力電圧検出用抵抗２６，２８、及びトランジスタ（Ｍ３）３０を備える。第２の定電圧生成回路１４は、基準電圧生成回路３４、誤差増幅回路（ＡＭＰ２）３４、出力トランジスタ（Ｍ２）３６、及び出力電圧検出用抵抗４０，４２を備える。トランジスタ２４，３８は、ＰｃｈＭＯＳＦＥＴ、トランジスタ３０は、ＮｃｈＭＯＳＦＥＴである。第１の定電圧電源１２は、電源として、外部電源３２を使用する。また、第２の定電圧生成回路１４は、電源として、第１の定電圧生成回路１２を使用する。すなわち、第１の定電圧生成回路１２の出力電圧（電圧値：Ｖｏ１）は、第２の定電圧生成回路１４に入力され、第２の定電圧生成回路１４の出力電圧（電圧値：Ｖｏ２）が、基準電圧電源１０の出力電圧となる。

まず、第１の定電圧生成回路１２の構成を説明する。出力電圧検出用抵抗２６，２８は、互いに直列に接続される。抵抗２６（以下、「第１の抵抗２６」という。）の直列接続に利用されない一端は、出力トランジスタ２４のドレイン端子（Ｄ）に接続され、抵抗２８（以下、「第２の抵抗２８」という。）の直列接続に利用されない一端は接地される。誤差増幅回路２２は、その反転入力端子（−）が、基準電圧生成回路２０に接続され、その非反転入力端子（＋）が、第１の抵抗２６と第２の抵抗２８の接続点に接続される。また、誤差増幅回路２２の出力端子は、出力トランジスタ２４のゲート（Ｇ）端子に接続される。出力トランジスタ２４は、そのソース（Ｓ）端子が、外部電源３２（電源電圧の値：Ｖｉｎ）に接続される。トランジスタ３０は、そのドレイン（Ｄ）端子が、出力トランジスタ２４のゲート端子に接続され、そのソース（Ｓ）端子が、接地される。基準電圧生成回路２０、及び誤差増幅回路２２は、出力トランジスタ２４と同様に、外部電源３２に接続される。さらに、基準電圧生成回路２０、誤差増幅回路２２、及びトランジスタ３０（のゲート端子）は、それぞれ、制御回路１６に接続され、制御回路１６から電力供給停止信号（以下、「ＣＥ信号」という。）が入力される。

次に、第２の定電圧生成回路１４の構成を説明する。出力電圧検出用抵抗４０，４２は、互いに直列に接続される。この抵抗４０（以下、「第３の抵抗４０」という。）の直列接続に利用されない一端は、出力トランジスタ３８のドレイン端子（Ｄ）に接続され、抵抗４２（以下、「第４の抵抗４２」という。）の直列接続に利用されない一端は接地される。誤差増幅回路３６は、その反転入力端子が、基準電圧生成回路３４に接続され、その非反転入力端子が、第３の抵抗４０と第４の抵抗４２の接続点に接続される。誤差増幅回路３６の出力端子は、出力トランジスタ３８のゲート（Ｇ）端子に接続される。第１の定電圧生成回路１２の出力電圧は、電源電圧として、第２の定電圧生成回路１４における基準電圧生成回路３４、誤差増幅回路３６、及び出力トランジスタ３８（のソース端子）に入力される。第２の定電圧生成回路１４の出力電圧は、基準電圧電源１０の出力電圧となる。

第１の定電圧生成回路１２において、第１の抵抗２６（抵抗値：Ｒ１）、及び第２の抵抗２８（抵抗値：Ｒ２）には、外部電源３２から出力トランジスタ２４を介して電流が流れる。第１、及び第２の抵抗２６，２８によって生成される電圧は、第１の定電圧生成回路１２の出力電圧となる。この出力電圧（Ｖｏ１）は、第１、及び第２の抵抗２６，２８によって分圧され、第２の抵抗２８によって生成される電圧（第１の定電圧生成回路１２の出力電圧に比例する比例電圧）が、誤差増幅回路２２の非反転入力端子に入力される。一方、誤差増幅回路２２の反転入力端子には、基準電圧生成回路２０が出力する第１の基準電圧（電圧値：Ｖｒｅｆ１）が入力される。誤差増幅回路２２は、２つの入力電圧（比例電圧、及び第１の基準電圧）を比較し、その比較結果に基づいた電圧信号を、出力トランジスタ２４のゲート端子に出力する。このとき、誤差増幅回路２２は、２つの入力電圧が等しくなるように電圧信号を出力する。具体的に、誤差増幅回路２２は、比例電圧が第１の基準電圧よりも大きくなると、出力トランジスタ２４に高電圧を印加する。出力トランジスタ２４は、ゲート端子に高電圧が印加されると、出力電流が小さくなる。結果として、第１、及び第２の抵抗２６，２８に流れる電流が小さくなり、比例電圧が低下する。一方、比例電圧が第１の基準電圧より小さくなると、誤差増幅回路２２の出力電圧が小さくなる。出力トランジスタ２４は、ゲート端子に低電圧が印加されると、出力電流が大きくなる。結果として、第１、及び第２の抵抗２６，２８に流れる電流が大きくなり、比例電圧が上昇する。以上の説明は、第２の定電圧生成回路１４における、基準電圧生成回路３４、誤差増幅回路３６、及び出力トランジスタ３８、出力電圧検出用抵抗４０，４２についても同様に当てはまる。

図２は、第１の定電圧生成回路１２の構成をより詳細に示す回路図である。なお、図２では、定電圧制御に関係しないトランジスタ３０は省略されている。図２に示されるように、基準電圧生成回路２０は、ＰｃｈＭＯＳＦＥＴ（Ｐ１）５０、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｄ１）５２、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｄ２）５４、エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｅ１）５６、及びＮｃｈＭＯＳＦＥＴ５８を備える。ＰｃｈＭＯＳＦＥＴ５０、デプレッション型ＮｃｈＭＯＳＦＥＴ５２、デプレッション型ＮｃｈＭＯＳＦＥＴ５４、及びエンハンスメント型ＮｃｈＭＯＳＦＥＴ５６は、外部電源３２とＧＮＤ（接地）の間で、外部電源３２側から上記の順に、直列に接続される。具体的に、ＰｃｈＭＯＳＦＥＴ５０のソース端子は、外部電源３２に接続され、ＰｃｈＭＯＳＦＥＴ５０のドレイン端子は、デプレッション型ＮｃｈＭＯＳＦＥＴ５２のドレイン端子に接続される。また、デプレッション型ＮｃｈＭＯＳＦＥＴ５２のソース端子は、デプレッション型ＮｃｈＭＯＳＦＥＴ５４のドレイン端子に接続され、デプレッション型ＮｃｈＭＯＳＦＥＴ５４のソース端子は、エンハンスメント型ＮｃｈＭＯＳＦＥＴ５６のドレイン端子に接続される。エンハンスメント型ＮｃｈＭＯＳＦＥＴ５６のソース端子は、接地される。デプレッション型ＮｃｈＭＯＳＦＥＴ５２，５４は、それぞれ、ゼロバイアスされる（すなわち、ゲート−ソース間電圧が０である。）。また、エンハンスメント型ＮｃｈＭＯＳＦＥＴ５６は、そのゲート（Ｇ）端子とドレイン（Ｄ）端子が接続される。

ＮｃｈＭＯＳＦＥＴ５８は、そのドレイン端子、及びソース端子が、それぞれ、エンハンスメント型ＮｃｈＭＯＳＦＥＴ５６のドレイン端子、及びソース端子に接続される。ＮｃｈＭＯＳＦＥＴ５８のゲート端子は、ＰｃｈＭＯＳＦＥＴ５０のゲート端子に接続される。ＮｃｈＭＯＳＦＥＴ５８のゲート端子、及びＰｃｈＭＯＳＦＥＴ５０のゲート端子は、制御回路１６（図示されない）に接続され、制御回路１６からＣＥ信号が入力される。

デプレッション型ＮｃｈＭＯＳＦＥＴ５２，５４は、それぞれ、ゼロバイアスされるので、ドレイン電流は一定となり、電流源を構成する。この電流がエンハンスメント型ＮｃｈＭＯＳＦＥＴ５６のドレイン電流となる。エンハンスメント型ＮｃｈＭＯＳＦＥＴ５６は、そのゲート端子とドレイン端子が接続されているので、ゲート電圧とドレイン電圧が等しく、その電圧は、ドレイン電流で決定される。この電圧が、基準電圧生成回路２０の出力電圧（電圧値：Ｖｒｅｆ１）となる。

誤差増幅回路２２は、３つのＰｃｈＭＯＳＦＥＴ（Ｐ２，Ｐ３，Ｐ４）６０，６２，６４と、４つのＮｃｈＭＯＳＦＥＴ（Ｎ２−Ｎ５）６６−７２とを備える。ＰｃｈＭＯＳＦＥＴ６０，６２は、差動増幅回路の負荷となるカレントミラー回路、ＮｃｈＭＯＳＦＥＴ６６，６８は、差動入力トランジスタ、ＮｃｈＭＯＳＦＥＴ７０は、バイアス電流設定回路、ＰｃｈＭＯＳＦＥＴ６４とＮｃｈＭＯＳＦＥＴ７２は、ＣＥ信号を論理反転出力するインバータを構成する。

差動増幅回路の反転入力端子（−）であるＮｃｈＭＯＳＦＥＴ６６のゲート端子には、基準電圧生成回路２０からの基準電圧が印加される。また、非反転入力端子（＋）であるＮｃｈＭＯＳＦＥＴ６８のゲート端子には、第１の定電圧生成回路１２の出力電圧(電圧値：Ｖｏ１)に比例した電圧が印加される。ＰｃｈＭＯＳＦＥＴ６４のゲート端子、及びＮｃｈＭＯＳＦＥＴ７２のゲート端子は、制御回路１６（図示されない）に接続され、制御回路１６からＣＥ信号が入力される。

図３は、第２の定電圧生成回路１４の構成をより詳細に示す回路図である。図３において、図２に示される第１の定電圧生成回路１２と同一の構成要素には、同一の符号を付し、説明を省略する。第２の定電圧生成回路１４は、第１の定電圧生成回路１２においてＣＥ信号が入力される構成要素、すなわち、ｐｃｈＭＯＳＦＥＴ５０、ＮｃｈＭＯＳＦＥＴ５８、ＰｃｈＭＯＳＦＥＴ６４、及びＮｃｈＭＯＳＦＥＴ７２が除去された構成をしている。また、基準電圧生成回路３４、及び誤差増幅回路３６は、第１の定電圧生成回路１２に接続され、第１の定電圧生成回路１２から電力が供給される。

本実施の形態による基準電圧電源では、出力の品質と、消費電力のどちらを重視するかで動作モードを選択することができる。以下に、各動作モードにおける基準電圧電源１０の動作を説明する。基準電圧電源１０は、通常動作モードと、低消費電力モードの２つのモードで動作可能である。まず、通常動作モードについて説明する。通常動作モードにおいて、制御回路１６は、低レベルのＣＥ信号を出力する。このＣＥ信号は、図１に示されるように、第１の定電圧生成回路１２の基準電圧生成回路２０、誤差増幅回路２２、及びトランジスタ３０のゲート（Ｇ）端子に入力される。低レベルのＣＥ信号が入力されると、基準電圧生成回路２０、及び誤差増幅回路２２は、それぞれ、外部電源３２から給電される。また、トランジスタ３０はオフする。トランジスタ３０がオフすると、出力トランジスタ２４のゲート（Ｇ）端子には、誤差増幅回路３６の出力電圧が、そのまま印加される。誤差増幅回路２２は、２つの入力電圧が等しくなるように、出力トランジスタ２４のゲート電圧を制御するので、第１の定電圧生成回路１２の出力電圧は、以下の式（１）で表される。

本実施の形態による基準電圧源では、通常動作モードにおいて、第１の定電圧生成回路１２の出力電圧は、第２の定電圧生成回路１４の基準電圧生成回路３４、誤差増幅回路３６、及び出力トランジスタ３８の電源電圧として作用する。すなわち、第２の定電圧生成回路１４の電源電圧は、第１の定電圧生成回路１２の出力電圧であるから、その電源電圧が、外部電源３２からの電圧と比較して安定していることはもちろん、リプルやノイズも少なくなっている。このため、第２の定電圧生成回路１４の出力電圧に重畳するノイズやリプルは極めて小さくなり、高品質な基準電源を得ることができる。

また、本実施の形態による基準電圧電源において、誤差増幅回路は、従来の誤差増幅回路と異なり、差動増幅回路のみの１段構成（ローゲイン増幅回路）である。よって、定電圧生成回路の利得は、従来の定電圧生成回路よりも２０ｄＢほど小さい約６０ｄＢとなり、出力電圧に重畳されるノイズが減少する。一方、誤差増幅回路を１段構成にすることにより、出力電圧に残るリプルは大きくなる。これは、定電圧生成回路を２つ接続して２段階にすることで解消でき、基準電圧電源の出力電圧におけるノイズとリプルの両方を低減できる。

次に、低消費電力モードの場合について説明する。低消費電力モードにおいて、制御回路１６は、高レベルのＣＥ信号を出力する。この信号が出力されると、第１の定電圧生成回路１２における基準電圧生成回路２０と誤差増幅回路２２への給電が停止される。また、同時に、トランジスタ３０がオンとなり、出力トランジスタ２４のゲート電圧をローレベル（接地電位）に引き下げる。これにより、出力トランジスタ２４がオンし、第１の定電圧生成回路１２の出力電圧は、外部電源３２の電圧（電圧値：Ｖｉｎ）に等しくなる。

低消費電力モードにおける、基準電圧生成回路２０と誤差増幅回路２２への給電停止を、図２を用いて説明する。低消費電力モードにおいてＣＥ信号が高レベルになると、基準電圧生成回路２０において、ＮｃｈＭＯＳＦＥＴ５８がオンし、ＮｃｈＭＯＳＦＥＴ５８のドレイン電圧がソース電圧（０Ｖ）に等しくなる（エンハンスメントＮｃｈＭＯＳＦＥＴ５６のゲート−ソース間が短絡される。）。さらに、ＣＥ信号は、ＰｃｈＭＯＳＦＥＴ５０のゲート端子にも入力されるので、ＣＥ信号が高レベルになると、ＰｃｈＭＯＳＦＥＴ５０がオフし、外部電源３２から基準電圧生成回路２０への給電が停止される。結果として、基準電圧生成回路２０の出力電圧Ｖｒｅｆ１が０Ｖになる。

また、ＣＥ信号が高レベルになると、誤差増幅回路２２において、ＰｃｈＭＯＳＦＥＴ６４とＮｃｈＭＯＳＦＥＴ７２から成るインバータの出力が低レベルとなる。この低レベルの電圧信号は、バイアス電流設定回路であるＮｃｈＭＯＳＦＥＴ７０のゲート端子に入力され、ＮｃｈＭＯＳＦＥＴ７０がオフする。これにより、誤差増幅回路２２のバイアス電流が無くなり、誤差増幅回路２２はオフとなる。

本実施の形態による基準電圧電源では、低消費電力モードにおいて、第１の定電圧生成回路１２の給電を停止しても、第２の定電圧生成回路１４の給電を、出力トランジスタ２４を介して行うことができるので、基準電圧電源の出力が途絶えてしまうことがなく、しかも基準電圧電源全体の消費電流を減らすことができる。この場合は、基準電圧電源から出力される電圧に重畳されるノイズやリプルは通常動作モード時に比べ増加するが、低消費電力モードにおいては、ノイズやリプルが多少多くても問題になる場合はほとんどない。

また、低消費電力モードにおいて、外部電源から第２の定電圧生成回路１４への給電を、比較的簡単な回路構成を用いて行うことができる。

図４は、第１の定電圧生成回路１２の別の構成例を示す詳細な回路図である。図４の回路が、図２に示された回路と異なる点は、誤差増幅回路２２において、インバータを構成するＰｃｈＭＯＳＦＥＴ６４，ＮｃｈＭＯＳＦＥＴ７２が除去され、第１の定電圧生成回路１２の出力電圧が、ＮｃｈＭＯＳＦＥＴ７０のゲート端子に直接入力される点である。基準電圧生成回路２０の出力電圧はＮｃｈＭＯＳＦＥＴ５６のゲート電圧でもあるので、ＮｃｈＭＯＳＦＥＴ５６のゲート端子をバイアス電流設定回路のＮｃｈＭＯＳＦＥＴ７０のゲート端子に接続すると、２つのＭＯＳＦＥＴはカレントミラー回路を構成し、ＮｃｈＭＯＳＦＥＴ７０のドレイン端子に、ＮｃｈＭＯＳＦＥＴ５６のドレイン電流に比例した電流が流れる。

制御回路１６からＣＥ信号が出力され、基準電圧生成回路２０の出力電圧が０Ｖになると、バイアス電流を設定しているＮｃｈＭＯＳＦＥＴ７０のゲート電圧も０Ｖとなり、バイアス電流が流れなくなる。その結果、誤差増幅回路２２の給電が停止される。図４に示された構成では、ＣＥ信号を基準電圧生成回路２０に入力するだけで、誤差増幅回路２２の給電を停止させることができる。すなわち、基準電圧生成回路の給電を停止するだけで、誤差増幅回路の給電を停止できるため、基準電圧電源の構成を簡単にすることができる。

本実施の形態による基準電圧電源においては、第１、及び第２の基準電圧生成回路が、それぞれ、第１、及び第２の誤差増幅回路における差動増幅回路のバイアス電流用電源を兼ねているので、別個に電源を設ける必要がなく、回路構成を簡単にすることができる。

なお、本実施の形態による基準電圧電源においては、トランジスタとしてＭＯＳＦＥＴを用いたが、特に、ＭＯＳＦＥＴをスイッチング素子として利用している場合は、ＭＯＳＦＥＴの代わりに、接合型ＦＥＴやＩＧＢＴ等の他の電圧駆動型トランジスタを使用しても同様の効果が得られる。

なお、本実施の形態による基準電圧電源は、動作モードが選択できるように制御回路を備えるが、制御回路を含まなくても、上述したように、第１の定電圧生成回路１２を第２の定電圧生成回路１４の電源として利用できる構成であれば、第２の定電圧生成回路１４の出力電圧に重畳するノイズやリプルは極めて小さくなり、高品質な基準電源を得ることができることはもちろんである。その場合には、第１の定電圧生成回路は、図３に示された第２の定電圧生成回路と同一の構成にすればよい。

また、本実施の形態では基準電圧電源として説明を行ったが、定電圧電源としても応用可能である。

（実施の形態２）
図５は、本発明の実施の形態２による基準電圧電源の構成を示す回路図である。図５の基準電圧電源１００において、図１に示される基準電圧電源１０と同一の構成要素には、同一の符号を付し、説明を省略する。本実施の形態による基準電圧電源１００が、実施の形態１による基準電圧電源１０と異なる点は、制御回路１６が、基準電圧電源を低消費電力モードに移行させるために、さらにＥＭ信号を出力し、そのＥＭ信号を、第２の定電圧生成回路１４の誤差増幅回路３６に入力する点である。

以下に、基準電圧電源１００の動作を説明する。低消費電力モードにおいて、制御回路１６からのＣＥ信号が高レベルになると、実施の形態１による基準電圧電源１０と同様に、そのＣＥ信号が第１の定電圧生成回路１２に送られ、第１の定電圧生成回路１２における基準電圧生成回路２０、及び誤差増幅回路２２への給電が停止する。また、ＮｃｈＭＯＳＦＥＴ３０がオンし、これにより出力トランジスタ２４がオンする。結果として、第２の定電圧生成回路１４には、外部電源３２から直接電力が供給される。

さらに、低消費電力モードにおいて、制御回路１６は、消費電流を低減させるためのＥＭ信号を、第２の定電圧生成回路３４の誤差増幅回路３６に出力する。誤差増幅回路３６は、ＥＭ信号が入力されると、バイアス電流を減らし、消費電流が低減する。以下に、誤差増幅回路３６について説明する。

図６は、誤差増幅回路３６の詳細な構成を示す回路図である。図６の誤差増幅回路３６において、図３に示される誤差増幅回路３６と同一の構成要素には、同一の符号を付し、説明を省略する。図６の誤差増幅回路３６が、図３の誤差増幅回路３６と異なる点は、さらに、ＮｃｈＭＯＳＦＥＴ（Ｎ５）１０２と、スイッチ（ＳＷ）１０４とを備える点である。図６に示されるように、ＮｃｈＭＯＳＦＥＴ１０２は、そのゲート端子が、ＮｃｈＭＯＳＦＥＴ６６、及びＮｃｈＭＯＳＦＥＴ７０のゲート端子に接続され、そのソース端子が接地される。また、ＮｃｈＭＯＳＦＥＴ１０２のドレイン端子は、スイッチ１０４を介して、ＮｃｈＭＯＳＦＥＴ６６、及びＮｃｈＭＯＳＦＥＴ６８のソース端子に接続される。ＮｃｈＭＯＳＦＥＴ６６、ＮｃｈＭＯＳＦＥＴ７０、及びＮｃｈＭＯＳＦＥＴ１０２のゲート端子には、それぞれ、基準電圧生成回路３４から出力される基準電圧が印加される。スイッチ１０４は、制御回路１６から出力されるＥＭ信号に応じてオン又はオフする。具体的に、スイッチ１０４は、通常動作モードでオンし、低消費電力モードでオフする。通常動作モードにおいては、ＮｃｈＭＯＳＦＥＴ７０とＮｃｈＭＯＳＦＥＴ１０２の両方のドレイン電流が、差動増幅回路のバイアス電流となる。低消費電力モードにおいては、ＮｃｈＭＯＳＦＥＴ１０４がオフし、バイアス電流は、ＮｃｈＭＯＳＦＥＴ７０のドレイン電流のみとなる。ここで、例えば、ＮｃｈＭＯＳＦＥＴ７０の素子サイズをＮｃｈＭＯＳＦＥＴ１０２の素子サイズに比べ、１桁から３桁小さくすることにより、低消費電力モード時における誤差増幅回路３６の消費電流を極めて小さくすることができる。

本実施の形態による基準電圧電源によれば、通常動作モードにおいては、リプルやノイズの少ない出力電圧を得ることができ、低消費電力モードにおいては、通常動作モードよりも消費電力を低減して動作させることができる。なお、低消費電力モードにおいて、第２の定電圧生成回路１４は、その応答速度が遅くなり、リプルやノイズが増加するが、低消費電力モードではそれほど高品質な基準電圧電源を必要としないため、問題となることはない。

なお、本実施の形態による基準電圧電源においては、差動増幅回路のバイアス電流を設定するために、バイアス電流設定用トランジスタを２つ用いたが、２つ以上であってもよい。また、それらのトランジスタの電流容量、及びスイッチがどのトランジスタに接続されるかを選択することにより、任意の値のバイアス電流を設定できる。

（実施の形態３）
図７は、本発明の実施の形態３による基準電圧電源の構成を示す回路図である。図７の基準電圧電源１２０において、図５に示される基準電圧電源１００と同一の構成要素には、同一の符号を付し、説明を省略する。本実施の形態による基準電圧電源１２０が、実施の形態２による基準電圧電源１００と異なる点は、制御回路１６が、ＥＭ信号のみを出力し、そのＥＭ信号が、第１の定電圧生成回路、及び第２の定電圧生成回路１４の両方に入力される点、及びＣＥ信号を受けて出力トランジスタ２４をオンするＮｃｈＭＯＳＦＥＴ３０が除去された点である。

ＥＭ信号は、第１、及び第２の定電圧生成回路１２，１４において、それぞれ、誤差増幅回路２２，３６に入力される。低消費電力モードにおいて、制御回路１６からＥＭ信号が入力されると、誤差増幅回路２２，３４は、バイアス電流を減らし、消費電流が低減する。この場合の誤差増幅回路２２，３４の構成は、図６に示された構成と同様である。

本実施の形態による基準電圧電源では、低消費電力モードにおいても、第１の定電圧生成回路の出力電圧が第２の定電圧生成回路に供給されるので、リプルやノイズが少ない出力電圧が得られる。すなわち、通常動作モードと低消費電力モードの両モードにおいて、その出力電圧のリプルやノイズが少ない高品質な基準電圧源を達成できる。

また、本実施の形態による基準電圧電源では、差動増幅回路のバイアス電流を低減させることにより消費電力を低減させるので、簡単な回路構成で消費電力の低減を実現することができる。

なお、本実施の形態による基準電圧電源では、第１の定電圧生成回路、及び第２の定電圧生成回路の両方にＥＭ信号を入力したが、第１の定電圧生成回路、及び第２の定電圧生成回路のいずれか一方のみに入力する構成にしてもよい。その場合に、ＥＭ信号が入力されない定電圧生成回路は、その基準電圧生成回路、及び誤差増幅回路が、それぞれ、例えば図３に示される構成を有していてもよい。

（実施の形態４）
図８は、本発明の実施の形態４による基準電圧電源の構成を示す回路図である。図８の基準電圧電源１４０において、図１に示される基準電圧電源１０と同一の構成要素には、同一の符号を付し、説明を省略する。本実施の形態による基準電圧電源１４０が、実施の形態１による基準電圧電源１０と異なる点は、第１の定電圧生成回路１２におけるＮｃｈＭＯＳＦＥＴ３０が削除された点、第２の定電圧生成回路１４に、スイッチング素子として作用するＰｃｈＭＯＳＦＥＴ（Ｍ４）１４２を追加し、ＰｃｈＭＯＳＦＥＴ１４２を介して外部電源３２から第２の定電圧生成回路１４に電力を供給できる点、及び第２の定電圧生成回路１４に、制御回路１６から出力されたＣＥ信号を反転するインバータ１４４を設けた点である。

ＰｃｈＭＯＳＦＥＴ１４２は、そのソース端子が外部電源３２に接続され、そのドレイン端子が第１の定電圧生成回路１２における出力トランジスタ２４のドレイン端子に接続される。また、ＰｃｈＭＯＳＦＥＴ１４２のゲート端子は、インバータ１４４の出力端子に接続されている。

低消費電力モードにおいて、制御回路１６から出力されるＣＥ信号がハイレベルになると、インバータ１４４は、ＣＥ信号を反転してローレベルにし、そのローレベル信号をＰｃｈＭＯＳＦＥＴ１４２のゲート端子に出力する。これにより、ＰｃｈＭＯＳＦＥＴ１４２がオンすると、第２の定電圧生成回路１４における基準電圧生成回路３４、誤差増幅回路３６、及び出力トランジスタ３８に、外部電源３２から直接電力が供給される。

本実施の形態による基準電圧電源によれば、実施の形態１による基準電圧電源と同様の効果が得られる。

また、スイッチング素子の電流容量を、前記第１の出力トランジスタの電流容量よりも小さく設定すれば、回路スペースの増大を防ぐことができる。

なお、本実施の形態による基準電圧電源では、第２の定電圧生成回路におけるスイッチング回路、すなわち、外部電源と基準電圧生成回路等との接続をＣＥ信号に応じて切り替える回路を、インバータとＰｃｈＭＯＳＦＥＴとを用いて構成したが、これに限らず、他の構成であってもよい。

なお、実施の形態１から実施の形態４で説明されたように、消費電力を低減する構成は種々考えられるので、出力の品質、及び消費電力の程度を考慮して、任意の構成を選択することができる。すなわち、基準電圧源に必要な性能を確保した上で、基準電圧源の省電力化が可能である。

また、実施の形態１から実施の形態４による基準電圧電源においては、通常動作モード時に、第２の定電圧生成回路における基準電圧生成回路、誤差増幅回路、及び出力トランジスタの全てに対し、第１の定電圧生成回路から給電が行われる。しかし、第２の定電圧生成回路の基準電圧生成回路、誤差増幅回路、及び出力トランジスタの少なくとも１つに、第１の定電圧生成回路から給電が行われてもよい。例えば、それらの構成要素を、（１）基準電圧生成回路、（２）誤差増幅回路と出力トランジスタの２つに分け、どちらか一方に第１の定電圧生成回路から給電を行い、他方に外部電源３２から直接給電を行ってもよい。この場合、第２の定電圧生成回路の出力電圧に重畳されるリプルやノイズは多少増えるが、消費電流は多少減る。

本発明の実施の形態１による基準電圧電源の構成を示す回路図である。 図１の基準電圧電源における第１の定電圧生成回路の構成を詳細に示す回路図である。 図１の基準電圧電源における第２の定電圧生成回路の構成を詳細に示す回路図である。 図２の回路の変形例を示す回路図である。 本発明の実施の形態２による基準電圧電源の構成を示す回路図である。 図５の基準電圧電源における第２の定電圧生成回路の構成を詳細に示す回路図である。 本発明の実施の形態３による基準電圧電源の構成を示す回路図である。 本発明の実施の形態４による基準電圧電源の構成を示す回路図である。 従来の基準電圧電源の構成を示す回路図である。 図９の基準電圧電源における誤差増幅回路の構成を示す回路図である。

符号の説明

１０ 基準電圧電源
１２ 第１の定電圧生成回路
１４ 第２の定電圧生成回路
１６ 制御回路
２０，３２ 基準電圧生成回路
２２，３４ 誤差増幅回路
２４，３６ 出力トランジスタ
２６，２８，３８，４０ 出力電圧検出用抵抗

Claims (10)

1. 第１の定電圧生成回路と、前記第１の定電圧生成回路から電力供給される第２の定電圧生成回路とを有する定電圧回路であって、
   前記第１の定電圧生成回路は、
   第１の基準電圧を生成する第１の基準電圧生成回路と、
   前記第１の基準電圧と、前記第１の定電圧生成回路の出力電圧に比例する第１の比例電圧とを比較し、その比較結果に基づいて、前記第１の基準電圧と前記第１の比例電圧が等しくなるように、第１の制御信号を出力する第１の比較回路と、
   前記第１の制御信号が入力されると、その第１の制御信号に応じて出力電流を変化させる第１のトランジスタと、
   前記第１のトランジスタの出力電流に応じて、前記第１の定電圧生成回路の出力電圧を生成し、かつその出力電圧を用いて、前記第１の比例電圧を生成する第１の比例電圧生成回路と
   を備え、
   前記第２の定電圧生成回路は、
   第２の基準電圧を生成する第２の基準電圧生成回路と、
   前記第２の基準電圧と、前記第２の定電圧生成回路の出力電圧に比例する第２の比例電圧とを比較し、その比較結果に基づいて、前記第２の基準電圧と前記第２の比例電圧が等しくなるように、第２の制御信号を出力する第２の比較回路と、
   前記第２の制御信号が入力されると、その第２の制御信号に応じて出力電流を変化させる第２のトランジスタと、
   前記第２のトランジスタの出力電流に応じて、前記第２の定電圧生成回路の出力電圧を生成し、かつその出力電圧を用いて、前記第２の比例電圧を生成する第２の比例電圧生成回路と
   を備え、
   前記第１の基準電圧生成回路、前記第１の比較回路、及び前記第１のトランジスタは、外部電源に接続され、
   前記第２の基準電圧生成回路、前記第２の比較回路、及び前記第２のトランジスタの少なくとも１つは、前記第１の定電圧生成回路に接続され、前記第１の定電圧生成回路を電源として用いることを特徴とする定電圧回路。
2. さらに、前記第１の定電圧生成回路に、前記第１の定電圧生成回路から前記第２の定電圧生成回路への電力供給の停止を指示する供給停止指示信号を出力する制御回路を備え、
   前記第１の定電圧生成回路は、さらに、前記供給停止指示信号が入力されると、前記第１のトランジスタに第３の制御信号を出力する第３のトランジスタを備え、
   前記第１の基準電圧生成回路、及び前記第１の比較回路は、それぞれ、前記制御回路から前記供給停止指示信号が入力されると、その動作を停止し、
   前記第１のトランジスタは、前記第３の制御信号が入力されると、前記第１の定電圧生成回路の出力電圧が、前記第１のトランジスタに接続された前記外部電源の出力電圧に等しくなるように、電流を出力することを特徴とする請求項１に記載の定電圧回路。
3. さらに、前記第１の定電圧生成回路、及び前記第２の定電圧生成回路に、前記第１の定電圧生成回路から前記第２の定電圧生成回路への電力供給の停止を指示する供給停止指示信号を出力する制御回路を備え、
   前記第２の定電圧生成回路は、さらに、前記外部電源、及び前記制御回路に接続されたスイッチング回路を備え、
   前記第１の基準電圧生成回路、及び前記第１の比較回路は、それぞれ、前記制御回路から前記供給停止指示信号が入力されると、その動作を停止し、
   前記スイッチング回路は、前記制御回路から前記供給停止指示信号が入力されると、前記外部電源と、前記第２の基準電圧生成回路、前記第２の比較回路、及び前記第２の出力トランジスタのそれぞれとを接続させることを特徴とする請求項１に記載の定電圧回路。
4. 前記スイッチング回路が、前記外部電源、前記第２の基準電圧生成回路、前記第２の比較回路、及び前記第２の出力トランジスタに接続された第１のスイッチング素子を含み、
   前記第１のスイッチング素子の電流容量が、前記第１の出力トランジスタの電流容量よりも小さいことを特徴とする請求項３に記載の定電圧回路。
5. 前記制御回路が、さらに、前記第１の定電圧生成回路、及び前記第２の定電圧生成回路の少なくとも一方に、その消費電力の低減を指示する電力低減指示信号を出力し、
   前記第１の定電圧生成回路、及び前記第２の定電圧生成回路は、それぞれ、前記電力低減指示信号が入力されると、前記第１の比較回路、及び前記第２の比較回路の消費電力を低減させる請求項２から４のいずれかに記載の定電圧回路。
6. さらに、前記第１の定電圧生成回路、及び前記第２の定電圧生成回路の少なくとも一方に、その消費電力の低減を指示する電力低減指示信号を出力する制御回路を備え、
   前記第１の定電圧生成回路、及び前記第２の定電圧生成回路は、それぞれ、前記電力低減指示信号が入力されると、前記第１の比較回路、及び前記第２の比較回路の消費電力を低減させることを特徴とする請求項１に記載の定電圧回路。
7. 前記第１の基準電圧生成回路が、
   一定の電流を出力する定電流回路と、
   前記外部電源と前記定電流回路との間に接続され、前記供給停止指示信号が入力されるとオフする第２のスイッチング素子と、
   前記定電流回路の出力電流をドレイン電流とし、かつ前記ゲート端子と前記ドレイン端子が接続された第１のエンハンスメント型金属酸化膜電界効果型トランジスタ（以下、「ＭＯＳＦＥＴ」という。）と、
   前記供給停止指示信号が入力されると、前記第１のＭＯＳＦＥＴのゲート端子に０Ｖの電圧を出力するゲート電圧出力回路と
   を備え、
   前記第１のＭＯＳＦＥＴは、そのドレイン電圧が、前記基準電圧生成回路の出力電圧となることを特徴とする請求項２から５のいずれかに記載の定電圧回路。
8. 前記第１の比較回路、及び前記第２の比較回路の少なくとも一方が、差動増幅回路を備え、
   前記差動増幅回路が、
   前記差動増幅回路のバイアス電流を設定する第４のトランジスタと、
   前記供給停止指示信号が入力されると、前記バイアス電流が０になるように前記第４のトランジスタをオフするバイアス電流停止回路と
   を備えることを特徴とする請求項２から７のいずれかに記載の定電圧回路。
9. 前記第１の比較回路、及び前記第２の比較回路の少なくとも一方が、差動増幅回路を備え、
   前記差動増幅回路が、前記差動増幅回路のバイアス電流を設定する第４のトランジスタを含み、
   前記第４のトランジスタが、前記基準電圧生成回路の出力電圧を入力とし、その出力電圧に応じてオン又はオフする請求項２から７のいずれかに記載の定電圧回路。
10. 前記第１の比較回路、及び前記第２の比較回路の少なくとも一方が、差動増幅回路を備え、
    前記差動増幅回路が、
    ２つの差動入力トランジスタと、
    前記差動増幅回路のバイアス電流を設定する複数のバイアス電流設定用トランジスタと、
    少なくとも１つを除く前記バイアス電流設定用トランジスタの各々と、前記差動入力トランジスタとを接続する１以上のスイッチ部と
    を備え、
    前記スイッチ部は、前記電力低減指示信号が入力されるとオフすることを特徴とする請求項５から７のいずれかに記載の定電圧回路。
    

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