JP2019128191A - パワーサイクル試験回路 - Google Patents
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Abstract
Description
まず、本実施の形態1におけるパワーサイクル試験回路の試験対象である被試験デバイスQ1のIc−Vce特性の一例について、図1を参照しながら説明する。図1は、本発明の実施の形態1におけるパワーサイクル試験回路の試験対象である被試験デバイスQ1のIc−Vce特性を示す概略図である。
本発明の実施の形態2では、先の実施の形態1と構成が異なる試験回路10について説明する。なお、本実施の形態2では、先の実施の形態1と同様である点の説明を省略し、先の実施の形態1と異なる点を中心に説明する。
本発明の実施の形態3では、先の実施の形態1または2の構成に対して、第1の制御信号Vs1としてPWM(Pulse Width Modulation)信号が入力される場合について説明する。本実施の形態3では、先の実施の形態1および2と同様である点の説明を省略し、先の実施の形態1および2と異なる点を中心に説明する。
本発明の実施の形態4では、先の実施の形態1および2と構成が異なる試験回路10について説明する。なお、本実施の形態4では、先の実施の形態1〜3と同様である点の説明を省略し、先の実施の形態1〜3と異なる点を中心に説明する。
本発明の実施の形態5では、複数の被試験デバイスQ1のパワーサイクル試験を行うように構成された試験回路10について説明する。なお、本実施の形態5では、先の実施の形態1〜4と同様である点の説明を省略し、先の実施の形態1〜4と異なる点を中心に説明する。
Claims (7)
- 第1の制御信号を出力する第1の制御信号源と、
第2の制御信号を出力する第2の制御信号源と、
前記第1の制御信号源から入力される前記第1の制御信号に従って、被試験デバイスのコレクタ電流を制御するコレクタ電流制御回路と、
前記コレクタ電流制御回路による前記コレクタ電流の制御とは独立して、前記第2の制御信号源から入力される前記第2の制御信号に従って、前記被試験デバイスのコレクタ・エミッタ電圧を制御するコレクタ・エミッタ電圧制御回路と、
前記被試験デバイスを駆動させるためのパワーを供給する定電圧源と、
を備えたパワーサイクル試験回路。 - 第1の制御信号を出力する第1の制御信号源と、
前記第1の制御信号源から入力される前記第1の制御信号に従って、被試験デバイスのコレクタ電流を制御し、前記コレクタ電流の制御に依存して、前記被試験デバイスのコレクタ・エミッタ電圧を一意に決定して制御するコレクタ電流制御回路と、
前記被試験デバイスを駆動させるためのパワーを供給する定電圧源と、
を備えたパワーサイクル試験回路。 - 前記コレクタ電流制御回路は、
負荷抵抗と、
前記第1の制御信号源の正側に接続される正入力端子と、前記被試験デバイスのエミッタ端子と前記負荷抵抗との接続点に接続される負入力端子と、前記被試験デバイスのゲート端子に接続される出力端子とを有する第1の増幅素子と、
を備え、
前記コレクタ・エミッタ電圧制御回路は、
補助デバイスと、
前記第2の制御信号源の正側に接続される正入力端子と、前記補助デバイスの出力端子と前記被試験デバイスのコレクタ端子との接続点に接続される負入力端子と、前記補助デバイスの制御端子に接続される出力端子とを有する第2の増幅素子と、
を備えた請求項1に記載のパワーサイクル試験回路。 - 前記コレクタ電流制御回路は、
負荷抵抗と、
前記第1の制御信号源の正側に接続される正入力端子と、前記被試験デバイスのエミッタ端子と前記負荷抵抗との接続点に接続される負入力端子と、前記被試験デバイスのゲート端子に接続される出力端子とを有する第1の増幅素子と、
を備えた請求項2に記載のパワーサイクル試験回路。 - 前記第1の制御信号は、PWM信号である
請求項1から4のいずれか1項に記載のパワーサイクル試験回路。 - 前記第1の増幅素子の前記正入力端子は、前記第1の制御信号源の正側と前記第2の制御信号源の負側とに接続される接続点と接続される
請求項3に記載のパワーサイクル試験回路。 - 前記コレクタ電流制御回路は、複数並列に接続されて構成される
請求項6に記載のパワーサイクル試験回路。
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