JP7109196B2

JP7109196B2 - パワーサイクル試験回路

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Publication number: JP7109196B2
Application number: JP2018008644A
Authority: JP
Inventors: 雅彦高品; 進路馬殿
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-01-23
Filing date: 2018-01-23
Publication date: 2022-07-29
Anticipated expiration: 2038-01-23
Also published as: JP2019128191A

Description

本発明は、被試験デバイスのパワーサイクル試験を行うパワーサイクル試験回路に関する。

パワーエレクトロニクス機器に搭載されるＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）といったデバイスは、熱的耐久性が求められる。このような機器を使用している間、デバイスには、電気的な負荷および熱的な負荷が繰り返し加わる。この場合、特に、デバイスにおいて熱ストレスが最も集中する実装部分、具体的には、ワイヤボンディング部分およびはんだ接合部分に亀裂が発生することがある。このような亀裂の発生は、デバイスの動作寿命が短くなる一因である。

そこで、デバイスの信頼性の評価試験として、デバイスに熱ストレスを繰り返し加えるパワーサイクル試験が行われ、デバイスの劣化の推移が評価される。ここで、パワーサイクル試験が行われる上で留意しなければならない点として、熱ストレスをデバイスに過度に加えると、ゲート絶縁膜の破壊といった不具合を引き起こす場合がある。

パワーサイクル試験を行うための試験回路に適用可能な技術として、様々な技術が提案されている（例えば、特許文献１および非特許文献１参照）。具体的には、例えば、被試験デバイスに対して試験電流の通電と遮断とを繰り返す電流駆動回路モデルが適用された試験回路が提案されている。

特許第４６３９６８７号公報

Ｐ．Ｃｏｖａｅｔａｌ，"ＯｎｔｈｅｅｆｆｅｃｔｏｆｐｏｗｅｒｃｙｃｌｉｎｇｓｔｒｅｓｓｏｎＩＧＢＴｍｏｄｕｌｅｓ"，ＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓＲｅｌｉａｂｉｌｉｔｙ，Ｖｏｌｕｍｅ３８，１９９８，Ｐａｇｅｓ１３４７－１３５２

ここで、被試験デバイスの信頼性の評価を短期間で行うには、パワーサイクル試験時の被試験デバイスの動作点が動作安全領域の境界付近になるようにすることで、被試験デバイスがより高い発熱量を発生するようにすることが望ましい。しかしながら、従来の試験回路によってパワーサイクル試験が行われる場合、被試験デバイスの動作点が動作安全領域の境界付近になるようにすると、被試験デバイスの発熱量と等価であるコレクタ損失が最大許容値を一時的に上回ってしまう可能性がある。したがって、パワーサイクル試験時の被試験デバイスのコレクタ損失を安定的に制御する技術が求められる。

本発明は、上記のような課題を解決するためになされたものであり、パワーサイクル試験時の被試験デバイスのコレクタ損失の安定的な制御の実現を図ったパワーサイクル試験回路を得ることを目的とする。

本発明におけるパワーサイクル試験回路は、第１の制御信号を出力する第１の制御信号源と、第２の制御信号を出力する第２の制御信号源と、第１の制御信号源から入力される第１の制御信号に従って、被試験デバイスのコレクタ電流を制御するコレクタ電流制御回路と、コレクタ電流制御回路によるコレクタ電流の制御とは独立して、第２の制御信号源から入力される第２の制御信号に従って、被試験デバイスのコレクタ・エミッタ電圧を制御するコレクタ・エミッタ電圧制御回路と、被試験デバイスを駆動させるためのパワーを供給する定電圧源と、を備えたものである。

本発明によれば、パワーサイクル試験時の被試験デバイスのコレクタ損失の安定的な制御の実現を図ったパワーサイクル試験回路を得ることができる。

本発明の実施の形態１におけるパワーサイクル試験回路の試験対象である被試験デバイスのＩｃ－Ｖｃｅ特性を示す概略図である。本発明の実施の形態１におけるパワーサイクル試験回路の試験対象である被試験デバイスのＳＯＡを示す概略図である。本発明の実施の形態１における試験回路の構成を示す回路図である。本発明の実施の形態１における試験回路によってパワーサイクル試験が行われるときの被試験デバイスの信号波形を示す概略図である。本発明の実施の形態１における試験回路によってパワーサイクル試験が行われるときの被試験デバイスの動作範囲を示す概略図である。本発明の実施の形態１における試験回路の比較例に相当する試験回路の構成を示す回路図である。図６の試験回路によってＨレベルのゲート電圧が印加される場合の被試験デバイスのＩｃ－Ｖｃｅ特性を示す概略図である。図６の試験回路によってＬレベルのゲート電圧が印加される場合の被試験デバイスのＩｃ－Ｖｃｅ特性を示す概略図である。図６の試験回路によってＨレベルのゲート電圧が印加される場合の被試験デバイスのコレクタ電流の時間変化を示す概略図である。図６の試験回路によってＨレベルのゲート電圧が印加される場合の被試験デバイスのコレクタ損失の時間変化を示す概略図である。図６の試験回路によってＬレベルのゲート電圧が印加される場合の被試験デバイスのコレクタ電流の時間変化を示す概略図である。図６の試験回路によってＬレベルのゲート電圧が印加される場合の被試験デバイスのコレクタ損失の時間変化を示す概略図である。図６の試験回路によってＨレベルのゲート電圧が印加される場合の被試験デバイスのＩｃ－Ｖｃｅ特性を示す概略図である。図６の試験回路によってＨレベルのゲート電圧が印加される場合の被試験デバイスのコレクタ・エミッタ電圧の時間変化を示す概略図である。図６の試験回路によってＬレベルのゲート電圧が印加される場合の被試験デバイスのＩｃ－Ｖｃｅ特性を示す概略図である。図６の試験回路によってＬレベルのゲート電圧が印加される場合の被試験デバイスのコレクタ・エミッタ電圧の時間変化を示す概略図である。本発明の実施の形態１における試験回路によってパワーサイクル試験が行われる場合の被試験デバイスのコレクタ電流およびコレクタ・エミッタ電圧の時間変化を示す概略図である。本発明の実施の形態１における試験回路によってパワーサイクル試験が行われる場合の被試験デバイスのコレクタ損失の時間変化を示す概略図である。本発明の実施の形態１における試験回路によって行われるパワーサイクル試験時にコレクタ損失を周期的に繰り返し発生させる様子を示す概略図である。本発明の実施の形態１における試験回路によってパワーサイクル試験が行われる場合の被試験デバイスのコレクタ電流の時間変化の実験データを示す図である。本発明の実施の形態１における試験回路によってパワーサイクル試験が行われる場合の被試験デバイスの各種温度の時間変化の実験データを示す図である。図２１の各種温度データの統計を示す表である。本発明の実施の形態２における試験回路の構成を示す回路図である。本発明の実施の形態２における試験回路によってパワーサイクル試験が行われるときの被試験デバイスの動作範囲を示す概略図である。本発明の実施の形態３における試験回路の第１の制御信号源が第１の制御信号として出力するＰＷＭ信号の波形を示す概略図である。本発明の実施の形態４における試験回路の構成を示す回路図である。本発明の実施の形態１における試験回路の第１の制御信号源および第２の制御信号源からそれぞれ出力される第１の制御信号および第２の制御信号の時間波形を示す概略図である。本発明の実施の形態４における試験回路の第１の制御信号源および第２の制御信号源からそれぞれ出力される第１の制御信号および第２の制御信号の時間波形を示す概略図である。本発明の実施の形態５における試験回路の構成を示す回路図である。

以下、本発明によるパワーサイクル試験回路を、好適な実施の形態にしたがって図面を用いて説明する。なお、図面の説明においては、同一部分または相当部分には同一符号を付し、重複する説明を省略する。

実施の形態１．
まず、本実施の形態１におけるパワーサイクル試験回路の試験対象である被試験デバイスＱ１のＩｃ－Ｖｃｅ特性の一例について、図１を参照しながら説明する。図１は、本発明の実施の形態１におけるパワーサイクル試験回路の試験対象である被試験デバイスＱ１のＩｃ－Ｖｃｅ特性を示す概略図である。

図１において、横軸はコレクタ・エミッタ電圧Ｖｃｅを示し、縦軸はコレクタ電流Ｉｃを示し、ジャンクション温度Ｔｊおよびゲート電圧Ｖｇｅを媒介変数として、コレクタ・エミッタ電圧Ｖｃｅとコレクタ電流Ｉｃとの関係がプロットされている。また、図１では、ゲート電圧ＶｇｅがＨレベルのゲート電圧ＶｇｅＨである１５Ｖであって、２５℃、５０℃、１００℃および１５０℃の４通りのジャンクション温度Ｔｊのそれぞれについて、上述の関係が示されている。

ここで、一般には、被試験デバイスＱ１の動作限界は、デバイスメーカが提供する仕様書に明示されている。このような仕様書には、コレクタ電流の最大許容値Ｉｃｍａｘと、コレクタ損失の最大許容値Ｐｃｍａｘと、ジャンクション温度の最大許容値Ｔｊｍａｘとが具体的に示されている。例えば、被試験デバイスＱ１がＩＧＢＴ（三菱電機株式会社製；ＣＭ７５ＤＹ－２４ＮＦ）である場合、Ｉｃｍａｘ、ＰｃｍａｘおよびＴｊｍａｘは、それぞれ、７５Ａ、４３０Ｗおよび１５０℃となる。

次に、被試験デバイスＱ１の安全動作領域（ＳａｆｔｙＯｐｅｒａｒｔｉｎｇＡｒｅａ：ＳＯＡ）の一例について、図２を参照しながら説明する。図２は、本発明の実施の形態１におけるパワーサイクル試験回路の試験対象である被試験デバイスＱ１のＳＯＡを示す概略図である。

図２では、上述のＩｃｍａｘ、ＰｃｍａｘおよびＴｊｍａｘを参照して、コレクタ電流Ｉｃの制限領域ａ、コレクタ損失の制限領域ｂおよび二次降伏領域ｃのそれぞれの境界線が示され、これらの境界線に相当するＳＯＡ曲線の内側の領域がＳＯＡとなる。

次に、本実施の形態１におけるパワーサイクル試験回路（以下、試験回路と略す）１０について、図３を参照しながら説明する。図３は、本発明の実施の形態１における試験回路１０の構成を示す回路図である。

図３において、試験回路１０は、第１の増幅素子Ａ１および負荷抵抗Ｒ１を有するコレクタ電流制御回路１１と、第２の増幅素子Ａ２および補助デバイスＱ２を有するコレクタ・エミッタ電圧制御回路１２と、第１の制御信号Ｖｓ１を出力する第１の制御信号源Ｓ１と、第２の制御信号Ｖｓ２を出力する第２の制御信号源Ｓ２と、被試験デバイスＱ１を駆動させるためのパワーを供給する定電圧源Ｖｃｃとを備える。

被試験デバイスＱ１は、ＩＧＢＴであり、コレクタ端子に相当する端子Ｔ１１と、エミッタ端子に相当する端子Ｔ１２と、ゲート端子に相当する端子Ｔ１３とを有する。

端子Ｔ１１は、補助デバイスＱ２の後述する端子Ｔ２２に接続され、端子Ｔ１２は、第１の増幅素子Ａ１の負入力端子と負荷抵抗Ｒ１とに接続され、端子Ｔ１３は、増幅素子Ａ１の出力端子に接続される。

第１の増幅素子Ａ１は、第１の制御信号源Ｓ１の正側に接続される正入力端子と、端子Ｔ１２と負荷抵抗Ｒ１との接続点に接続される負入力端子と、端子Ｔ１３に接続される出力端子とを有する。

負荷抵抗Ｒ１の一端は、端子Ｔ１２と第１の増幅素子Ａ１の負入力端子とに接続され、負荷抵抗Ｒ１の他端は、定電圧源Ｖｃｃの負側と、第１の制御信号源Ｓ１の負側と、第２の制御信号源Ｓ２の負側とに接続される。

ここで、第１の増幅素子Ａ１の正入力端子には、第１の制御信号源Ｓ１から第１の制御信号Ｖｓ１が入力される。コレクタ電流制御回路１１は、被試験デバイスＱ１の端子Ｔ１２の電位を第１の制御信号Ｖｓ１に追従させるボルテージフォロワー動作を行う。具体的には、コレクタ電流制御回路１１では、第１の増幅素子Ａ１の出力が端子Ｔ１３に入力され、その結果、被試験デバイスＱ１の端子Ｔ１２の電位が、第１の増幅素子Ａ１の正入力端子に入力される第１の制御信号Ｖｓ１に追従する。

このようなコレクタ電流制御回路１１の構成によって、被試験デバイスＱ１のコレクタ電流Ｉｃは、第１の制御信号Ｖｓ１と、負荷抵抗Ｒ１の抵抗値Ｒとを用いて、以下の式（１）のように表される。ただし、抵抗値Ｒは一定値である。

Ｉｃ［Ａ］＝Ｖｓ１／Ｒ（１）

補助デバイスＱ２は、例えば、ＭＯＳＦＥＴまたはＩＧＢＴ等を用いることができ、入力端子に相当する端子Ｔ２１と、出力端子に相当する端子Ｔ２２と、制御端子に相当する端子Ｔ２３とを有する。補助デバイスＱ２がＩＧＢＴである場合、端子Ｔ２１、端子Ｔ２２および端子Ｔ２３は、それぞれ、コレクタ端子、エミッタ端子およびゲート端子となる。補助デバイスＱ２がＭＯＳＦＥＴ（Ｍｅｔａｌ－ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である場合、端子Ｔ２１、端子Ｔ２２および端子Ｔ２３は、それぞれ、ドレイン端子、ソース端子およびゲート端子になる。

端子Ｔ２１は、定電圧源Ｖｃｃの正側に接続され、端子Ｔ２２は、第２の増幅素子Ａ２の負入力端子と被試験デバイスＱ１の端子Ｔ１１とに接続され、端子Ｔ２３は、第２の増幅素子Ａ２の出力端子に接続される。

第２の増幅素子Ａ２は、第２の制御信号源Ｓ２の正側に接続される正入力端子と、端子Ｔ２２と端子Ｔ１１との接続点に接続される負入力端子と、端子Ｔ２３に接続される出力端子とを有する。

ここで、第２の増幅素子Ａ２の正入力端子には、第２の制御信号源Ｓ２から第２の制御信号Ｖｓ２が入力される。コレクタ・エミッタ電圧制御回路１２は、補助デバイスＱ２の端子Ｔ２２の電位を第２の制御信号Ｖｓ２に追従させるボルテージフォロワー動作を行う。具体的には、コレクタ・エミッタ電圧制御回路１２では、第２の増幅素子Ａ２の出力が端子Ｔ２３に入力され、その結果、補助デバイスＱ２の端子Ｔ２２の電位が、第２の増幅素子Ａ２の正入力端子に入力される第２の制御信号Ｖｓ２に追従する。

このようなコレクタ・エミッタ電圧制御回路１２の構成によって、被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅは、第１の制御信号Ｖｓ１と、第２の制御信号Ｖｓ２とを用いて、以下の式（２）のように表される。

Ｖｃｅ［Ｖ］＝（Ｖｓ２－Ｖｓ１）（２）

上述の式（１）から分かるように、コレクタ電流制御回路１１は、第１の制御信号源Ｓ１から入力される第１の制御信号Ｖｓ１に従って、被試験デバイスＱ１のコレクタ電流Ｉｃを制御する。また、上述の式（２）から分かるように、コレクタ・エミッタ電圧制御回路１２は、コレクタ電流制御回路１１によるコレクタ電流Ｉｃの制御とは独立して、第２の制御信号源Ｓ２から入力される第２の制御信号Ｖｓ２に従って、被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅを制御する。

次に、図３に示す試験回路１０によってパワーサイクル試験が行われるときの被試験デバイスＱ１の信号波形について、図４を参照しながら説明する。図４は、本発明の実施の形態１における試験回路１０によってパワーサイクル試験が行われるときの被試験デバイスＱ１の信号波形を示す概略図である。なお、ここでは、図３に示す負荷抵抗Ｒ１の抵抗値Ｒが１０ｍΩであるものとしている。

図４では、パワーサイクル試験において被試験デバイスＱ１のコレクタ電流Ｉｃの波形がステップ状に２サイクル分制御されるときの、端子Ｔ１１の電位Ｖ１１と、端子Ｔ１２の電位Ｖ１２と、コレクタ電流Ｉｃとのそれぞれの時間変化が示されている。

図４に示すように、電位Ｖ１１は、第２の制御信号Ｖｓ２に従って変化し、電位Ｖ１２は、第１の制御信号Ｖｓ１に従って変化する。また、電位Ｖ１１および電位Ｖ１２の時間変化に伴って、コレクタ電流Ｉｃが変化する。

ここで、被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅは、電位Ｖ１１および電位Ｖ１２を用いて、以下の式（３）のように表される。式（２）および式（３）から分かるように、電位Ｖ１１は、第２の制御信号Ｖｓ２と等価であり、電位Ｖ１２は、第１の制御信号Ｖｓ１と等価である。

Ｖｃｅ［Ｖ］＝（Ｖ１１－Ｖ１２）（３）

図４に示すように、パワーサイクル試験が行われると、電位Ｖ１１と電位Ｖ１２との電位差、すなわちコレクタ・エミッタ電圧Ｖｃｅが約６Ｖとなり、コレクタ電流Ｉｃが約６０Ａとなる。この場合、被試験デバイスＱ１のコレクタ電流Ｉｃとコレクタ・エミッタ電圧Ｖｃｅとの積に相当するコレクタ損失Ｐｃは、約３６０Ｗとなる。

次に、パワーサイクル試験が行われるときの被試験デバイスＱ１の動作範囲について、図５を参照しながら説明する。図５は、本発明の実施の形態１における試験回路１０によってパワーサイクル試験が行われるときの被試験デバイスＱ１の動作範囲を示す概略図である。図５に示すように、パワーサイクル試験が行われるときに設定可能な被試験デバイスＱ１の動作範囲は、図１に示すＳＯＡ内となる。

ここで、試験回路１０は、パワーサイクル試験を行っている間、被試験デバイスＱ１のコレクタ電流Ｉｃおよびコレクタ・エミッタ電圧ＶｃｅをＳＯＡ内の設定された動作点となるように制御する。

すなわち、試験回路１０は、第１の制御信号Ｖｓ１と第２の制御信号Ｖｓ２とに従って、被試験デバイスＱ１のコレクタ電流Ｉｃおよびコレクタ・エミッタ電圧ＶｃｅがＳＯＡ内の設定された動作点となるように制御する。コレクタ電流制御回路１１に入力する第１の制御信号Ｖｓ１と、コレクタ・エミッタ電圧制御回路１２に入力する第２の制御信号Ｖｓ２とがそれぞれ調整されることで、コレクタ電流Ｉｃおよびコレクタ・エミッタ電圧ＶｃｅがＳＯＡ内で自在に制御される。

また、試験回路１０の構成によって、第１の制御信号Ｖｓ１に従って第１の増幅素子Ａ１の出力がゲート電圧Ｖｇｅとして被試験デバイスＱ１の端子Ｔ１３に入力され、第２の制御信号Ｖｓ２に従って第２の増幅素子Ａ２の出力がゲート電圧として補助デバイスＱ２の端子Ｔ２３に入力される。したがって、被試験デバイスＱ１のコレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅが速やかに所望の値に収束する。

さらに、コレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅの個別制御に対応して、ジャンクション温度Ｔｊが時間的に変化する。パワーサイクル試験が行われている間、このジャンクション温度Ｔｊは、最大許容値Ｔｊｍａｘを超えないような値でなければならない。また、パワーサイクル試験が行われている間のジャンクション温度Ｔｊの実測は、可能ではない。しかしながら、以下の式（４）に従って、コレクタ損失Ｐｃと、被試験デバイスＱ１のインピーダンス関数Ｚｔｈとの畳み込み積分が演算されることで、ジャンクション温度Ｔｊが演算可能である。ただし、式（４）において、被試験デバイスＱ１のインピーダンス関数Ｚｔｈが既知であるものとし、ｔは時間を示している。

Ｔｊ（ｔ）＝Ｐｃ（ｔ）＊Ｚｔｈ（４）

以上から分かるように、パワーサイクル試験が行われているときの被試験デバイスＱ１のインピーダンス関数Ｚｔｈが既知であれば、式（４）に従ってジャンクション温度Ｔｊが演算可能である。また、ジャンクション温度Ｔｊの演算によって、パワーサイクル試験が行われているときに、ジャンクション温度Ｔｊと最大許容値Ｔｊｍａｘとの比較が可能である。

次に、本実施の形態１における試験回路１０によって実現される効果について、比較例を参照しながら説明する。

まず、試験回路１０の比較例に相当する試験回路１００の構成について、図６を参照しながら説明する。図６は、本発明の実施の形態１における試験回路１０の比較例に相当する試験回路１００の構成を示す回路図である。

図６において、試験回路１００は、被試験デバイスＱ１への試験電流の通電と遮断とを繰り返す電流駆動回路モデルが適用される。具体的には、試験回路１００は、被試験デバイスＱ１への試験電流の通電と遮断とを繰り返す電流源Ｉｃｃと、被試験デバイスＱ１の端子Ｔ１３にゲート電圧Ｖｇｅを印加するゲート電圧源Ｖｂとを備える。

端子Ｔ１１は、電流源Ｉｃｃの正側に接続され、端子Ｔ１２は、電流源Ｉｃｃの負側とゲート電圧源Ｖｂの負側とに接続され、端子Ｔ１３は、ゲート電圧源Ｖｂの正側に接続される。

図７は、図６の試験回路１００によってＨレベルのゲート電圧ＶｇｅＨが印加される場合の被試験デバイスＱ１のＩｃ－Ｖｃｅ特性を示す概略図である。図８は、図６の試験回路１００によってＬレベルのゲート電圧ＶｇｅＬが印加される場合の被試験デバイスＱ１のＩｃ－Ｖｃｅ特性を示す概略図である。なお、ゲート電圧ＶｇｅＨは、例えば＋１５Ｖであり、ゲート電圧ＶｇｅＬは、例えば＋１１Ｖ以上＋１２Ｖ以下である。

図７および図８において、横軸はコレクタ・エミッタ電圧Ｖｃｅを示し、縦軸はコレクタ電流Ｉｃを示し、ジャンクション温度Ｔｊおよびゲート電圧Ｖｇｅを媒介変数として、コレクタ・エミッタ電圧Ｖｃｅとコレクタ電流Ｉｃの関係がプロットされている。図７では、ゲート電圧Ｖｇｅがゲート電圧ＶｇｅＨであって、２５℃および１５０℃の２通りのジャンクション温度Ｔｊのそれぞれについて、上述の関係が示されている。また、図８では、ゲート電圧Ｖｇｅがゲート電圧ＶｇｅＬであって、２５℃および１５０℃の２通りのジャンクション温度Ｔｊのそれぞれについて、上述の関係が示されている。

ゲート電圧源Ｖｂからゲート電圧ＶｇｅＨが端子Ｔ１３に印加されると、被試験デバイスＱ１の動作点は、図７に示す特性によって示される。ゲート電圧源Ｖｂからゲート電圧ＶｇｅＬが端子Ｔ１３に印加されると、被試験デバイスＱ１の動作点は、図８に示す特性によって示される。

このような試験回路１００の構成において、電流源Ｉｃｃから被試験デバイスＱ１への試験電流の通電と遮断とが繰り返されれば、被試験デバイスＱ１の内部では発熱と熱拡散とが繰り返される。

続いて、試験回路１０によって実現される効果について説明する。本実施の形態１における試験回路１０は、上述したように、被試験デバイスＱ１のコレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅを個別に制御することできる。

また、試験回路１０は、コレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅを個別に制御することで、コレクタ電流Ｉｃとコレクタ・エミッタ電圧Ｖｃｅとの積に相当するコレクタ損失Ｐｃを制御することができる。さらに、上述の式（４）から分かるように、試験回路１０は、コレクタ損失Ｐｃを制御することで、ジャンクション温度Ｔｊを制御することができる。

ここで、図６の試験回路１００によってパワーサイクル試験が行われている間の被試験デバイスＱ１のコレクタ損失Ｐｃについて、図９～図１６を参照しながら説明する。

図９は、図６の試験回路１００によってＨレベルのゲート電圧ＶｇｅＨが印加される場合の被試験デバイスＱ１のコレクタ電流Ｉｃの時間変化を示す概略図である。図１０は、図６の試験回路１００によってＨレベルのゲート電圧ＶｇｅＨが印加される場合の被試験デバイスＱ１のコレクタ損失Ｐｃの時間変化を示す概略図である。図１１は、図６の試験回路１００によってＬレベルのゲート電圧ＶｇｅＬが印加される場合の被試験デバイスＱ１のコレクタ電流Ｉｃの時間変化を示す概略図である。図１２は、図６の試験回路１００によってＬレベルのゲート電圧ＶｇｅＬが印加される場合の被試験デバイスＱ１のコレクタ損失Ｐｃの時間変化を示す概略図である。

図１３は、図６の試験回路１００によってＨレベルのゲート電圧ＶｇｅＨが印加される場合の被試験デバイスＱ１のＩｃ－Ｖｃｅ特性を示す概略図である。図１４は、図６の試験回路１００によってＨレベルのゲート電圧ＶｇｅＨが印加される場合の被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅの時間変化を示す概略図である。図１５は、図６の試験回路１００によってＬレベルのゲート電圧ＶｇｅＬが印加される場合の被試験デバイスＱ１のＩｃ－Ｖｃｅ特性を示す概略図である。図１６は、図６の試験回路１００によってＬレベルのゲート電圧ＶｇｅＬが印加される場合の被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅの時間変化を示す概略図である。

試験回路１００によって被試験デバイスＱ１にゲート電圧Ｖｇｅが印加される場合、図６から分かるように、コレクタ電流Ｉｃは、電流源Ｉｃｃから供給される。また、この場合、コレクタ・エミッタ電圧Ｖｃｅは、ゲート電圧源Ｖｂによるゲート電圧Ｖｇｅの印加に拘束されない。したがって、試験回路１００によって被試験デバイスＱ１にゲート電圧Ｖｇｅが印加されると、先の図１に示すＩｃ－Ｖｃｅ特性に起因して、コレクタ電流Ｉｃおよびコレクタ損失Ｐｃは、図９～図１２に示すような挙動を示す。

すなわち、ゲート電圧Ｖｇｅがゲート電圧ＶｇｅＨである場合、図９および図１０から分かるように、コレクタ電流Ｉｃが立ち上ったことに伴ってコレクタ損失Ｐｃが立ち上がる。コレクタ損失Ｐｃは、立ち上がた後、時間の経過とともに増加し、最大許容値Ｐｃｍａｘを上回る。

ゲート電圧Ｖｇｅがゲート電圧ＶｇｅＬである場合、図１１および図１２から分かるように、コレクタ電流Ｉｃが立ち上ったことに伴ってコレクタ損失Ｐｃが立ち上がって最大許容値Ｐｃｍａｘに対してオーバーシュートする。コレクタ損失Ｐｃは、最大許容値Ｐｃｍａｘに対してオーバーシュートした後、時間の経過とともに減少し、最大許容値Ｐｃｍａｘを下回って一定値に収束する。

また、試験回路１００によって被試験デバイスＱ１にゲート電圧Ｖｇｅが印加されると、Ｉｃ－Ｖｃｅ特性およびコレクタ・エミッタ電圧Ｖｃｅは、図１３～図１６に示すような挙動を示す。

すなわち、ゲート電圧Ｖｇｅがゲート電圧ＶｇｅＨである場合、図１３および図１４に示すとおり、ｉのようにコレクタ電流Ｉｃが立ち上がって、ジャンクション温度Ｔｊの上昇の影響を受けながら、ｉｉのようにコレクタ・エミッタ電圧Ｖｃｅが変化する。同様に、ゲート電圧Ｖｇｅがゲート電圧ＶｇｅＬである場合、図１５および図１６に示すとおり、ｉｉｉのようにコレクタ電流Ｉｃが立ち上がって、ジャンクション温度Ｔｊの上昇の影響を受けながら、ｉＶのようにコレクタ・エミッタ電圧Ｖｃｅが変化する。

ここで、パワーサイクル試験時の被試験デバイスＱ１の発熱量は、コレクタ損失Ｐｃと等価である。また、被試験デバイスＱ１が搭載される機器では、一般的に、被試験デバイスＱ１へのゲート電圧ＶｇｅＨの印加に伴って被試験デバイスＱ１が駆動するように設計される。さらに、被試験デバイスＱ１の駆動時にコレクタ・エミッタ電圧Ｖｃｅが低い値となってコレクタ損失Ｐｃを抑制するように設計される。

このような設計を前提として、被試験デバイスＱ１の信頼性の評価を短期間で行うには、パワーサイクル試験で被試験デバイスＱ１がより高い発熱量を発生可能にするために、被試験デバイスＱ１の動作点を先の図２に示すＳＯＡ曲線付近に設定する必要がある。しかしながら、図６の試験回路１００によってパワーサイクル試験が行われる場合、被試験デバイスＱ１の動作点を先の図２に示すＳＯＡ曲線付近に設定すると、コレクタ損失Ｐｃが最大許容値Ｐｃｍａｘを一時的に上回ってしまいやすい。

次に、本実施の形態１における試験回路１０によってパワーサイクル試験が行われている間の被試験デバイスＱ１のコレクタ損失Ｐｃについて、図１７～図１９を参照しながら説明する。

図１７は、本発明の実施の形態１における試験回路１０によってパワーサイクル試験が行われる場合の被試験デバイスＱ１のコレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅの時間変化を示す概略図である。図１８は、本発明の実施の形態１における試験回路１０によってパワーサイクル試験が行われる場合の被試験デバイスＱ１のコレクタ損失Ｐｃの時間変化を示す概略図である。図１９は、本発明の実施の形態１における試験回路１０によって行われるパワーサイクル試験時にコレクタ損失Ｐｃを周期的に繰り返し発生させる様子を示す概略図である。

試験回路１０は、上述したとおり、コレクタ電流Ｉｃとコレクタ・エミッタ電圧Ｖｃｅとを個別に制御可能に構成されている。したがって、図１７に示すように、試験回路１０は、パワーサイクル試験時に、コレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅの各波形を同時にステップ状に制御することができる。結果として、図１８に示すように、コレクタ損失Ｐｃが最大許容値Ｐｃｍａｘを下回るように精度良く制御することができる。特に、被試験デバイスＱ１の動作点を先の図２に示すＳＯＡ曲線付近に設定した場合であっても、このような制御の実現が可能である。

また、図１９に示すように、試験回路１０は、パワーサイクル試験において、被試験デバイスＱ１が任意の期間Ｔｗにコレクタ損失Ｐｃを発生することを、周期的に繰り返す制御を行うことができる。

試験回路１０の構成では、コレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅを制御するための第１の制御信号Ｖｓ１および第２の制御信号Ｖｓ２に従ってゲート電圧Ｖｇｅが決定される。したがって、ＩＧＢＴ固有のＩｃ－Ｖｃｅ特性の影響を受けることなく、パワーサイクル試験を行うことが可能である。

次に、試験回路１０がパワーサイクル試験を行うことで得られた具体的な実験データを示す。

図２０は、本発明の実施の形態１における試験回路１０によってパワーサイクル試験が行われる場合の被試験デバイスＱ１のコレクタ電流Ｉｃの時間変化の実験データを示す図である。

図２０から、試験回路１０は、パワーサイクル試験において、被試験デバイスＱ１のコレクタ電流Ｉｃの波形をステップ状に安定して制御することができることが分かる。

図２１は、本発明の実施の形態１における試験回路１０によってパワーサイクル試験が行われる場合の被試験デバイスＱ１の各種温度の時間変化の実験データを示す図である。図２２は、図２１の各種温度データの統計を示す表である。

図２１では、パワーサイクル試験が行われている間の被試験デバイスＱ１のジャンクション温度Ｔｊの実験データとして、最大温度Ｔｊｍａｘと、最小温度Ｔｊｍｉｎと、サイクル温度範囲ΔＴｊとの実験データがプロットされている。なお、パワーサイクル試験において被試験デバイスＱ１のコレクタ電流Ｉｃの波形がステップ状に複数サイクル分制御されるとき、各サイクルでのジャンクション温度Ｔｊの最大値、最小値および変動範囲を、それぞれ、最大温度Ｔｊｍａｘ、最小温度Ｔｊｍｉｎおよびサイクル温度範囲ΔＴｊと定義している。図２１では、パワーサイクル試験が行われている間の被試験デバイスＱ１の放熱抵抗値Ｒｔｈの実験データがさらにプロットされている。

図２１および図２２から、試験回路１０は、被試験デバイスＱ１のコレクタ電流Ｉｃの波形をステップ状に安定して制御することで、サイクル温度範囲ΔＴｊおよび放熱抵抗値Ｒｔｈを安定して変化させることができることが分かる。

以上、本実施の形態１のパワーサイクル試験回路によれば、コレクタ電流制御回路は、第１の制御信号源から入力される第１の制御信号に従って、被試験デバイスのコレクタ電流を制御し、コレクタ・エミッタ電圧制御回路は、コレクタ電流制御回路によるコレクタ電流の制御とは独立して、第２の制御信号源から入力される第２の制御信号に従って、被試験デバイスのコレクタ・エミッタ電圧を制御するように構成されている。

これにより、被試験デバイスのコレクタ損失を精度良く制御することができる。その結果、パワーサイクル試験時の被試験デバイスのコレクタ損失の安定的な制御の実現が可能となる。また、被試験デバイスのＳＯＡを超えない動作範囲で被試験デバイスを駆動させて、信頼性の評価に適した熱ストレスを繰り返し与えることができる。さらに、被試験デバイス固有の温度特性に左右されずに、制御されたコレクタ損失に対応した被試験デバイスの発熱のプロファイルを得ることができる。

実施の形態２．
本発明の実施の形態２では、先の実施の形態１と構成が異なる試験回路１０について説明する。なお、本実施の形態２では、先の実施の形態１と同様である点の説明を省略し、先の実施の形態１と異なる点を中心に説明する。

図２３は、本発明の実施の形態２における試験回路１０の構成を示す回路図である。図２３において、試験回路１０は、第１の増幅素子Ａ１および負荷抵抗Ｒ１を有するコレクタ電流制御回路１１と、第１の制御信号Ｖｓ１を出力する第１の制御信号源Ｓ１と、被試験デバイスＱ１を駆動させるためのパワーを供給する定電圧源Ｖｃｃとを備える。

端子Ｔ１１は、定電圧源Ｖｃｃの正側に接続され、端子Ｔ１２は、負荷抵抗Ｒ１に接続され、端子Ｔ１３は、第１の増幅素子Ａ１の出力端子に接続される。

第１の増幅素子Ａ１は、第１の制御信号源Ｓ１の正側に接続される正入力端子と、端子Ｔ１２と負荷抵抗Ｒ１との接続点に接続される負入力端子と、端子Ｔ１３に接続される出力端子とを有する。負荷抵抗Ｒ１の一端は、端子Ｔ１２と第１の増幅素子Ａ１の負入力端子とに接続され、負荷抵抗Ｒ１の他端は、定電圧源Ｖｃｃの負側と第１の制御信号源Ｓ１の負側とに接続される。

ここで、第１の増幅素子Ａ１の正入力端子には、第１の制御信号源Ｓ１から第１の制御信号Ｖｓ１が入力される。コレクタ電流制御回路１１は、被試験デバイスＱ１の端子Ｔ１２を第１の制御信号Ｖｓ１に追従させるボルテージフォロワー動作を行う。具体的には、コレクタ電流制御回路１１では、第１の増幅素子Ａ１の出力が端子Ｔ１３に入力され、その結果、被試験デバイスＱ１の端子Ｔ１２の電位が、第１の増幅素子Ａ１の正入力端子に入力される第１の制御信号Ｖｓ１に追従する

このようなコレクタ電流制御回路１１の構成によって、被試験デバイスＱ１のコレクタ電流Ｉｃは、第１の制御信号Ｖｓ１と、負荷抵抗Ｒ１とを用いて、以下の式（５）のように表される。負荷抵抗Ｒ１の抵抗値Ｒは一定値である。

Ｉｃ［Ａ］＝Ｖｓ１／Ｒ（５）

また、このようなコレクタ電流制御回路１１の構成によって、被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅは、第１の制御信号Ｖｓ１と、定電圧源Ｖｃｃから出力される定電圧Ｖｃとを用いて、以下の式（６）のように表される。定電圧Ｖｃは一定値である。

Ｖｃｅ［Ｖ］＝（Ｖｃ－Ｖｓ１）（６）

上述の式（５）および式（６）から分かるように、コレクタ電流制御回路１１は、第１の制御信号源Ｓ１から入力される第１の制御信号Ｖｓ１に従って、被試験デバイスＱ１のコレクタ電流Ｉｃを制御し、コレクタ電流Ｉｃの制御に依存して、被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅを一意に決定して制御するように構成されている。したがって、試験回路１０は、コレクタ電流Ｉｃとコレクタ・エミッタ電圧Ｖｃｅとの積に相当するコレクタ損失Ｐｃを制御することができる。

次に、本実施の形態２における試験回路１０によってパワーサイクル試験が行われるときの被試験デバイスＱ１の動作範囲について、図２４を参照しながら説明する。図２４は、本発明の実施の形態２における試験回路１０によってパワーサイクル試験が行われるときの被試験デバイスＱ１の動作範囲を示す概略図である。

ここで、先の実施の形態１における試験回路１０は、第１の制御信号Ｖｓ１に従ってコレクタ電流Ｉｃを制御し、コレクタ電流Ｉｃの制御とは独立して、第２の制御信号Ｖｓ２に従ってコレクタ・エミッタ電圧Ｖｃｅを制御するように構成されている。したがって、先の実施の形態１における試験回路１０は、先の図５に示すように、ＳＯＡ内でコレクタ電流Ｉｃおよびコレクタ・エミッタ電圧Ｖｃｅを自在に制御することができる。

これに対して、本実施の形態２における試験回路１０は、第１の制御信号Ｖｓ１に従ってコレクタ電流Ｉｃを制御し、コレクタ電流Ｉｃの制御に依存して、コレクタ・エミッタ電圧Ｖｃｅを一意に決定して制御するように構成されている。したがって、本実施の形態２における試験回路１０は、図２４に示すように、ＳＯＡ内において、ＳＯＡ曲線上の任意のコレクタ電流Ｉｃｅｘまでの範囲でコレクタ電流Ｉｃを自在に制御することができる。また、コレクタ電流Ｉｃの値に従って、コレクタ・エミッタ電圧Ｖｃｅの値の範囲が決定される。

以上、本実施の形態２のパワーサイクル試験回路によれば、コレクタ電流制御回路は、第１の制御信号源から入力される第１の制御信号に従って、被試験デバイスのコレクタ電流を制御し、コレクタ電流の制御に依存して、コレクタ・エミッタ電圧を一意に決定して制御するように構成されている。

これにより、コレクタ電流の安定した制御の実現が可能となるとともに、コレクタ・エミッタ電圧Ｖｃｅについて、コレクタ電流の制御に依存して決定されるようにしたので、コレクタ・エミッタ電圧の安定した制御の実現も可能となる。その結果、先の実施の形態１と同様の効果が得られる。

実施の形態３．
本発明の実施の形態３では、先の実施の形態１または２の構成に対して、第１の制御信号Ｖｓ１としてＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号が入力される場合について説明する。本実施の形態３では、先の実施の形態１および２と同様である点の説明を省略し、先の実施の形態１および２と異なる点を中心に説明する。

図２５は、本発明の実施の形態３における試験回路１０の第１の制御信号源Ｓ１が第１の制御信号Ｖｓ１として出力するＰＷＭ信号の波形を示す概略図である。なお、図２５では、１サイクル分のＰＷＭ信号の拡大図も併せて図示されている。また、図２５では、ＰＷＭ信号のキャリア周波数が１００ｋＨｚである場合を例示している。

本実施の形態３では、先の実施の形態１における試験回路１０、すなわち図３に示す試験回路１０、または先の実施の形態２における試験回路１０、すなわち図２３に示す試験回路１０において、第１の制御信号源Ｓ１から第１の増幅素子Ａ１の正入力端子に第１の制御信号Ｖｓ１としてＰＷＭ信号が入力される。これにより、時間波形の異なる熱ストレスを被試験デバイスＱ１に与えることができる。その結果、被試験デバイスＱ１のジャンクション温度Ｔｊの所望のプロファイルが得られる。

以上、本実施の形態３のパワーサイクル試験回路は、先の実施の形態１または２の構成に対して、第１の制御信号源からコレクタ電流制御回路に入力される第１の制御信号がＰＷＭ信号となるように構成されている。これにより、先の実施の形態１および２と同様の効果が得られるとともに、時間波形の異なる熱ストレスを被試験デバイスに与えることができる。

実施の形態４．
本発明の実施の形態４では、先の実施の形態１および２と構成が異なる試験回路１０について説明する。なお、本実施の形態４では、先の実施の形態１～３と同様である点の説明を省略し、先の実施の形態１～３と異なる点を中心に説明する。

図２６は、本発明の実施の形態４における試験回路１０の構成を示す回路図である。図２６において、試験回路１０は、コレクタ電流制御回路１１、コレクタ・エミッタ電圧制御回路１２、第１の制御信号源Ｓ１、第２の制御信号源Ｓ２および定電圧源Ｖｃｃを備える。第２の制御信号源Ｓ２から出力される第２の制御信号Ｖｓ２は、直流電圧である。

第１の増幅素子Ａ１の正入力端子は、第１の制御信号源Ｓ１の正側と第２の制御信号源Ｓ２の負側との接続点に接続される。第１の制御信号源Ｓ１の正側は、第１の増幅素子Ａ１の正入力端子と第２の制御信号源Ｓ２の負側とに接続され、第１の制御信号源Ｓ１の負側は、負荷抵抗Ｒ１と定電圧源Ｖｃｃの負側とに接続される。第２の制御信号源Ｓ２の正側は、第２の増幅素子Ａ２の正入力端子に接続され、第２の制御信号源Ｓ２の負側は、第１の制御信号源Ｓ１の正側と第１の増幅素子Ａ１の正入力端子とに接続される。

ここで、先の実施の形態１における図３の試験回路１０と、本実施の形態４における図２６の試験回路１０とについて、図２７および図２８を参照しながら比較する。

図２７は、本発明の実施の形態１における試験回路１０の第１の制御信号源Ｓ１および第２の制御信号源Ｓ２からそれぞれ出力される第１の制御信号Ｖｓ１および第２の制御信号Ｖｓ２の時間波形を示す概略図である。図２８は、本発明の実施の形態４における試験回路１０の第１の制御信号源Ｓ１および第２の制御信号源Ｓ２からそれぞれ出力される第１の制御信号Ｖｓ１および第２の制御信号Ｖｓ２の時間波形を示す概略図である。

図３に示す試験回路１０では、図２７に示すように、被試験デバイスＱ１のコレクタ電流Ｉｃを制御するために第１の制御信号源Ｓ１からコレクタ電流制御回路１１にパルス形状の第１の制御信号Ｖｓ１が入力される。また、被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅを制御するために第２の制御信号源Ｓ２からコレクタ・エミッタ電圧制御回路１２にパルス形状の第２の制御信号Ｖｓ２が入力される。

一方、図２６に示す試験回路１０では、図２８に示すように、第１の制御信号源Ｓ１からコレクタ電流制御回路１１にパルス形状の第１の制御信号Ｖｓ１が入力され、第２の制御信号源Ｓ２からコレクタ・エミッタ電圧制御回路１２に一定の第２の制御信号Ｖｓ２が入力される。

このように、第１の制御信号源Ｓ１の正側と第２の制御信号源Ｓ２の負側とを接続することで、第２の制御信号源Ｓ２が出力する第２の制御信号Ｖｓ２を被試験デバイスＱ１のコレクタ・エミッタ電圧Ｖｃｅに一致させることができる。

以上、本実施の形態４のパワーサイクル試験回路によれば、先の実施の形態１の構成に対して、第１の増幅素子の正入力端子は、第１の制御信号源の正側と第２の制御信号源の負側との接続点と接続されるように構成されている。これにより、先の実施の形態１と同様の効果が得られるとともに、第２の制御信号源が出力する第２の制御信号を被試験デバイスのコレクタ・エミッタ電圧に一致させることができる。

実施の形態５．
本発明の実施の形態５では、複数の被試験デバイスＱ１のパワーサイクル試験を行うように構成された試験回路１０について説明する。なお、本実施の形態５では、先の実施の形態１～４と同様である点の説明を省略し、先の実施の形態１～４と異なる点を中心に説明する。

図２９は、本発明の実施の形態５における試験回路１０の構成を示す回路図である。図２９において、試験回路１０は、ｎ個のコレクタ電流制御回路１１（１），１１（２），・・・，１１（ｎ）と、コレクタ・エミッタ電圧制御回路１２と、第１の制御信号源Ｓ１と、第２の制御信号源Ｓ２と、定電圧源Ｖｃｃとを備える。ただし、ｎは２以上の整数である。

ｎ個のコレクタ電流制御回路１１（１）～１１（ｎ）は、それぞれ、並列に接続されており、上述したコレクタ電流制御回路１１と同様の構成を有している。なお、図２９では、コレクタ電流制御回路１１（１）～１１（ｎ）の各構成要素を区別するため、構成要素の符号の末尾に（１），（２），・・・，（ｎ）を付している。

ｎ個の被試験デバイスＱ１（１）～Ｑ１（ｎ）は、上述した被試験デバイスＱ１と同様の構成を有している。なお、図２９では、被試験デバイスＱ１（１）～Ｑ（ｎ）の各構成要素を区別するため、構成要素の末尾に（１），（２），・・・，（ｎ）を付している。

第１の制御信号源Ｓ１の負側は、負荷抵抗Ｒ１（１）～Ｒ１（ｎ）と、定電圧源Ｖｃｃの負側とに接続され、第１の制御信号源Ｓ１の正側は、第１の増幅素子Ａ１（１）～Ａ１（ｎ）の正入力端子と、第２の制御信号源Ｓ２の負側に接続されている。

コレクタ・エミッタ電圧制御回路１２の第２の増幅素子Ａ２において、正入力端子は、第２の制御信号源Ｓ２の正側に接続され、負入力端子は、端子Ｔ１１（１）～Ｔ１１（ｎ）と、端子Ｔ２２とに接続されている。補助デバイスＱ２の端子Ｔ２１は、定電圧源Ｖｃｃの正側に接続されている。

このように、試験回路１０は、先の実施の形態４の構成に対して、コレクタ電流制御回路１１が複数並列に接続されて構成されているので、複数の被試験デバイスＱ１を同時に駆動させてパワーサイクル試験を行うことができる。

以上、本実施の形態５のパワーサイクル試験回路によれば、先の実施の形態４の構成に対して、コレクタ電流制御回路は、複数並列に接続されて構成されている。これにより、先の実施の形態４と同様の効果が得られるとともに、複数の被試験デバイスを同時に駆動させてパワーサイクル試験を行うことができる。

１０パワーサイクル試験回路、１１コレクタ電流制御回路、１２コレクタ・エミッタ電圧制御回路、１００パワーサイクル試験回路、Ａ１第１の増幅素子、Ａ２第２の増幅素子、Ｉｃｃ電流源、Ｑ１被試験デバイス、Ｑ２補助デバイス、Ｒ１負荷抵抗、Ｓ１第１の制御信号源、Ｓ２第２の制御信号源、Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３端子、Ｖｂゲート電圧源、Ｖｃｃ定電圧源。

Claims

第１の制御信号を出力する第１の制御信号源と、
第２の制御信号を出力する第２の制御信号源と、
前記第１の制御信号源から入力される前記第１の制御信号に従って、被試験デバイスのコレクタ電流を制御するコレクタ電流制御回路と、
前記コレクタ電流制御回路による前記コレクタ電流の制御とは独立して、前記第２の制御信号源から入力される前記第２の制御信号に従って、前記被試験デバイスのコレクタ・エミッタ電圧を制御するコレクタ・エミッタ電圧制御回路と、
前記被試験デバイスを駆動させるためのパワーを供給する定電圧源と、
を備え、
前記コレクタ電流制御回路は、
負荷抵抗と、
前記第１の制御信号源の正側に接続される正入力端子と、前記被試験デバイスのエミッタ端子と前記負荷抵抗との接続点に接続される負入力端子と、前記被試験デバイスのゲート端子に接続される出力端子とを有する第１の増幅素子と、
を備え、
前記コレクタ・エミッタ電圧制御回路は、
補助デバイスと、
前記第２の制御信号源の正側に接続される正入力端子と、前記補助デバイスの出力端子と前記被試験デバイスのコレクタ端子との接続点に接続される負入力端子と、前記補助デバイスの制御端子に接続される出力端子とを有する第２の増幅素子と、
を備え、
前記第１の増幅素子の前記正入力端子は、前記第１の制御信号源の正側と前記第２の制御信号源の負側とに接続される接続点と接続される
パワーサイクル試験回路。
前記第１の制御信号は、ＰＷＭ信号である
請求項１に記載のパワーサイクル試験回路。
前記コレクタ電流制御回路は、複数並列に接続されて構成される
請求項１に記載のパワーサイクル試験回路。