JP2017175178A - ゲート駆動回路、半導体装置 - Google Patents

Abstract

【課題】本発明は、弊害なくスイッチング損失を低減できるゲート駆動回路と半導体装置を提供することを目的とする。【解決手段】ドレインが電源用端子に接続された第１スイッチング素子と、ドレインが該第１スイッチング素子のソースに接続された第２スイッチング素子と、該第１スイッチング素子のゲートと該第２スイッチング素子のゲートに接続された入力端子と、該第１スイッチング素子と該第２スイッチング素子の接続部分に接続された出力端子と、温度に比例した電圧を出力するアナログ温度出力回路と、該第１スイッチング素子をオンさせる信号と同期して、該アナログ温度出力回路の出力に比例して該出力端子への供給電流を増加させる電流増加スイッチング素子とを備える。【選択図】図２

Description

本発明は、スイッチング素子にゲート駆動信号を供給するゲート駆動回路と、ゲート駆動回路を備えた半導体装置に関する。

特許文献１には、大電流動作時でのチップの発熱による温度上昇に対応してパワーＭＯＳＦＥＴの駆動電圧レベルを大きくしてオン抵抗値Ｒonの増加による導通損失を防いで効率向上を図ることができる技術が開示されている。

特開２００８−０１７６２５号公報

電力損失を低減したパワーモジュールが求められているにも関わらず、ＩＧＢＴの世代毎のＤＣ損失の低減量は飽和傾向にある。そこで、スイッチング損失を低減するためにパワーデバイスのゲート抵抗を下げることがある。しかし、ゲート抵抗は温度が上がるほど抵抗値が大きくなる「正の温度特性」があるので、高温において、ゲート抵抗が高くなりゲートにチャージされる電流が低下する。そうすると、パワーデバイスのスイッチングスピードが低下し、スイッチング時の電力損失が増大してしまう。

この問題を改善するために、ゲート抵抗を更に下げて供給電流を増やそうとすると、低温におけるゲート抵抗が不十分となり、パワーデバイスのスイッチング時のｄＶ/ｄｔが急峻となる。そうするとオフ状態のパワーデバイスのゲートに帰還容量を通してｄＶ/ｄｔ電流が流れ込み、ゲート電圧が持ち上がることでパワーデバイスがオンしてしまうことがある。また、ゲート抵抗を下げてスイッチングが高速化すると、電圧変化及び電流変化が急峻となり、パワーデバイスのエミッションノイズが増加するという問題もあった。

このように、単にゲート抵抗の抵抗値を下げただけでは様々な弊害が生じる。高温にてパワーデバイスの駆動能力を増加させスイッチング損失を低減しつつ、低温では駆動能力を減少させｄＶ/ｄｔの高速化を抑えてゲート浮き及びノイズの増加を抑制する必要があった。

本発明は、上述のような課題を解決するためになされたもので、弊害なくスイッチング損失を低減できるゲート駆動回路と半導体装置を提供することを目的とする。

本願の発明に係るゲート駆動回路は、ドレインが電源用端子に接続された第１スイッチング素子と、ドレインが該第１スイッチング素子のソースに接続された第２スイッチング素子と、該第１スイッチング素子のゲートと該第２スイッチング素子のゲートに接続された入力端子と、該第１スイッチング素子と該第２スイッチング素子の接続部分に接続された出力端子と、温度に比例した電圧を出力するアナログ温度出力回路と、該第１スイッチング素子をオンさせる信号と同期して、該アナログ温度出力回路の出力に比例して該出力端子への供給電流を増加させる電流増加スイッチング素子と、を備えたことを特徴とする。

本願の発明に係る他のゲート駆動回路は、ドレインが電源用端子に接続された第１スイッチング素子と、ドレインが該第１スイッチング素子のソースに接続された第２スイッチング素子と、該第１スイッチング素子のゲートと該第２スイッチング素子のゲートに接続された入力端子と、該第１スイッチング素子と該第２スイッチング素子の接続部分に接続された出力端子と、温度に比例した電圧を出力するアナログ温度出力回路と、該第２スイッチング素子をオンさせる信号と同期して、該アナログ温度出力回路の出力に比例して該出力端子からの吸い込み電流を増加させる電流吸い込みスイッチング素子と、を備えたことを特徴とする。

本願の発明に係る他のゲート駆動回路は、温度に比例した電圧を出力するアナログ温度出力回路と、ドレインが該アナログ温度出力回路の出力に接続された第１スイッチング素子と、ドレインが該第１スイッチング素子のソースに接続された第２スイッチング素子と、該第１スイッチング素子のゲートと該第２スイッチング素子のゲートに接続された入力端子と、該第１スイッチング素子と該第２スイッチング素子の接続部分に接続された出力端子と、を備えたことを特徴とする。

本願の発明に係る半導体装置は、ゲート駆動回路が形成された第１チップと、ゲート駆動回路が形成された第２チップと、該第２チップに電源供給する電源と、該電源の電圧を昇圧して該第１チップに供給するブートストラップ回路と、温度に比例した電圧を出力するアナログ温度出力回路と、を備え、該ブートストラップダイオードに流れる電流を該アナログ温度出力回路の出力電圧に比例させたことを特徴とする。

本発明によれば、マイコンから出力されるパワーデバイスをオンする信号に同期して、パワーデバイスのゲートに、温度に比例した電流を付加するので、弊害なくスイッチング損失を低減できる。

ゲート駆動回路を含むシステムを示す図である。 実施の形態１に係るゲート駆動回路の回路図である。 アナログ温度出力回路の温度特性を示す図である。 電流増加スイッチング素子の特性を示す図である。 実施の形態２に係るゲート駆動回路の回路図である。 変形例に係るゲート駆動回路の回路図である。 アナログ温度出力回路の動作温度範囲を示す図である。 実施の形態３に係るゲート駆動回路の回路図である。 変形例に係るゲート駆動回路の回路図である。 実施の形態４に係るゲート駆動回路の回路図である。 実施の形態５に係るゲート駆動回路の回路図である。 実施の形態６に係るゲート駆動回路の回路図である。 実施の形態７に係る半導体装置の回路図である。 実施の形態８に係るゲート駆動回路の回路図である。 実施の形態９に係る半導体装置の回路図である。 変形例に係る半導体装置の回路図である。

本発明の実施の形態に係るゲート駆動回路と半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係るゲート駆動回路１２を含むシステムを示す図である。パワーデバイス１４をオンオフさせる信号はマイコン１０からゲート駆動回路１２へ出力される。この信号はゲート駆動回路１２で電圧出力に変換され、ゲート抵抗１３を経由してパワーデバイス１４へ伝達される。パワーデバイス１４のセンス電流が信号１６としてゲート駆動回路１２へ伝達される。

図２は、ゲート駆動回路１２の回路図である。ゲート駆動回路１２は、第１スイッチング素子２０と第２スイッチング素子２２で構成されるＣＭＯＳインバータを備えている。第１スイッチング素子２０のドレインは電源用端子２５に接続されている。第２スイッチング素子２２のドレインは第１スイッチング素子２０のソースに接続されている。第１スイッチング素子２０はp-channel MOSFETであり、第２スイッチング素子２２はn-channel MOSFETである。

第１スイッチング素子２０のゲートと第２スイッチング素子２２のゲートに入力端子２３が接続されている。第１スイッチング素子２０と第２スイッチング素子２２の接続部分に出力端子２４が接続されている。前述のマイコン１０からの入力信号が入力端子２３に入力され、出力端子２４からの出力がパワーデバイス１４に出力される。パワーデバイス１４をオンする場合、マイコン１０からの入力信号により第１スイッチング素子２０をオンし駆動電源Ｖｃｃからの電流でパワーデバイス１４のゲートをチャージする。一方、パワーデバイス１４をオフする場合、マイコン１０からの入力信号により第２スイッチング素子２２をオンしパワーデバイス１４のゲートをディスチャージする。チャージ及びディスチャージを行う電流の値はゲート抵抗１３に依存する。そのため、ゲート抵抗１３は仕様等に応じて適切な値となるように設計する。

ゲート駆動回路１２は、ゲート駆動回路１２の温度に比例した電圧を出力するアナログ温度出力回路３０を備えている。図３は、アナログ温度出力回路３０の特性を示す図である。アナログ温度出力回路３０は、温度が高いほど高い電圧を出力する。

図２の説明に戻る。アナログ温度出力回路３０には、アナログスイッチ３２が接続されている。アナログスイッチ３２には、入力端子２３に印加された入力信号を反転させるＮＯＴ回路３１の出力が接続されている。アナログスイッチ３２には、アナログ温度出力回路３０の出力とＮＯＴ回路３１の出力が入力される。アナログスイッチ３２は、第１スイッチング素子２０をオンさせる信号がＮＯＴ回路３１に入力されたときに、アナログ温度出力回路３０の出力電圧を出力する。

アナログスイッチ３２の出力にはアンプ３４が接続されている。アンプ３４の出力はスイッチング素子３６のゲートに接続されている。スイッチング素子３６のドレインは抵抗を介して電源用端子２５に接続され、スイッチング素子３６のソースはＧＮＤに接続されている。

ゲート駆動回路１２は、p-channel MOSFETで形成された電流増加スイッチング素子３８を備えている。電流増加スイッチング素子３８のドレインは電源用端子２５に接続され、電流増加スイッチング素子３８のソースは出力端子２４に接続されている。電流増加スイッチング素子３８は、第１スイッチング素子２０と並列に接続されている。電流増加スイッチング素子３８のゲートは、スイッチング素子３６のドレインに接続されている。

ゲート駆動回路１２の動作を説明する。パワーデバイス１４をオンさせる場合、入力端子２３から第１スイッチング素子２０へ、第１スイッチング素子２０をオンさせる信号（以後、第１オン信号と称することがある）が印加される。これにより駆動電源Ｖｃｃからの電流が出力端子２４を経由してパワーデバイス１４のゲートに印加される。

このとき、第１オン信号がＮＯＴ回路３１を経由してアナログスイッチ３２に伝達される。そうすると、アナログスイッチ３２はアナログ温度出力回路３０の出力電圧をアンプ３４に伝達する。アンプ３４で増幅された電圧がスイッチング素子３６に印加されることで、電流増加スイッチング素子３８がオンする。すなわち、電流増加スイッチング素子３８のゲートには、アナログ温度出力回路３０の出力に比例した電圧が印加される。

図４は、電流増加スイッチング素子３８の特性を示す図である。電流増加スイッチング素子３８のゲートに印加される電圧（Ｖｇｓ）が高いほど、電流増加スイッチング素子３８の電流（Ｉｄｓ）が増加する。温度が高いほどＶｇｓが大きくなるので、温度が高いとＩｄｓが大きくなり、温度が低いとＩｄｓが小さくなる。このＩｄｓは、第１スイッチング素子２０をとおって出力端子２４に流れる電流に加算される。

したがって、高温下でパワーデバイス１４をオンするときにパワーデバイス１４のゲートに大きな電流を供給できるのでオン損失を低減することができる。これにより、高温でゲート抵抗１３が高くなることによる弊害を解消できる。また、低温下でパワーデバイス１４をオンするときには、電流増加スイッチング素子３８の電流Ｉｄｓは小さいので、パワーデバイス１４の出力能力が低くなる。これにより、パワーデバイス１４のスイッチングのｄＶ/ｄｔが高速化することを抑えてゲート浮きの発生及びデバイスのエミッションノイズの増加を抑制することができる。

さらに、アナログスイッチ３２は、第１スイッチング素子２０をオンさせる第１オン信号が入力端子２３に伝達されているときだけ、アナログ温度出力回路３０の出力をアンプ３４に伝達する。このように第１スイッチング素子２０をオンさせる信号と同期して、電流増加スイッチング素子３８をオンすることで、第１スイッチング素子２０がオフ状態の期間に電流増加スイッチング素子３８から出力端子２４に電流が流れることを防止できる。

本発明の実施の形態１に係るゲート駆動回路１２の重要な特徴は、アナログ温度出力回路３０の出力に比例して出力端子２４への供給電流を増加させる電流増加スイッチング素子３８を備えたことである。その特徴を失わない範囲でゲート駆動回路１２の構成を変形することができる。例えば、アナログ温度出力回路３０に、ゲート駆動回路１２以外の部分の温度に比例した電圧を出力させてもよい。例えばゲート抵抗１３の温度に比例した電圧を出力させることが好ましい。スイッチング素子のタイプは適宜変更することができる。アナログ温度出力回路３０から電流増加スイッチング素子３８への信号の伝達方法は、適宜変更することができる。

これらの変形は以下の実施の形態に係るゲート駆動回路と半導体装置に適宜応用することができる。なお、以下の実施の形態に係るゲート駆動回路と半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。

実施の形態２．
図５は、実施の形態２に係るゲート駆動回路の回路図である。このゲート駆動回路にはコンパレータ４０とＡＮＤ回路４２が設けられている。コンパレータ４０には、アナログ温度出力回路３０の出力電圧と、予め定められた基準電圧Ｖｒｅｆが入力される。そして、コンパレータ４０は、出力電圧が基準電圧より大きい場合だけ信号を出力する。出力される信号はデジタル信号である。

ＡＮＤ回路４２には、コンパレータ４０の出力とＮＯＴ回路３１の出力が入力される。ＡＮＤ回路４２はこれらの論理積を出力する。ＡＮＤ回路４２から出力があるのは、アナログ温度出力回路３０の出力電圧が基準電圧Ｖｒｅｆより高く、しかも第１スイッチング素子２０をオンさせる第１オン信号が出されているときだけである。ＡＮＤ回路４２からアナログスイッチ３２へ出力信号が出ているとき、アナログスイッチ３２は、アナログ温度出力回路３０の出力電圧をアンプ３４に伝達する。

このように、コンパレータ４０が信号を出力するときだけ、電流増加スイッチング素子３８で出力端子２４への供給電流を増加させる。そのため、アナログ温度出力回路３０によって基準電圧Ｖｒｅｆより高い電圧が生成された場合のみ、電流増加スイッチング素子３８をオンさせることができる。これにより、設計自由度の幅を広げることができる。

図６は、変形例に係るゲート駆動回路の回路図である。アナログ温度出力回路３０の出力電圧と予め定められた基準電圧Ｖｒｅｆ１とを入力とするコンパレータ５０が設けられている。コンパレータ５０の出力は、アナログ温度出力回路３０の出力が基準電圧Ｖｒｅｆ１より大きいときにHighとなる。コンパレータ５０の出力がHighとなるのは、例えば温度が７０℃よりも高いときである。

アナログ温度出力回路３０の出力電圧と予め定められた基準電圧Ｖｒｅｆ２とを入力とするコンパレータ５２が設けられている。コンパレータ５２の出力はＮＯＴ回路５４によって反転させられる。ＮＯＴ回路５４の出力がHighとなるのは、アナログ温度出力回路３０の出力が基準電圧Ｖｒｅｆ２より小さいときである。ＮＯＴ回路５４の出力がHighとなるのは、例えば温度が１５０℃より低いときである。

コンパレータ５０の出力とＮＯＴ回路５４の出力は、ＡＮＤ回路５６に入力し、それらの論理積がＡＮＤ回路５８へ出力される。ゲート駆動回路１２の温度が７０℃より高く１５０℃より低いとき、ＡＮＤ回路５６の出力がHighとなる。したがって、ＡＮＤ回路５８は、ゲート駆動回路の温度が７０℃より高く１５０℃より低く、しかも第１オン信号が出されているときアナログスイッチ３２にHigh信号を出す。

このように構成することで、ゲート駆動回路の温度が７０℃より高く１５０℃より低いときに、電流増加スイッチング素子３８をオンすることができる。これにより、スイッチング時のｄＶ/ｄｔの高速化を抑えてエミッションノイズの増加を抑制することができる。図７は、電流増加スイッチング素子のゲート電圧がＶｇｓ１とＶｇｓ２の間にあるときにだけ、電流増加スイッチング素子３８をオンすることを示す図である。Ｖｇｓ１は例えば温度が７０℃のときのＶｇｓであり、Ｖｇｓ２は例えば温度が１５０℃のときのＶｇｓである。

このように、変形例に係るゲート駆動回路は、アナログ温度出力回路３０の出力電圧が予め定められた下限値と予め定められた上限値の間にある場合にだけ、電流増加スイッチング素子３８が出力端子２４への供給電流を増加させるものである。この特徴を失わない範囲で変形例に係るゲート駆動回路を変形することができる。例えば、上述の温度範囲は例示であり、例えば検出温度が−４０℃〜０℃の範囲において電流増加スイッチング素子３８をオンにしてもよい。

実施の形態３．
図８は、実施の形態３に係るゲート駆動回路の回路図である。図８には、説明の便宜上パワーデバイス１４を記載した。この回路は、図５の回路に、コンパレータ６０とＡＮＤ回路６２を加えたものである。コンパレータ６０には、パワーデバイス１４を流れる電流と基準電流Ｉｒｅｆが入力される。コンパレータ６０は、パワーデバイス１４の電流が基準電流Ｉｒｅｆより大きいときだけ、High信号を出力する。

コンパレータ６０の出力とコンパレータ４０の出力の論理積がＡＮＤ回路６２からＡＮＤ回路４２へ出力される。したがって、パワーデバイス１４に一定以上の電流が流れているときにだけ、電流増加スイッチング素子３８をオンすることができる。電流増加スイッチング素子３８は、パワーデバイス１４の電流が予め定められた値よりも大きいときだけ、出力端子２４に流れる電流を増加させる。

実施の形態３に係るゲート駆動回路は、温度と、パワーデバイス１４の電流に応じて電流増加スイッチング素子３８のオンオフを制御するものである。これにより、設計自由度を向上させることができる。

図９は、変形例に係るゲート駆動回路の回路図である。パワーデバイス１４の電流が電流信号出力回路７０に印加される。電流信号出力回路７０は、パワーデバイス１４の電流をアナログ信号としてアナログ温度出力回路３０の出力に加算する。こうすることで、電流増加スイッチング素子３８は、アナログ温度出力回路３０の出力と、パワーデバイス１４の電流に比例した電圧との和に比例して、出力端子２４に流れる電流を増加させる。パワーデバイス１４の主電流が高くなるとパワーデバイス１４の損失が高くなる。そこで、この変形例のように、パワーデバイス１４を流れる主電流が高いときのゲート駆動回路１２の出力能力を増加させることで、当該損失を抑制できる。

実施の形態４．
図１０は、実施の形態４に係るゲート駆動回路の回路図である。このゲート駆動回路は、電流吸い込みスイッチング素子８０を備えている。アナログ温度出力回路３０の出力が、アナログスイッチ８２とアンプ８４を経由して電流吸い込みスイッチング素子８０のゲートに伝達される。電流吸い込みスイッチング素子８０のドレインは出力端子２４に接続され、ソースはＧＮＤに接続されている。電流吸い込みスイッチング素子８０は、第２スイッチング素子２２と並列に接続されている。

アナログスイッチ８２は、第２スイッチング素子２２をオンさせる信号（第２オン信号と称する）が入力端子２３に伝達されたときに、アナログ温度出力回路３０の出力をアンプ８４に伝達する。アナログ温度出力回路３０からアンプ８４に伝達された信号は、電流吸い込みスイッチング素子８０をオンさせる。したがって、第２スイッチング素子２２をオンさせる信号と同期して、アナログ温度出力回路３０の出力に比例して出力端子２４からの吸い込み電流を増加させることができる。上記のとおり動作する電流吸い込みスイッチング素子８０を設けることで、高温時には出力端子２４からの吸い込み電流が大きくなるのでパワーデバイス１４のオフ時のスイッチングスピードが速くなり、オフ時のロスを低減できる。一方、低温時には出力端子２４からの吸い込み電流が小さくなるのでｄｉ/ｄｔの高速化を抑制し、オフサージを抑制することができる。

実施の形態５．
図１１は、実施の形態５に係るゲート駆動回路の回路図である。このゲート駆動回路は、実施の形態４で説明した電流吸い込みスイッチング素子８０を備える構成に、実施の形態１で説明した電流増加スイッチング素子３８を備える構成を組み入れたものである。第１スイッチング素子２０をオンさせる信号と同期して電流増加スイッチング素子３８がオンし、第２スイッチング素子２２をオンさせる信号と同期して電流吸い込みスイッチング素子８０がオンする。

このように、パワーデバイス１４のオンオフ時のゲート電流を温度に連動させることで、低温ではパワーデバイス１４の駆動能力が下がりゲート浮きとノイズを抑制することができ、高温ではパワーデバイスの駆動能力が上がりスイッチングトータルのロスを改善することができる。また、電流増加スイッチング素子３８と電流吸い込みスイッチング素子８０を両方とも備えることで、デットタイムのマージンが減少することを抑制できる。

実施の形態６．
図１２は、実施の形態６に係るゲート駆動回路の回路図である。このゲート駆動回路はスイッチ９０を備えている。スイッチ９０は、入力端子２３に接続されている。スイッチ９０は、電流増加スイッチング素子３８のゲート、出力端子２４及び電流吸い込みスイッチング素子８０のドレインに接続されている。

スイッチ９０は、入力端子２３の電圧に応じて、電流増加スイッチング素子３８と電流吸い込みスイッチング素子８０のいずれか一方をオンするものである。具体的には、スイッチ９０は、入力端子２３に第１スイッチング素子２０をオンさせる第１オン信号が伝達されたとき、電流増加スイッチング素子３８のゲートと電流吸い込みスイッチング素子８０を接続する。そうすると、電流吸い込みスイッチング素子８０は図２のスイッチング素子３６と同様に機能するので、電流増加スイッチング素子３８をオンすることができる。他方、スイッチ９０は、入力端子２３に第２スイッチング素子２２をオンさせる第２オン信号が伝達されたとき、電流吸い込みスイッチング素子８０を出力端子２４に接続する。

機能的に言えば、スイッチ９０は図１１のアナログスイッチ３２、８２を１つに集約したものである。したがって、簡素な回路構成で、図１１のゲート駆動回路と同じ効果を得ることができる。

実施の形態７．
図１３は、実施の形態７に係るゲート駆動回路等を示す図である。パワーデバイス１４ａ、１４ｂがトーテムポール接続されている。パワーデバイス１４ａはゲート駆動回路が形成された第１チップ１０２で制御され、パワーデバイス１４ｂはゲート駆動回路が形成された第２チップ１０３で制御される。第１チップ１０２は、ここまでの実施の形態で説明したゲート駆動回路からアナログ温度出力回路３０を除いた要素を組み込んだ１つのチップとして構成される。第２チップ１０３も同様である。アナログ温度出力回路３０はそのチップの外部に設けられる。

例えばアナログ温度出力回路３０は、第２チップ１０３の上に設けられている。この場合、第２チップ１０３にパッドを設ける。そしてフレーム又は金線等を用いて、そのパッドとアナログ温度出力回路３０の出力を接続する。実施の形態７の構成によれば、ゲート駆動回路が形成されたチップ内にアナログ温度出力回路３０を組み込む必要がないので、当該チップのサイズが大きくなることを防止できる。

実施の形態８．
図１４は、実施の形態８に係るゲート駆動回路等を示す図である。ゲート駆動回路の温度に比例した電圧を出力するアナログ温度出力回路３０の出力は、アンプ１１０を介して第１スイッチング素子２０のドレインに接続されている。第２スイッチング素子２２のドレインは、第１スイッチング素子２０のソースに接続されている。

アンプ１１０で増幅したアナログ温度出力回路３０の出力を、第１スイッチング素子２０と第２スイッチング素子２２で構成されるＣＭＯＳインバータの電源として用いる。そのため、ゲート駆動回路が高温であればパワーデバイス１４のゲート電圧が上がりスイッチング時のロスを改善でき、ゲート駆動回路が低温であればパワーデバイス１４のゲート電圧が下がりゲート浮きとノイズを抑制することができる。

実施の形態９．
図１５は、実施の形態９に係る半導体装置の回路図である。パワーデバイス１４ａを駆動するためのゲート駆動回路が形成された第１チップ１０２と、パワーデバイス１４ｂを駆動するためのゲート駆動回路が形成された第２チップ１０３とが設けられている。第１チップ１０２と第２チップ１０３に電源供給する電源１２０が設けられている。電源１２０の電圧を昇圧して第１チップ１０２に供給するブートストラップ回路として、ブートストラップダイオードＢＳＤとブートストラップキャパシタＢＳＣが設けられている。

電源１２０とブートストラップダイオードＢＳＤの間にスイッチング素子１２４が設けられている。スイッチング素子１２４は例えばｐＭＯＳである。このスイッチング素子１２４のオンオフは、温度に比例した電圧を出力するアナログ温度出力回路３０の出力電圧によって制御される。したがって、高温であればブートストラップダイオードＢＳＤに供給される電流が大きくなり、低温であればブートストラップダイオードＢＳＤに供給される電流が小さくなる。ブートストラップダイオードＢＳＤに流れる電流は、アナログ温度出力回路３０の出力電圧に比例する。したがって、第１チップ１０２に供給される電圧を温度に依存させることができる。

この回路構成により、高温ではパワーデバイス１４ａへの電流供給能力を上昇させスイッチングを高速にすることで損失を低減することができる。他方、低温ではパワーデバイス１４ａへの電源供給能力を低下させパワーデバイス１４ａのスイッチング時のｄＶ/ｄｔの高速化を抑えるとともに、ゲート浮き及びノイズの増加を抑制できる。

図１６は、変形例に係る半導体装置の回路図である。スイッチング素子１２２、１２４を第２チップ１０３の中に設けた。これによりスイッチング素子１２２、１２４を設けたことによる部品点数の増加を防止できる。スイッチング素子１２２、１２４のどちらか一方だけを第２チップ１０３に組み込んでもよい。

本実施形態では、ブートストラップ回路を有する半導体装置について説明したが、上記の技術は、電源電圧を昇圧又は降圧してチップに供給する回路において広く応用できるものである。

ここまでの各実施形態で説明したゲート駆動回路又は半導体装置を、三相ブリッジインバータを構成するパワーデバイスの駆動に用いることができる。それによりインバータシステムの損失を低減することができる。なお、ここまでで説明した各実施の形態に係るゲート駆動回路と半導体装置の特徴は適宜に組み合わせて用いてもよい。

１２ ゲート駆動回路、 １３ ゲート抵抗、 １４ パワーデバイス、 ２０ 第１スイッチング素子、 ２２ 第２スイッチング素子、 ２３ 入力端子、 ２４ 出力端子、 ２５ 電源用端子、 ３０ アナログ温度出力回路、 ３８ 電流増加スイッチング素子、 ４０ コンパレータ、 ８０ 電流吸い込みスイッチング素子

Claims (15)

1. ドレインが電源用端子に接続された第１スイッチング素子と、
   ドレインが前記第１スイッチング素子のソースに接続された第２スイッチング素子と、
   前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートに接続された入力端子と、
   前記第１スイッチング素子と前記第２スイッチング素子の接続部分に接続された出力端子と、
   温度に比例した電圧を出力するアナログ温度出力回路と、
   前記第１スイッチング素子をオンさせる信号と同期して、前記アナログ温度出力回路の出力に比例して前記出力端子への供給電流を増加させる電流増加スイッチング素子と、を備えたことを特徴とするゲート駆動回路。
2. 前記電流増加スイッチング素子のドレインは前記電源用端子に接続され、前記電流増加スイッチング素子のソースは前記出力端子に接続されたことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記アナログ温度出力回路の出力電圧と、予め定められた基準電圧とを入力とし、前記出力電圧が前記基準電圧より大きい場合だけ信号を出力するコンパレータを備え、
   前記電流増加スイッチング素子は、前記コンパレータが信号を出力するときだけ、前記出力端子への供給電流を増加させることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記アナログ温度出力回路の出力電圧と、予め定められた基準電圧とを入力とする２つのコンパレータを備え、
   前記２つのコンパレータにより、前記出力電圧が予め定められた下限値と予め定められた上限値の間にある場合にだけ、前記電流増加スイッチング素子が前記出力端子への供給電流を増加させることを特徴とする請求項２に記載のゲート駆動回路。
5. 前記電流増加スイッチング素子は、前記出力端子から出力された電流によって駆動する素子の電流が予め定められた値よりも大きいときだけ、前記出力端子への供給電流を増加させることを特徴とする請求項１〜４のいずれか１項に記載のゲート駆動回路。
6. 前記電流増加スイッチング素子は、前記アナログ温度出力回路の出力と、前記出力端子から出力された電流によって駆動する素子の電流に比例した電圧との和に比例して、前記出力端子への供給電流を増加させることを特徴とする請求項１〜４のいずれか１項に記載のゲート駆動回路。
7. 前記第１スイッチング素子、前記第２スイッチング素子、前記入力端子、前記出力端子及び前記電流増加スイッチング素子は１つのチップで形成され、
   前記アナログ温度出力回路は、前記チップの外部に設けられたことを特徴とする請求項１〜６のいずれか１項に記載のゲート駆動回路。
8. ドレインが電源用端子に接続された第１スイッチング素子と、
   ドレインが前記第１スイッチング素子のソースに接続された第２スイッチング素子と、
   前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートに接続された入力端子と、
   前記第１スイッチング素子と前記第２スイッチング素子の接続部分に接続された出力端子と、
   温度に比例した電圧を出力するアナログ温度出力回路と、
   前記第２スイッチング素子をオンさせる信号と同期して、前記アナログ温度出力回路の出力に比例して前記出力端子からの吸い込み電流を増加させる電流吸い込みスイッチング素子と、を備えたことを特徴とするゲート駆動回路。
9. 前記第１スイッチング素子をオンさせる信号と同期して、前記アナログ温度出力回路の出力に比例して前記出力端子への供給電流を増加させる電流増加スイッチング素子を備えたこと特徴とする請求項８に記載のゲート駆動回路。
10. 前記入力端子の電圧に応じて、前記電流増加スイッチング素子と前記電流吸い込みスイッチング素子のいずれか一方をオンするスイッチを備えたことを特徴とする請求項９に記載のゲート駆動回路。
11. 前記第１スイッチング素子、前記第２スイッチング素子、前記入力端子、前記出力端子及び前記電流吸い込みスイッチング素子は１つのチップで形成され、
    前記アナログ温度出力回路は、前記チップの外部に設けられたことを特徴とする請求項８に記載のゲート駆動回路。
12. 温度に比例した電圧を出力するアナログ温度出力回路と、
    ドレインが前記アナログ温度出力回路の出力に接続された第１スイッチング素子と、
    ドレインが前記第１スイッチング素子のソースに接続された第２スイッチング素子と、
    前記第１スイッチング素子のゲートと前記第２スイッチング素子のゲートに接続された入力端子と、
    前記第１スイッチング素子と前記第２スイッチング素子の接続部分に接続された出力端子と、を備えたことを特徴とするゲート駆動回路。
13. ゲート駆動回路が形成された第１チップと、
    ゲート駆動回路が形成された第２チップと、
    前記第２チップに電源供給する電源と、
    前記電源の電圧を昇圧して前記第１チップに供給するブートストラップ回路と、
    温度に比例した電圧を出力するアナログ温度出力回路と、を備え、
    前記ブートストラップ回路に流れる電流を前記アナログ温度出力回路の出力電圧に比例させたことを特徴とする半導体装置。
14. 前記電源と前記ブートストラップ回路の間に設けられ、前記アナログ温度出力回路の出力電圧によってオンオフが制御されるスイッチング素子を備えたことを特徴とする請求項１３に記載の半導体装置。
15. 前記スイッチング素子を前記第２チップの中に設けたことを特徴とする請求項１４に記載の半導体装置。
    
    

Images