JP2017509293A - バイポーラゲートドライバ - Google Patents

Abstract

一つの態様によれば、本発明の実施形態はゲートドライバを提供し、ゲートドライバは、コントローラに結合され、コントローラから各々が制御グランドに対する電圧を有する制御信号を受信し、各制御信号の電圧をチップグランドに対して再設定し、再設定された制御信号を発生するレベルシフタ回路と、レベルシフタ回路に結合されたゲートドライバチップであって、少なくとも一つの半導体デバイスに結合されるように構成され、更に少なくとも一つの半導体デバイスに再設定された制御信号に基づいてバイポーラ制御信号を供給するように構成されたゲートドライバチップと、ゲートドライバチップ及びチップグランドに結合された少なくとも一つの電源であって、少なくとも一つの正電源電圧をゲートドライバチップに供給するとともに、少なくとも一つの負電源電圧をゲートドライバチップ及びチップグランドに供給するように構成された少なくとも一つの電源とを備える。【選択図】図２

Description

本発明は概してゲートドライバに関する。

ゲートドライバはコントローラからの低電力入力を受け取り、絶縁ゲートバイポーラトランシーバ（ＩＧＢＴ）又は金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのトランジスタのゲートのための高電流駆動入力を発生する電力増幅器である。ゲートドライバはハーフ／フルブリッジインバータ及びハーフ／フルコンバータなどの電力変換装置用に広く使用されている。

本発明の少なくとも一つの態様はゲートドライバであり、前記ゲートドライバは、コントローラに結合され、前記コントローラから各々が制御グランドに対する電圧を有する制御信号を受信し、各制御信号の前記電圧をチップグランドに対して再設定し、再設定された制御信号を発生するレベルシフタ回路と、前記レベルシフタ回路に結合されたゲートドライバチップであって、少なくとも一つの半導体デバイスに結合されるように構成され、更に前記少なくとも一つの半導体デバイスに前記再設定された制御信号に基づいてバイポーラ制御信号を供給するように構成されたゲートドライバチップと、前記ゲートドライバチップ及び前記チップグランドに結合された少なくとも一つの電源であって、少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するとともに、少なくとも一つの負電源電圧を前記ゲートドライバチップ及び前記チップグランドに供給するように構成された少なくとも一つの電源とを備える。

一実施形態によれば、前記少なくとも一つの電源は、前記ゲートドライバチップに結合され、前記少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するように構成された少なくとも一つの正電源と、前記ゲートドライバチップ及び前記チップグランドに結合され、前記少なくとも一つの負電源電圧を前記ゲートドライバチップと前記チップグランドに供給するように構成された少なくとも一つの負電源とを含む。一実施形態では、前記ゲートドライバチップは、前記レベルシフタ回路に結合されたハイサイド（高圧側）ドライバであって、第１の半導体デバイスに結合されるように構成され、更に前記第１の半導体デバイスに前記再設定された制御信号に基づいて第１のバイポーラ制御信号を供給するように構成されたハイサイドドライバと、前記レベルシフタ回路に結合されたローサイド（低圧側）ドライバであって、第２の半導体デバイスに結合されるように構成され、更に前記第２の半導体デバイスに前記再設定された制御信号に基づいて第２のバイポーラ制御信号を供給するように構成されたローサイドドライバとを含む。

一実施形態によれば、前記少なくとも一つの正電源は、前記ハイサイドドライバに結合され、前記ハイサイドドライバに第１の正電源電圧を供給するように構成された第１の正電源と、前記ローサイドドライバに結合され、前記ローサイドドライバに第２の正電源電圧を供給するように構成された第２の正電源とを含み、前記少なくとも一つの負電源は、前記ハイサイドドライバに結合され、前記ハイサイドドライバに第１の負電源電圧を供給するように構成された第１の負電源と、前記ローサイドドライバと前記チップグランドに結合され、前記ローサイドドライバと前記チップグランドに第２の負電源電圧を供給するように構成された第２の負電源とを含む。

別の実施形態によれば、前記少なくとも一つの電源は、前記ゲートドライバチップに結合され、前記ゲートドライバチップに前記少なくとも一つの正電源電圧を供給するように構成された少なくとも一つの正電源と、前記少なくとも一つの正電源、前記ゲートドライバチップ、及び前記チップグランドに結合され、前記少なくとも一つの正電源電圧から第１の負電源電圧を発生し、前記第１の負電源電圧を前記ゲートドライバチップと前記チップグランドに供給するように構成された第１のチャージポンプ回路とを含む。一実施形態では、前記ゲートドライバチップは、前記レベルシフタ回路に結合されたハイサイドドライバであって、第１の半導体デバイスに結合されるように構成された第１の出力端子を有し、更に前記第１の出力端子から前記第１の半導体デバイスに前記再設定された制御信号に基づく第１のバイポーラ制御信号を供給するように構成されたハイサイドドライバと、前記レベルシフタ回路に結合されたローサイドドライバであって、第２の半導体デバイスに結合されるように構成された第２の出力端子を有し、更に前記第２の出力端子から前記第２の半導体デバイスに前記再設定された制御信号に基づく第２のバイポーラ制御信号を供給するように構成されたローサイドドライバとを含み、前記第１のチャージポンプ回路は前記ローサイドドライバに結合され、前記第１の負電源電圧を前記ローサイドドライバに供給するように構成される。

一実施形態によれば、前記少なくとも一つの電源は更に、前記少なくとも一つの正電源と前記ハイサイドドライバに結合された第２のチャージポンプ回路を含み、前記第２のチャージポンプ回路は前記少なくとも一つの正電源電圧から第２の負電源電圧を発生し、前記第２の負電源電圧を前記ハイサイドドライバに供給するように構成される。一実施形態では、前記第１のチャージポンプ回路は第１の正電源に結合され、且つ前記第１の正電源により供給される第１の正電源電圧から前記第１の負電源電圧を発生するように構成され、前記第２のチャージポンプ回路は第２の正電源に結合され、且つ前記第２の正電源により供給される第２の正電源電圧から前記第２の負電源電圧を発生するように構成される。別の実施形態では、前記第１のチャージポンプ回路は正電源に結合され、且つ前記正電源により供給される正電源電圧から前記第１の負電源電圧を発生するように構成され、前記第２のチャージポンプ回路は前記正電源に結合され、且つ前記正電源により供給される前記正電源電圧から前記第２の負電源電圧を発生するように構成される。

一実施形態では、前記第１のチャージポンプ回路は、前記第２の出力端子に結合された第１のキャパシタと、前記第２の出力端子と前記第１のキャパシタとの間に結合されたスイッチと、前記第１のキャパシタと前記チップグランドに結合された第２のキャパシタとを備え、第１の動作モードにおいて、前記スイッチが前記第２の出力端子のハイ制御信号によりターンオフされ、前記第１のキャパシタが前記ハイ制御信号により充電され、第２の動作モードにおいて、前記スイッチが前記第２の出力端子のロー制御信号によりターンオンされ、前記第１のキャパシタが放電され、前記第１のキャパシタから放電されたエネルギーが前記第２のキャパシタを充電し、前記第１の負電源電圧を前記チップグランドに発生する。別の実施形態では、前記第１のチャージポンプ回路は、前記少なくとも一つの正電源に結合された発振器と、前記発振器に結合された第１のキャパシタと、前記第１のキャパシタと前記チップグランドに結合された第２のキャパシタとを備え、第１の動作モードにおいて、前記発振器がハイパルス信号を前記第１のキャパシタに供給し、前記第１のキャパシタが前記ハイパルス信号により充電され、第２の動作モードにおいて、前記発振器がローパルス信号を前記第１のキャパシタに供給し、前記第１のキャパシタを放電し、前記第１のキャパシタから放電されたエネルギーが前記第２のキャパシタを充電し、前記第１の負電源電圧を前記チップグランドに発生する。

本発明の別の態様は少なくとも一つの半導体デバイスに結合されたゲートドライバチップを動作させる方法を対象とし、前記方法は、コントローラから各々が制御グランドに対する電圧を有する制御信号を受信するステップと、各制御信号の前記電圧をチップグランドに対して再設定し、再設定された制御信号を発生させるステップと、前記ゲートドライバチップによって前記再設定された制御信号に基づいてバイポーラ制御信号を発生させるステップと、前記バイポーラ制御信号を前記少なくとも一つの半導体デバイスに供給するステップと、少なくとも一つの電源によって、少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するとともに、少なくとも一つの負電源電圧を前記ゲートドライバチップ及び前記チップグランドに供給するステップとを含む。

一実施形態によれば、前記少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するステップは、第１の正電源電圧を前記ゲートドライバチップのハイサイドドライバに供給するステップと、第２の正電源電圧を前記ゲートドライバチップのローサイドドライバに供給するステップとを含む。一実施形態では、前記第１の正電源電圧を前記ゲートドライバチップの前記ハイサイドドライバに供給するステップは、前記第２の正電源電圧をブートストラップして前記第１の正電源電圧を発生させるステップを含む。別の実施形態では、前記少なくとも一つの負電源電圧を前記ゲートドライバチップ及び前記チップグランドに供給するステップは、第１の負電源電圧を前記ゲートドライバチップの前記ハイサイドドライバに供給するステップと、第２の負電源電圧を前記ゲートドライバチップの前記ローサイドドライバと前記チップグランドに供給するステップとを含む。

別の実施形態によれば、前記第２の負電源電圧を前記ゲートドライバチップの前記ローサイドドライバと前記チップグランドに供給するステップは、前記第２の正電源電圧から前記第２の負電源電圧を発生させるためにチャージポンプ回路を動作させるステップを含む。一実施形態では、前記チャージポンプ回路を動作させるステップは、第１の動作モードにおいて、前記チャージポンプ回路内の第１のキャパシタを充電するステップと、第２の動作モードにおいて、前記第１のキャパシタを放電させるステップと、前記第２の動作モードにおいて、前記チャージポンプ回路内の第２のキャパシタを前記第１のキャパシタからの放電エネルギーで充電するステップと、前記充電された第２のキャパシタによって前記第２の負電源電圧を発生させるステップとを含む。一実施形態では、前記チャージポンプ回路内の前記第１のキャパシタを充電するステップは、前記第１のキャパシタを前記ローサイドドライバの出力からのエネルギーで充電するステップを含む。別の実施形態では、前記チャージポンプ回路内の前記第１のキャパシタを充電するステップは、前記第１のキャパシタを前記チャージポンプ回路内の発振器からのエネルギーで充電するステップを含む。

本発明の一つの態様はゲートドライバを対象とし、前記ゲートドライバは、コントローラに結合されるように構成され且つ少なくとも一つの半導体デバイスに結合されるように構成されたゲートドライバチップと、前記ゲートドライバチップを、前記コントローラから受信されるユニポーラ制御信号に基づいて前記少なくとも一つの半導体デバイスにバイポーラ制御信号を供給するように動作させるとともに、単一の電源からの電圧から導出した少なくとも一つの正電源電圧及び少なくとも一つの負電源電圧を前記ゲートドライバチップに供給する手段とを備える。

添付の図面は一定の寸法比で描かれていない。図面において、様々な図に示される同一もしくはほぼ同一の各コンポーネントは同等の番号で示されている。明瞭のために、すべてのコンポーネントがすべての図で番号付けされているわけではない。

コモンゲートドライバのブロック図である。 本発明の実施形態によるバイポーラゲートドライバのブロック図である。 本発明の実施形態によるチャージポンプ回路のブロック図である。 本発明の実施形態による発振器ベースのチャージポンプ回路のブロック図である。 本発明の実施形態による単一電源バイポーラゲートドライバのブロック図である。

本明細書で検討される方法及びシステムの例はその適用が、以下に詳細に記載され、図面に示されるコンポーネントの構成及び配置の詳細に限定されるものではない。本発明の方法及びシステムは他の実施形態が可能であり、様々に実施又は実行することができる。特定の実施形態の様々な例は本明細書中に説明のためにのみ示され、限定を意図するものではない。特に、任意の一つ以上の例と関連して記載される、作用、コンポーネント、要素及び機能は他の例における類似の役割から除外されることを意図するものではない。

また、本明細書で使用する語句及び用語は説明を目的とし、限定とみなすべきではない。本明細書で単数で言及されるシステム及び方法の例、実施形態、コンポーネント、要素又は作用への任意の言及はその何れかを複数含む実施形態を含んでもよく、本明細書で複数で言及される実施形態、コンポーネント、要素又は作用への任意の言及はその何れかを単数含む実施形態を含んでもよい。単数又は複数での言及は開示のシステム又は方法、それらのコンポーネント、作用又は要素を限定する意図はない。本明細書における「含む」「備える」「有する」「包含する」及びそれらの活用形の使用は、その前に列挙される要素のみからなる代替実施形態に加えて、その前に列挙される要素、その等価物及び追加の要素を含むことを意図している。「又は」への言及は包括的として解釈し、「又は」を用いて記述された用語のすべては、記載された用語の１つ、２つ以上又はすべてを示すものと解釈してよい。更に、本明細書と参照することにより本明細書に援用される文献との間で用語の使用法に一貫性がない場合には、援用文献における用語の使用法は本明細書の用語の使用法を補足し、相いれない不一致の場合には本明細書での用語の使用法が優先する。

上述したように、ゲートドライバはハーフ／フルブリッジインバータ及びハーフ／フルブリッジコンバータなどの変換装置用に広く使用されている。例えば、図1はコモンゲートドライバ１００のブロック図である。コモンゲートドライバ１００は、コンバータ／インバータレグの２つの半導体デバイス（Ｑ１）１０２及び（Ｑ２）１０４を標準の（比較的安価な）ハイサイド及びローサイドドライバチップ１０６で駆動する。ゲートドライバ１００は単一電源１０８（グランドに対して＋１２Ｖ）を利用する。半導体デバイス（Ｑ２）１０４に必要とされるＤＣ電圧は電源１０８から直接供給される。半導体デバイス（Ｑ１）１０２に必要されるＤＣ電圧は電源１０８からブートストラップ技術を用いて供給される。ドライバチップ１０６は各半導体デバイス（Ｑ１）１０２及び（Ｑ２）１０４のゲートとソースの間にユニポーラパルス幅変調（ＰＷＭ）パルス（＋１２Ｖ／０Ｖ）を供給する。例えば、ドライバチップ１０６は半導体デバイスをターンオンするために＋１２Ｖゲート電圧を供給し、半導体デバイスをターンオフする（及びオフに維持する）ためにゼロゲート電圧を供給する。半導体デバイスをターンオン及びオフすることによって、ドライバチップ１０６はコンバータ／インバータの出力を制御する。

電力半導体デバイス技術の発展とともに、新世代の電力スイッチングデバイス、例えば金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、クールＭＯＳトランジスタ、スーパー接合ＭＯＳＦＥＴ、及び炭化ケイ素（ＳｉＣ）／窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）、は極めて低いゲート閾値電圧（例えば、１Ｖ〜２Ｖ）を有するとともに、極めて高いスイッチング速度のドレイン−ソース電圧の変化（dv/dt）を有する。高速度のドレイン−ソース電圧の変化（dv/dt）は相補デバイスのスイッチング（オン／オフ）によってオフ半導体デバイスのゲート電圧に振動を生じ得る。ゲート電圧はオフデバイスではゼロであるため、この振動によりゲート電圧がゲート閾値電圧（例えば＜２Ｖ）を超えて、コンバータ／インバータのオフレグに短絡障害が生じ得る。

本明細書に記載される少なくともいくつかの実施形態ではコンバータ／インバータの適切なデバイスターンオフ及び高信頼動作を確実にするために負のゲート電圧が使用される。比較的安価な標準のハイ及びローサイドドライバチップを利用するバイポーラゲートデバイスが本明細書に記載される。少なくとも一つの実施形態によれば、バイポーラゲートドライバは正電源から負電源電圧を発生するためにチャージポンプ回路を利用する。

図２はバイポーラゲートドライバ２００のブロック図である。バイポーラゲートドライバ２００は、ハイ及びローサイドドライバチップ２０６、ディジタルレベルシフタ回路２０２、制御グランド２０４、チップグランド２０５、ハイサイド＋１２Ｖ電源２０８、ローサイド−５Ｖ電源２１０、ローサイド＋１２Ｖ電源２１２、及びローサイド−５Ｖ電源２１４を含む。一実施形態によれば、ハイ及びローサイドドライバチップ２０６は、カリフォルニア州サンノゼ所在のフェアチャイルド社製のＦＡＮ７３９０ＭＸゲートドライバＩＣである。別の実施形態では、ハイ及びローサイドドライバチップ２０６は、カリフォルニア州エルセガンド所在のインターナショナルレクティフィア社製のＩＲＳ２００１（Ｓ）ＰｂＦハイアンドローサイドドライバである。他の実施形態では、別のタイプのハイ及びローサイドドライバチップを利用してよい。

ディジタルレベルシフタ回路２０２はＰＷＭハイサイド制御ライン２０１及びＰＷＭローサイド制御ライン２０３を介してＰＷＭコントローラに結合されるよう構成される。ディジタルレベルシフタ回路２０２は制御グランド２０４及びチップグランド２０５にも結合される。ドライバチップ２０６のハイサイド入力及びローサイド入力はディジタルレベルシフタ回路２０２に結合される。ドライバチップ２０６のハイサイドドライバ２１６の出力はコントローラ／インバータレグの半導体デバイス（Ｑ１）２２０のゲート端子に結合される。ドライバチップ２０６のローサイドドライバ２１８の出力はコントローラ／インバータレグの半導体デバイス（Ｑ２）２２２のゲート端子に結合される。

ハイサイド＋１２Ｖ電源２０８の正端子はドライバチップ２０６のハイサイドドライバ２１６の電源入力に結合され．その電源入力に＋１２Ｖを供給する。ハイサイド−５Ｖ電源の負端子はハイサイドドライバ２１６のグランド入力に結合され、そのグランド入力に−５Ｖを供給する。ハイサイド＋１２Ｖ電源２０８の負端子及びハイサイド−５Ｖ電源の正端子は半導体デバイス（Ｑ１）２２０のソース端子に結合される。ローサイド＋１２Ｖ電源２１２の正端子はドライバチップ２０６のローサイドドライバ２１８の電源入力に結合され、その電源入力に＋１２Ｖを供給する。ローサイド−５Ｖ電源２１４の負端子はローサイドドライバ２１８のグランド入力に結合され、そのグランド入力に−５Ｖを供給する。ローサイド＋１２Ｖ電源２１２の負端子及びローサイド−５Ｖ電源２１４の正端子は半導体デバイス（Ｑ２）２２２のソース端子に結合される。

図１のコモンゲートドライバトランジスタ異なり、ゲートドライバ２００のチップグランド２０５は制御グランド２０４に接続されないで、ローサイド−５Ｖ電源２１４に接続される。一実施形態によれば、ハイサイド＋１２Ｖ電源２０８、ハイサイド−５Ｖ電源２１０、ローサイド＋１２Ｖ電源２１２、及び／又はローサイド−５Ｖ電源２１４は別個の電源であるが、他の実施形態では、ハイサイド及び／又はローサイド電源は以下で詳細に説明されるように発生させることができる。

ＰＷＭコントローラ２２４は、ゲートドライバ２００の出力（及び対応するコントローラ／インバータの出力）を制御するために、ＰＷＭ制御信号（制御グランド２０４（例えば０Ｖ）に対して決定される）をＰＷＭハイサイド制御ライン２０１及びＰＷＭローサイド制御ライン２０３に供給する。ディジタルレベルシフタ回路２０２がＰＷＭコントローラ２２４からのＰＷＭ制御信号を受信し、ＰＷＭ制御信号をチップグランド２０５（例えば−５Ｖ）に対して再設定し、再設定したＰＷＭ制御信号をドライバチップ２０６に供給する。

一実施形態によれば、ディジタルレベルシフタ回路２０２は比較器チップを含む。例えば、一実施形態では、ディジタルレベルシフタ回路２０２は、テキサス州ダラス所在のテキサスインスツルメント社製のＬＭ３３９クワッド差動比較器を含むが、他の実施形態では他の比較器を利用してもよい。別の実施形態では、ディジタルレベルシフタ回路２０２はアナログＭＵＸチップを含む。例えば、一実施形態では、ディジタルレベルシフタ回路２０２は、テキサス州ダラス所在のテキサスインスツルメント社製のＣＤ４０５１／２／３ＣＭＯＳアナログマルチプレクサを含むが、他の実施形態では他のアナログＭＵＸチップを利用してもよい。他の実施形態によれば、ＰＷＭ制御信号をチップグランド２０５に対して再設定するために他のレベルシフタ回路を利用してしてもよい。

ドライバチップ２０６は、所望の制御パルスを各半導体デバイス２２０，２２２のゲート端子に供給するために、ディジタルレベルシフタ回路２０２から受信される再設定されたＰＷＭ制御信号に基づいてハイサイドドライバ２１６及びローサイドドライバ２１８を動作させる。ドライバチップ２０６をチップグランド２０５に対して再設定されたＰＷＭ制御信号で動作させると、ドライバチップ２０６（典型的にはユニポーラパルス（＋１２Ｖ／０Ｖ）を供給する）は代わりにバイポーラパルス（＋１２Ｖ／−５Ｖ）を各半導体デバイス（Ｑ１）２２０及び（Ｑ２）２２２のゲート及びソース端子間に供給するように駆動される。例えば、ディジタルレベルシフタ回路２０２から受信される再設定されたＰＷＭ制御信号（ＰＷＭコントローラ２２４から受信された原ＰＷＭ制御信号に基づく）に応答して、ドライバチップ２０６は、＋１２Ｖを半導体デバイス２２０，２２２のゲート端子に供給して半導体デバイス２２０，２２２をターンオンするように、又は−５Ｖを半導体デバイス２２０，２２２のゲート端子に供給して半導体デバイス２２０，２２２をターンオフ（及びキープオフ）するようにドライバ２１６，２１８を動作させる。

半導体デバイス２２０，２２２を（＋１２Ｖ及び−５Ｖで）ターンオン及びオフすることによって、ドライバチップ２０６はコンバータ／インバータの出力を制御する。半導体デバイス２２０，２２２の状態を制御するためにバイポーラゲート電圧を利用することによって、ドライバチップ２０６は半導体デバイスのゲート電圧の振動に起因してコンバータ／インバータのオフレグに生じる短絡障害を防止することができる。オフ半導体デバイスのゲート電圧は−５Ｖに維持されるため、半導体デバイスのゲート電圧の振動がゲート閾値電圧（例えば、２Ｖ）を超えることはあり得ない。

上述したように、一実施形態では、ハイ及び／又はローサイド−５Ｖ電源２１０，２１４は別個の電源であるが、他の実施形態では、これらの−５Ｖ電源電圧は別の電源から発生させてもよい。例えば、図３は、−５Ｖ電源電圧を少なくとも一つの実施形態で使用される＋１２Ｖ電源から発生するように構成されたチャージポンプ回路３００のブロック図である。

チャージポンプ回路３００は、抵抗３０２、第１ダイオード３０４、第２ダイオード３０６、第３ダイオード３０８、スイッチ３１０、第１キャパシタ３１２、及び第２キャパシタ３１４を含む。抵抗３０２はハイ又はローサイドドライバチップのハイ又はローサイドドライバ（例えば、図２について上述したハイ及びローサイドドライブチップ２０６のハイサイドドライバ２１６）の出力３０１に結合される。ドライバ２１６の出力３０１は半導体デバイス（例えば、図２について上述した半導体デバイス（Ｑ１）２２０）のゲート端子３０３にも結合される。

第１ダイオード３０４は抵抗３０２と第１キャパシタ３１２の正端子との間に結合される。スイッチ３１０はグランド３１６と第１キャパシタ３１２の正端子との間に結合される。一実施形態では、スイッチ３１０はＰチャネル電界効果と（ＦＥＴ）であるが、他の実施形態では、任意の他のスイッチ３１０又はトランジスタを利用してもよい。第２ダイオード３０６は第１キャパシタ３１２の負端子とグランド３１６との間に結合される。グランド３１６は電源キャパシタ３１７の負端子にも結合される。電源キャパシタ３１７の正端子は＋１２Ｖ電源（例えば、図２について上述したハイサイド＋１２Ｖ電源２０８）に結合される。ハイサイド＋１２Ｖ電源２０８はハイサイドドライバ２１６の電源入力３１８にも結合される。第３ダイオード３０８は第１キャパシタ３１２の負端子とハイサイドドライバ２１６のグランド入力３２０との間に結合される。第２キャパシタ３１４の正端子はグランド３１６に結合される。第２キャパシタ３１４の負端子はハイサイドドライバ２１６のグランド入力３２０に結合される。

チャージポンプ回路３００は、＋１２Ｖ電源２０８により供給される利用可能な＋１２Ｖから第２キャパシタ３１４の両端間に−５Ｖ電源電圧を発生する。最初に、ＰＷＭコントローラ２２４からのＰＷＭ制御信号（従ってディジタルレベルシフト回路２０２からの再設定されたＰＷＭ制御信号）がない場合、第２キャパシタの電圧はゼロであり、ドライバチップ２０６に対する実効バイアス電圧は＋１２Ｖ（例えば、＋１２Ｖ電源２０８からの）である。ＰＷＭコントローラ２２４からのＰＷＭ制御信号はディジタルレベルシフタ回路２０２に供給され、再設定されたＰＷＭ制御信号がディジタルレベルシフタ回路２０２からドライバチップ２０６（従ってハイサイドドライバ２１６）に供給されるので、ハイサイドドライバ２１６は出力３０１から、半導体デバイス２２０のゲート端子３０３にユニポーラＰＷＭパルスを供給するように動作する。

ハイサイドドライバ２１６の出力３０１のハイゲート駆動パルス（例えば、ハイサイドドライバ２１６に供給される＋１２Ｖ電源２０８からの＋１２Ｖパルス）の一部分が抵抗３０２及び第１ダイオード３０４を経て第１キャパシタ３１２に供給され、第１キャパシタ３１２を充電する。第１キャパシタ３１２を充電している間、ＦＥＴ３１０はオフのままである。一実施形態によれば、チャージポンプ回路３００は第１キャパシタ３１２の正端子と第１キャパシタ３１２の負端子との間に結合された任意選択のツェナーダイオード３２２も含む。ツェナーダイオード３２２は第１キャパシタ３１２の両端間電圧、従って第２キャパシタ３１４の両端間電圧を所要の電圧（例えば５Ｖ）に制限するために使用し得る。

ハイサイドドライバ２１６の出力３０１のローゲート駆動パルスはＦＥＴ３１０をターンオンし、それによって第１キャパシタ３１２を放電し、第２キャパシタ３１４を充電する。この第１キャパシタ３１２の放電及び第２キャパシタ３１４の充電は、第１キャパシタ３１２の正端子、ＦＥＴ３１０、グランド３１６、第２キャパシタ３１４、第３ダイオード３０８及び第１キャパシタ３１２の負端子を含む通路を経て行われる。第１ダイオード３０４は第１キャパシタ３１２がハイサイドドライバ２１６を経て逆方向に放電するのを阻止する。

このように第１キャパシタを充電し、それを第２キャパシタ３１４へと放電することによって、−５Ｖ電源電圧が第２キャパシタ３１４の負端子に発生する。この−５Ｖ電源電圧がハイサイドドライバ２１６のグランド入力３２０に供給され、ハイサイドドライバ２１６によってバイポーラパルス（＋１２Ｖ／−５Ｖ）を半導体デバイス２２０のゲート端子３０３に供給するために利用される。ハイサイドドライバ２１６からの小数の初期ゲート駆動パルスは、（例えば、第１キャパシタ３１２及び第２キャパシタ３１４の両端間の初期電圧はゼロであるため）比較的短時間の間、ユニポーラ（＋１２Ｖ／０Ｖ）であるが、ドライバ２１６の最終的駆動パルスはバイポーラになる。

上述したように、チャージポンプ回路３００は−５Ｖ電源電圧をハイサイドドライバ２１６に供給するが、チャージポンプ回路３００は−５Ｖ電源電圧をローサイドドライバ２１８にも供給することができる。このような実施形態では、チャージポンプ回路３００はローサイド＋１２Ｖ電源２１２から−５Ｖ電源電圧を発生させることができる。また、このような実施形態では、第２キャパシタ３１４の負端子に発生される−５Ｖ電源電圧は、ローサイドドライバ２１８のグランド入力３２０に供給するのに加えて、チップグランド２０５を−５Ｖに維持するためにチップグランド２０５にも供給する。

図４は、＋１２Ｖ電源から−５Ｖ電源電圧を発生するように構成された別のチャージポンプ回路４００のブロック図である。チャージポンプ回路４００は図３について上述したチャージポンプ回路３００と、チャージポンプ回路４００では、抵抗３０２、第１ダイオード３０４及びスイッチ３１０が発振器４０２及び抵抗４０４と置き換えられている点を除いて、ほぼ同じである。発振器４０２はハイサイド＋１２Ｖ電源２０８に結合され、抵抗４０４は発振器４０２と第１キャパシタ３１２の正端子との間に結合される。一実施形態によれば、発振器４０２は５５５タイマベースの方形波発振器であるが、他の実施形態では、別の適切なタイプの発振器を利用してもよい。

チャージポンプ回路３００と異なり、チャージポンプ回路４００による負電源電圧の発生はドライバ２１６により出力されるゲート駆動パルスに依存しない。代わりに、発振器４０２がユニポーラ高周波数パルス（例えば、１２Ｖ／０Ｖ）をチャージポンプ回路４００に供給する。

発振器４０２からのハイパルス（例えば、発振器４０２に供給された＋１２Ｖ電源２０８からの＋１２Ｖパルス）が抵抗４０４を経て第１キャパシタ３１２に供給され、第１キャパシタ３１２を充電する。発振器のローパルスによって第１キャパシタ３１２の放電及び第２キャパシタ３１４の充電が生じる。第１キャパシタ３１２の放電及び第２キャパシタの充電は、キャパシタ３１２の正端子、抵抗４０４、発振器４０２、グランド３１６、第２キャパシタ３１４、第３ダイオード３０８及び第１キャパシタ３１２の負端子を含む通路を経て行われる。

第１キャパシタを充電し、それを第２キャパシタ３１４へと放電することによって、−５Ｖ電源電圧が第２キャパシタ３１４の負端子に発生する。この−５Ｖ電源電圧がハイサイドドライバ２１６のグランド入力３２０に供給され、ハイサイドドライバ２１６によってバイポーラパルス（＋１２Ｖ／−５Ｖ）を半導体デバイス２２０のゲート端子３０３に供給するために利用される。

上述したように、チャージポンプ回路４００は−５Ｖ電源電圧をハイサイドドライバ２１６に供給するが、チャージポンプ回路４００は−５Ｖ電源電圧をローサイドドライバ２１８に供給することもできる。このような実施形態では、チャージポンプ回路４００はローサイド＋１２Ｖ電源２１２から−５Ｖ電源電圧を発生させることができる。また、このような実施形態では、第２キャパシタ３１４の負端子に発生される−５Ｖ電源電圧は、ローサイドドライバ２１８のグランド入力３２０に供給するのに加えて、チップグランド２０５を−５Ｖに維持するためにチップグランド２０５にも供給する。

チャージポンプ回路３００，４００は＋１２Ｖ電源から−５Ｖ電源電圧を発生させるために利用し得る。同じ＋１２Ｖ電源から−５Ｖ電源電圧と＋１２Ｖ電源電圧の両方を発生させることによって、このようなチャージポンプ回路を使用するゲートドライバ（例えば、ゲートドライバ２００）のコストは、１つのサイドにつき１つの電源（例えば、ドライバチップ２０６のハイサイドにつき１つ及びローサイドにつき１つ）が必要とされるだけであるので、低減することができる。

上述したように、チャージポンプ回路（例えば、図３及び図４につき記載されている）を含むゲートドライバは、ハイサイド電源を含み、その電源から正及び負のハイサイド電源電圧を発生するとともに、ローサイド電源を含み、その電源から正及び負のローサイド電源電圧を発生するようにできる。少なくとも一つの他の実施形態では、ゲートドライバは、単一の正の電源からバイポーラハイサイド電源電圧とバイポーラローサイド電源電圧の両方を発生するようにできる。例えば、図５及び図６は単一電源バイポーラゲートドライバ５００のブロック図である。

単一電源のバイポーラゲートドライバ５００は、図２について上述したバイポーラゲートドライバ２００と、単一電源のバイポーラドライバ５００では、ハイサイド＋１２Ｖ電源２０８、ハイサイド−５Ｖ電源２１０、及びローサイド−５Ｖ電源２１４が、ハイサイドチャージポンプ回路５０２（例えば、図３及び図４について上述したチャージポンプ回路３００、４００の一つ）、ローサイドチャージポンプ回路５０４（例えば、図３及び図４について上述したチャージポンプ回路３００、４００の一つ）、ブートストラップダイオード５０８、及びブートストラップキャパシタ５１０と置き換えられている点を除いて、ほぼ同じである。

ローサイドチャージポンプ回路５０４はローサイド＋１２Ｖ電源２１２の正及び負端子、チップグランド２０５、及びハイ及びローサイドドライバチップ２０６のローサイドドライバ２１８の出力５０７に結合される。ローサイド＋１２Ｖ電源２１２の正端子はブートストラップダイオード５０８を経てハイサイドドライバ２１６の電源入力に結合される。ハイサイドドライバ２１６の電源入力はブートストラップキャパシタ５１０を経てハイサイドチャージポンプ回路５０２にも結合される。ハイサイドチャージポンプ回路５０２はハイサイドドライバの電源入力、ハイサイドドライバ２１６の出力５０６、及びハイサイドドライバ２１６のグランド入力にも結合される。

ローサイド＋１２Ｖ電源２１２は＋１２Ｖ電源電圧をローサイドドライバ２１８に供給する。ローサイドチャージポンプ回路５０４は（図３及び図４について上述したように）ローサイド＋１２Ｖ電源２１２により供給される＋１２Ｖから−５Ｖの負電源電圧を発生し、−５Ｖ電源電圧をチップグランド２０５に（従ってローサイドドライバ２１８のグランド入力に）供給する。

ハイサイドドライバ２１６の電源入力に供給される＋１２Ｖ電源電圧は、ローサイド＋１２Ｖ電源２１２から、ブートストラップダイオード５０８によるブートストラップ技術を用いてブートストラップキャパシタ５１０の両端間に発生される。ハイサイドチャージポンプ回路５０２は、（図３及び図４について上述したように）ブートストラップキャパシタ５１０の両端間に発生される＋１２Ｖ電源電圧から−５Ｖの負電源電圧を発生し、その−５Ｖ電源電圧をハイサイドドライバ２１６のグランド入力に供給する。各ゲートドライバ２１６，２１８はバイポーラゲート駆動電圧（例えば＋１２Ｖ正駆動電圧及び−５Ｖ負駆動電圧）をそれぞれの半導体デバイス２２０，２２２に供給する。

バイポーラハイサイド電源電圧及びバイポーラローサイド電源電圧を単一の正電源から発生させることによって、一つの電源を使用するのみとなるので、ゲートドライバのコストを低減することができる。

本明細書に記載したように、ゲートドライバはコンバータ／インバータのレグ内の半導体デバイスのゲート端子にバイポーラパルスを出力するように構成されるが、他の実施形態では、このゲートドライバはパルス幅変調を利用する任意の他の用途で使用される半導体デバイスのゲート端子にバイポーラパルスを出力するように構成してもよい。また、他の実施形態によれば、このゲートドライバは任意の他のタイプのスイッチングデバイスにバイポーラパルスを出力するように構成してもよい。

本明細書に記載したように、ゲートドライバは＋１２Ｖ及び−５Ｖパルスを出力するように構成されるが、他の実施形態では、このゲートドライバは異なる振幅を有するパルスを出力するように構成してもよい。また、本明細書に記載したように、このゲートドライバは＋１２Ｖ及び−５Ｖの電源電圧を使用するように構成されるが、他の実施形態では、このゲートドライバは異なる振幅を有する電源で動作するように構成してもよい。

本明細書に記載したように、バイポーラゲートドライバは２つの半導体デバイスに制御信号を供給するが、他の実施形態では、このバイポーラゲートドライバは任意の数のハードウェアデバイスに制御信号を供給するように構成してもよい。また、本明細書に記載したように、このバイポーラゲートドライバは２つの出力（ハイサイド出力及びローサイド出力）を含むが、他の実施形態では、このバイポーラゲートドライバは任意の数の出力を含んでもよい。また、本明細書に記載したように、このバイポーラゲートドライバは単一のゲートドライバチップを使用するが、他の実施形態では任意の数のドライバチップを使用してもよい。

本明細書に記載した少なくともいくつかの実施形態は比較的安価で標準的なハイ及びローサイドドライバチップを使用するバイポーラゲートドライバを提供する。少なくとも一つの実施形態では、このバイポーラゲートドライバはもとのＰＷＭ制御信号を負のチップグランドに対して再設定する。ＰＷＭ制御信号を再設定することによって、（典型的にはユニポーラパルスを供給する）ドライバチップを半導体デバイスのゲート端子にバイポーラＰＷＭパルスを供給するように動作させることができる。半導体デバイスの状態を制御するためにバイポーラゲート電圧を使用することによって、ドライバチップはオフ半導体デバイスのゲート電圧の振動に起因する偶発的な短絡障害を防止することができる。

少なくとも一つの実施形態によれば、バイポーラゲートドライバは正電源から負の電源電圧を発生するように構成された少なくとも一つのチャージポンプ回路も含む。少なくとも一つのチャージポンプ回路を使用することによって、バイポーラゲートドライバを給電するために必要とされる個別の電源の数を低減することができる。

本発明の少なくとも一つの実施形態のいくつかの態様を記載したが、様々な変更、修正及び改良が当業者に容易に想到し得ることを理解されたい。このような変更、修正、改良は本開示の一部分であり、本発明の精神及び範囲に包含されることが意図される。従って、以上の詳細な説明及び図面はほんの一例に過ぎない。

Claims (20)

1. コントローラに結合され、前記コントローラから各々が制御グランドに対する電圧を有する制御信号を受信し、各制御信号の前記電圧をチップグランドに対して再設定し、再設定された制御信号を発生するレベルシフタ回路と、
   前記レベルシフタ回路に結合されたゲートドライバチップであって、少なくとも一つの半導体デバイスに結合されるように構成され、更に前記少なくとも一つの半導体デバイスに前記再設定された制御信号に基づいてバイポーラ制御信号を供給するように構成されたゲートドライバチップと、
   前記ゲートドライバチップ及び前記チップグランドに結合された少なくとも一つの電源であって、少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するとともに、少なくとも一つの負電源電圧を前記ゲートドライバチップ及び前記チップグランドに供給するように構成された少なくとも一つの電源と、
   を備える、ゲートドライバ。
2. 前記少なくとも一つの電源は、
   前記ゲートドライバチップに結合され、前記少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するように構成された少なくとも一つの正電源と、
   前記ゲートドライバチップ及び前記チップグランドに結合され、前記少なくとも一つの負電源電圧を前記ゲートドライバチップと前記チップグランドに供給するように構成された少なくとも一つの負電源と、
   を含む、請求項１記載のゲートドライバ。
3. 前記ゲートドライバチップは、
   前記レベルシフタ回路に結合されたハイサイドドライバであって、第１の半導体デバイスに結合されるように構成され、更に前記第１の半導体デバイスに前記再設定された制御信号に基づいて第１のバイポーラ制御信号を供給するように構成されたハイサイドドライバと、
   前記レベルシフタ回路に結合されたローサイドドライバであって、第２の半導体デバイスに結合されるように構成され、更に前記第２の半導体デバイスに前記再設定された制御信号に基づいて第２のバイポーラ制御信号を供給するように構成されたローサイドドライバと、
   を含む、請求項２記載のゲートドライバ。
4. 前記少なくとも一つの正電源は、前記ハイサイドドライバに結合され、前記ハイサイドドライバに第１の正電源電圧を供給するように構成された第１の正電源と、前記ローサイドドライバに結合され、前記ローサイドドライバに第２の正電源電圧を供給するように構成された第２の正電源とを含み、
   前記少なくとも一つの負電源は、前記ハイサイドドライバに結合され、前記ハイサイドドライバに第１の負電源電圧を供給するように構成された第１の負電源と、前記ローサイドドライバと前記チップグランドに結合され、前記ローサイドドライバと前記チップグランドに第２の負電源電圧を供給するように構成された第２の負電源とを含む、請求項３記載のゲートドライバ。
5. 前記少なくとも一つの電源は、
   前記ゲートドライバチップに結合され、前記ゲートドライバチップに前記少なくとも一つの正電源電圧を供給するように構成された少なくとも一つの正電源と、
   前記少なくとも一つの正電源、前記ゲートドライバチップ、及び前記チップグランドに結合され、前記少なくとも一つの正電源電圧から第１の負電源電圧を発生し、前記第１の負電源電圧を前記ゲートドライバチップと前記チップグランドに供給するように構成された第１のチャージポンプ回路と、
   を含む、請求項１記載のゲートドライバ。
6. 前記ゲートドライバチップは、
   前記レベルシフタ回路に結合されたハイサイドドライバであって、第１の半導体デバイスに結合されるように構成された第１の出力端子を有し、更に前記第１の出力端子から前記第１の半導体デバイスに前記再設定された制御信号に基づく第１のバイポーラ制御信号を供給するように構成されたハイサイドドライバと、
   前記レベルシフタ回路に結合されたローサイドドライバであって、第２の半導体デバイスに結合されるように構成された第２の出力端子を有し、更に前記第２の出力端子から前記第２の半導体デバイスに前記再設定された制御信号に基づく第２のバイポーラ制御信号を供給するように構成されたローサイドドライバと、を含み、
   前記第１のチャージポンプ回路は前記ローサイドドライバに結合され、前記第１の負電源電圧を前記ローサイドドライバに供給するように構成されている、請求項５記載のゲートドライバ。
7. 前記少なくとも一つの電源は更に、前記少なくとも一つの正電源と前記ハイサイドドライバに結合された第２のチャージポンプ回路を含み、前記第２のチャージポンプ回路は前記少なくとも一つの正電源電圧から第２の負電源電圧を発生し、前記第２の負電源電圧を前記ハイサイドドライバに供給するように構成されている、請求項６記載のゲートドライバ。
8. 前記第１のチャージポンプ回路は第１の正電源に結合され、且つ前記第１の正電源により供給される第１の正電源電圧から前記第１の負電源電圧を発生するように構成され、前記第２のチャージポンプ回路は第２の正電源に結合され、且つ前記第２の正電源により供給される第２の正電源電圧から前記第２の負電源電圧を発生するように構成されている、請求項７記載のゲートドライバ。
9. 前記第１のチャージポンプ回路は正電源に結合され、且つ前記正電源により供給される正電源電圧から前記第１の負電源電圧を発生するように構成され、前記第２のチャージポンプ回路は前記正電源に結合され、且つ前記正電源により供給される前記正電源電圧から前記第２の負電源電圧を発生するように構成されている、請求項７記載のゲートドライバ。
10. 前記第１のチャージポンプ回路は、
    前記第２の出力端子に結合された第１のキャパシタと、
    前記第２の出力端子と前記第１のキャパシタとの間に結合されたスイッチと、
    前記第１のキャパシタと前記チップグランドに結合された第２のキャパシタとを備え、
    第１の動作モードにおいて、前記スイッチが前記第２の出力端子のハイ制御信号によりターンオフされ、前記第１のキャパシタが前記ハイ制御信号により充電され、
    第２の動作モードにおいて、前記スイッチが前記第２の出力端子のロー制御信号によりターンオンされ、前記第１のキャパシタが放電され、前記第１のキャパシタから放電されたエネルギーが前記第２のキャパシタを充電し、前記第１の負電源電圧を前記チップグランドに発生する、
    請求項７記載のゲートドライバ。
11. 前記第１のチャージポンプ回路は、
    前記少なくとも一つの正電源に結合された発振器と、
    前記発振器に結合された第１のキャパシタと、
    前記第１のキャパシタと前記チップグランドに結合された第２のキャパシタとを備え、
    第１の動作モードにおいて、前記発振器がハイパルス信号を前記第１のキャパシタに供給し、前記第１のキャパシタが前記ハイパルス信号により充電され、
    第２の動作モードにおいて、前記発振器がローパルス信号を前記第１のキャパシタに供給し、前記第１のキャパシタを放電し、前記第１のキャパシタから放電されたエネルギーが前記第２のキャパシタを充電し、前記第１の負電源電圧を前記チップグランドに発生する、
    請求項７記載のゲートドライバ。
12. 少なくとも一つの半導体デバイスに結合されたゲートドライバチップを動作させる方法であって、前記方法は、
    コントローラから各々が制御グランドに対する電圧を有する制御信号を受信するステップと、
    各制御信号の前記電圧をチップグランドに対して再設定し、再設定された制御信号を発生させるステップと、
    前記ゲートドライバチップによって前記再設定された制御信号に基づいてバイポーラ制御信号を発生させるステップと、
    前記バイポーラ制御信号を前記少なくとも一つの半導体デバイスに供給するステップと、
    少なくとも一つの電源によって、少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するとともに、少なくとも一つの負電源電圧を前記ゲートドライバチップ及び前記チップグランドに供給するステップと、
    を含む方法。
13. 前記少なくとも一つの正電源電圧を前記ゲートドライバチップに供給するステップは、第１の正電源電圧を前記ゲートドライバチップのハイサイドドライバに供給するステップと、第２の正電源電圧を前記ゲートドライバチップのローサイドドライバに供給するステップとを含む、請求項１２記載の方法。
14. 前記第１の正電源電圧を前記ゲートドライバチップの前記ハイサイドドライバに供給するステップは、前記第２の正電源電圧をブートストラップして前記第１の正電源電圧を発生させるステップを含む、請求項１３記載の方法。
15. 前記少なくとも一つの負電源電圧を前記ゲートドライバチップ及び前記チップグランドに供給するステップは、第１の負電源電圧を前記ゲートドライバチップの前記ハイサイドドライバに供給するステップと、第２の負電源電圧を前記ゲートドライバチップの前記ローサイドドライバと前記チップグランドに供給するステップとを含む、請求項１３記載の方法。
16. 前記第２の負電源電圧を前記ゲートドライバチップの前記ローサイドドライバと前記チップグランドに供給するステップは、前記第２の正電源電圧から前記第２の負電源電圧を発生させるためにチャージポンプ回路を動作させるステップを含む、請求項１５記載の方法。
17. 前記チャージポンプ回路を動作させるステップは、
    第１の動作モードにおいて、前記チャージポンプ回路内の第１のキャパシタを充電するステップと、
    第２の動作モードにおいて、前記第１のキャパシタを放電させるステップと、
    前記第２の動作モードにおいて、前記チャージポンプ回路内の第２のキャパシタを前記第１のキャパシタからの放電エネルギーで充電するステップと、
    前記充電された第２のキャパシタによって前記第２の負電源電圧を発生させるステップと、
    を含む請求項１６記載の方法。
18. 前記チャージポンプ回路内の前記第１のキャパシタを充電するステップは、前記第１のキャパシタを前記ローサイドドライバの出力からのエネルギーで充電するステップを含む、請求項１７記載の方法。
19. 前記チャージポンプ回路内の前記第１のキャパシタを充電するステップは、前記第１のキャパシタを前記チャージポンプ回路内の発振器からのエネルギーで充電するステップを含む、請求項１７記載の方法。
20. コントローラに結合されるように構成され且つ少なくとも一つの半導体デバイスに結合されるように構成されたゲートドライバチップと、
    前記ゲートドライバチップを、前記コントローラから受信されるユニポーラ制御信号に基づいて前記少なくとも一つの半導体デバイスにバイポーラ制御信号を供給するように動作させるとともに、単一の電源からの電圧から導出した少なくとも一つの正電源電圧及び少なくとも一つの負電源電圧を前記ゲートドライバチップに供給する手段と、
    を備えるゲートドライバ。

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