JP6646490B2 - 電源回路及び画像形成装置 - Google Patents

Description

本発明は、ブートストラップコンデンサを利用してブリッジ回路のスイッチング素子を駆動するドライブ回路を含む電源回路、及び当該電源回路を備える画像形成装置に関するものである。

Ｄ級アンプ等によって構成された電源回路において、ブリッジ回路のハイサイド（電源側）のスイッチング素子の駆動にブートストラップコンデンサを利用する構成が知られている。ブートストラップコンデンサは、ブリッジ回路の出力端と、ハイサイドのスイッチング素子を駆動するドライブ回路との間に接続され、電源から供給される充電電流によって充電される。ドライブ回路は、ハイサイドのスイッチング素子を駆動する際には、ブリッジ回路の出力端の電圧にブートストラップコンデンサの充電電圧を上乗せした電圧を駆動電圧として使用する。これにより、ハイサイドのスイッチング素子を安定してオン状態へ切り替えることが可能になる。特許文献１には、ＭＯＳトランジスタを駆動する駆動回路の動作に必要な動作電圧の発生にブートストラップコンデンサを用いる構成が開示されている。

また、このようなブートストラップコンデンサを用いる場合、充電電流が放射ノイズの原因となることが知られている。このような放射ノイズを抑制する方法として、当該コンデンサの充電電流が流れる経路に、フェライトビーズ等のインダクタンス成分を設けることで、充電電流の高周波成分を抑える方法がある。

特開２０１４−２３２７２号公報

しかし、ドライブ回路がスイッチング素子をオフ状態とオン状態との間で切り替える際に、ブートストラップコンデンサの充電電流が流れるインダクタンス成分の両端間に電圧が発生（即ち、起電力が発生）する。その結果、ブートストラップコンデンサの充電電圧を使用するドライブ回路に印加される電圧が、インダクタンス成分に発生した電圧によって瞬間的に高い電圧に増加する。このため、このような高い電圧に耐えられるように高耐圧の部品をドライブ回路（ハイサイドのゲートドライブ回路）に使用する必要性が生じ、これは部品コストの増加を招く。

本発明は、上述の課題に鑑みてなされたものである。本発明は、ブートストラップコンデンサの充電電流が流れる経路に設けられたインダクタンス成分に発生する電圧に起因して、ハイサイドのゲートドライブ回路に必要となる耐圧が高くなるのを防止するための技術を提供することを目的としている。

本発明は、例えば、電源回路として実現できる。本発明の一態様の係る電源回路は、第１直流電源に接続された第１スイッチング素子、及び前記第１スイッチング素子に直列に接続された第２スイッチング素子を備え、前記第１スイッチング素子及び前記第２スイッチング素子のスイッチングに応じた電圧を負荷へ出力するブリッジ回路と、入力パルス信号に従って、前記第１及び第２スイッチング素子が交互にオン状態になるよう、前記第１及び第２スイッチング素子をそれぞれ駆動する第１及び第２ドライブ回路と、前記第１ドライブ回路と前記ブリッジ回路の出力端との間に接続されており、前記第１スイッチング素子がオフ状態である間に第２直流電源から充電電流が供給されて充電されることによって、前記第１ドライブ回路による前記第１スイッチング素子の駆動に使用される充電電圧が発生するコンデンサと、前記充電電流が流れる経路に設けられた、ノイズ抑制用のインダクタンス成分と、前記インダクタンス成分に並列に接続された、前記インダクタンス成分に発生する電圧の制限用の電圧制限素子と、を備えることを特徴とする。

本発明によれば、ブートストラップコンデンサの充電電流が流れる経路に設けられたインダクタンス成分に発生する電圧に起因して、ハイサイドのゲートドライブ回路に必要となる耐圧が高くなるのを防止することが可能になる。

画像形成装置の概略的な構成を示す断面図 制御基板１１０及び帯電高圧基板１００の概略的な構成を示すブロック図と、ＡＣ高圧生成回路１０１の概略的な構成を示すブロック図 Ｄ級アンプ２０１の構成を示すブロック図 比較器２１３，２１８の入出力信号の波形の例を示す図 Ｄ級アンプ２０１内のフルブリッジ回路用の駆動回路の構成を示す回路図 図５の駆動回路に対する比較例を示す回路図 図６（Ａ）の構成に対応する、Ｖc1、Ｖc2、ΔＶ及び入力ＰＷＭ信号の各波形の例を示す図 図６（Ｂ）の構成に対応する、Ｖc1、Ｖc2、ΔＶ及び入力ＰＷＭ信号の各波形の例を示す図 Ｄ級アンプ２０１内のフルブリッジ回路用の駆動回路の動作を示す図 Ｖc1、Ｖc2、ΔＶ及び入力ＰＷＭ信号の各波形の例を示す図

以下、本発明を実施するための形態について図面を用いて説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものでなく、また実施形態で説明されている特徴の組み合わせの全てが発明の解決手段に必須のものとは限らない。

＜画像形成装置＞
図１は、一実施形態に係る電源回路（高圧電源回路）を備えた画像形成装置の概略的な構成を示す断面図である。画像形成装置は、単色画像を形成する画像形成装置であってもよいが、ここでは、複数色のトナー（現像剤）を用いて多色画像を形成する画像形成装置を想定する。画像形成装置は、例えば、印刷装置、プリンタ、複写機、複合機（ＭＦＰ）、及びファクシミリ装置のいずれであってもよい。

図１に示す画像形成装置は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）及びブラック（Ｋ）の４色のトナーを用いて電子写真方式によりトナー画像を形成する４つの画像形成ステーション１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを備えている。図１では、イエローに対応するステーション１０Ｙの構成部品にのみ参照番号を付与しているが、４つのステーション１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋはいずれも同一の構成を採用可能である。画像形成装置の各ステーション１０（１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ）は、感光ドラム１（感光体）、帯電ローラ２、露光ユニット３、現像器４、当該現像器内の現像スリーブ４１、一次転写ローラ５３、及びドラムクリーナー６を備える。画像形成装置は、更に、中間転写ベルト５１、ベルトクリーナー５５、二次転写ローラ５６，５７、及び定着器７を備える。各ステーション１０は、感光ドラム１や中間転写ベルト５１等の像担持体にトナーを用いて画像を形成する画像形成手段の一例である。

画像形成装置のＣＰＵ１１１（図２）は、画像形成命令を受けると、感光ドラム１、帯電ローラ２、現像スリーブ４１、中間転写ベルト５１、一次転写ローラ５３、二次転写ローラ５７、及び定着器７内の定着ローラの回転を開始させる。感光ドラム１及び帯電ローラ２は、ドラムモータ（図示せず）によって駆動される。帯電ローラ２は、高圧電源（図２の帯電高圧基板１００）から、直流（ＤＣ）電圧に正弦波状の交流（ＡＣ）電圧を重畳して得られた高電圧（高圧）が印加されることで、感光ドラム１の表面を一様に帯電させる。露光ユニット３は、画像信号に基づいて変調したレーザ光（光ビーム）Ｌを出力し、感光ドラム１の表面をレーザ光で走査する。これにより、感光ドラム１上に静電潜像が形成される。現像器４（現像スリーブ４１）は、高圧電源（図示せず）から高圧が印加されることで、トナーを用いて静電潜像を現像し、感光ドラム１上にトナー画像を形成する。一次転写ローラ５３は、感光ドラム１上のトナー画像を中間転写ベルト５１に一次転写する。なお、一次転写ローラ５３及び二次転写ローラ５７には、高圧電源（図示せず）から、トナー像の転写のためのＤＣ高圧が印加されている。

中間転写ベルト５１上のトナー画像は、中間転写ベルト５１と二次転写ローラ５７とによって形成された二次転写部へ搬送される。その間に、各ステーション１０の感光ドラム１上に形成された各色のトナー画像が順に中間転写ベルト５１上に重ね合わせて一次転写されることで、多色のトナー画像が中間転写ベルト５１上に形成される。二次転写部では、給紙部（給紙トレイ等）から給紙されて搬送路を搬送されてきたシートＰに、トナー画像が二次転写される。シートＰは、記録紙、記録材、記録媒体、用紙、転写材、転写紙等と称されてもよい。シートＰに転写されたトナー画像は、定着器７によって熱及び圧力が加えられることでシートＰに定着する。その後、シートＰは排紙部（排紙トレイ等）へ排紙される。なお、感光ドラム１上に残留したトナーは、ドラムクリーナー６によって回収される。中間転写ベルト５１上に残留したトナーは、ベルトクリーナー５５によって回収される。

＜制御基板及び帯電高圧基板＞
図２（Ａ）は、制御基板１１０及び帯電高圧基板１００の概略的な構成を示すブロック図である。帯電高圧基板１００は、感光ドラム１を帯電させるための電圧（高圧）を帯電ローラ２に供給する電源回路が実装された基板である。制御基板１１０は、ＣＰＵ１１１及びメモリ１１２を備える。帯電高圧基板１００は、ＡＣ高圧生成回路１０１、ＤＣ高圧生成回路１０２、及びＡＣ電圧検出回路１０３を備える。

制御基板１１０内のＣＰＵ１１１は、メモリ１１２に格納された制御プログラムを実行することで、画像形成装置全体を制御する。ＣＰＵ１１１は、ＡＣ高圧生成回路１０１を制御するための電圧設定信号１５１及びクロック設定信号１５２と、ＤＣ高圧生成回路１０２を制御するための電圧設定信号１６１及びクロック設定信号１６２とを、帯電高圧基板１００へ出力する。ＣＰＵ１１１は、これらの信号に基づいて、帯電高圧基板１００の動作を制御する。帯電高圧基板１００では、制御基板１１０から受信されるこれらの信号に基づいて、ＡＣ高圧生成回路１０１及びＤＣ高圧生成回路１０２が動作する。帯電高圧基板１００は、ＡＣ高圧生成回路１０１及びＤＣ高圧生成回路１０２で生成された出力を重畳して得られる電圧を出力する。

電圧設定信号１５１は、ＡＣ高圧生成回路１０１によって生成されるＡＣ高圧のＶpp（ピーク・ツー・ピーク電圧）を設定するための信号である。クロック設定信号１５２は、ＡＣ高圧生成回路１０１によって生成されるＡＣ高圧の周波数を設定するための信号である。電圧設定信号１６１は、ＤＣ高圧生成回路１０２によって生成されるＤＣ高圧（高電圧）の電圧値を設定するための信号である。クロック設定信号１６２は、ＤＣ高圧生成回路１０２内のトランス（図示せず）を駆動する駆動信号の周波数を設定するための信号である。

ＡＣ高圧生成回路１０１は、クロック設定信号１５２により設定された周波数（本実施形態では１．８［ｋＨｚ］）を有し、かつ、電圧設定信号１５１により設定される振幅を有する正弦波の電圧に基づいて、ＡＣ高圧を生成する。ＤＣ高圧生成回路１０２は、クロック設定信号１６２により設定された周波数の駆動信号でトランス（図示せず）の一次側を駆動して、電圧設定信号１６１により設定された電圧値を有するＤＣ高圧を生成し、ＡＣ高圧生成回路１０１に出力する。ＡＣ高圧生成回路１０１は、生成したＡＣ高圧と、ＤＣ高圧生成回路１０２から入力されるＤＣ高圧に重畳して得られる電圧を、負荷である帯電ローラ２へ出力する。

ＡＣ電圧検出回路１０３は、ＡＣ高圧生成回路１０１の出力電圧におけるＡＣ高圧成分のＶppを検出し、検出したＶppに応じた検出信号を、ＡＣ高圧生成回路１０１に出力する。ＡＣ高圧生成回路１０１は、電圧設定信号１５１が示す電圧とＡＣ電圧検出回路１０３から入力される検出信号が示す電圧とが一致するように、フィードバック制御を行う。具体的には、ＡＣ高圧生成回路１０１は、電圧設定信号１５１が示す電圧が、検出信号が示す電圧より大きければ、生成するＡＣ高圧のＶppを大きくする制御を行う。一方、ＡＣ高圧生成回路１０１は、電圧設定信号１５１が示す電圧が、検出信号が示す電圧より小さければ、生成するＡＣ高圧のＶppを小さくする制御を行う。このようにして生成されるＡＣ高圧をＤＣ高圧に重畳して得られる電圧（ＡＣ高圧＋ＤＣ高圧）が、帯電高圧基板１００から帯電ローラ２へ出力される。

＜ＡＣ高圧生成回路＞
図２（Ｂ）は、ＡＣ高圧生成回路１０１の概略的な構成を示すブロック図である。ＡＣ高圧生成回路１０１は、正弦波生成部２００、Ｄ級アンプ２０１、及びＡＣトランス２０を備える。ＡＣ高圧生成回路１０１では、正弦波生成部２００によって生成される正弦波信号が、当該正弦波生成部２００からＤ級アンプ２０１へ入力され、Ｄ級アンプ２０１の出力がＡＣトランス２０において高圧に変換されて出力される。

正弦波生成部２００には、ＣＰＵ１１１からの電圧設定信号１５１及びクロック設定信号１５２と、ＡＣ電圧検出回路１０３からの検出信号とが入力される。正弦波生成部２００は、クロック設定信号１５２が示す周波数の正弦波信号を生成してＤ級アンプ２０１へ出力する。その際、正弦波生成部２００は、上述のように、電圧設定信号１５１が示す電圧とＡＣ電圧検出回路１０３からの検出信号が示す電圧とが一致するように、生成する正弦波信号の振幅を制御する。

Ｄ級アンプ２０１は、以下で詳しく説明するように、正弦波生成部２００によって生成された正弦波信号を、所定周波数（本実施形態では５５０［ｋＨｚ］）のＰＷＭ信号に変換する。更に、Ｄ級アンプ２０１は、当該ＰＷＭ信号をゲートドライブ回路によってブリッジ駆動電圧に変換し、当該ブリッジ駆動電圧によってフルブリッジ回路を駆動する。Ｄ級アンプ２０１は、当該フルブリッジ回路の出力電圧をＡＣトランス２０の一次側に入力（印加）することで、ＡＣトランス２０の二次側から高圧を出力する。

＜Ｄ級アンプ＞
図３は、Ｄ級アンプ２０１の構成を示すブロック図である。Ｄ級アンプ２０１は、発振器２１１、三角波生成部２１２、比較器２１３，２１８、反転回路２１４、ゲートドライブ回路２１５，２１９、ハーフブリッジ回路２１６，２２０、及びブートストラップ回路２１７，２２１を備える。Ｄ級アンプ２０１において、ハーフブリッジ回路２１６，２２０は、上述のフルブリッジ回路を構成している。

正弦波生成部２００によって生成された正弦波信号は、比較器２１３及び反転回路２１４へ入力される。反転回路２１４は、入力された正弦波信号の正負の極性を反転させ、得られた正弦波信号を出力する。反転回路２１４から出力された正弦波信号は、比較器２１８へ入力される。このようにして、比較器２１３に入力される正弦波信号とは正負の極性が反転した正弦波信号が、比較器２１８に入力される。

発振器２１１は、所定周波数（本実施形態では５５０［ｋＨｚ］）のクロック信号を生成し、生成したクロック信号を三角波生成部２１２に出力する。発振器２１１によって生成されるクロック信号の周波数は、発振器２１１内の抵抗及びコンデンサ（図示せず）の時定数によって定められる。三角波生成部２１２は、発振器２１１から入力されるクロック信号に基づいて、所定の振幅を有する所定周波数の三角波信号を生成し、生成した三角波信号を比較器２１３，２１８に出力する。

比較器２１３，２１８は、入力された三角波信号と正弦波信号とを比較することでＰＷＭ信号を生成する。比較器２１３，２１８は、生成したＰＷＭ信号を、それぞれゲートドライブ回路２１５，２１９へ出力する。本実施形態では、比較器２１３，２１８は、入力された三角波信号の値が、入力された正弦波信号の値以上である場合には、ハイレベル（Ｈレベル）を出力する。一方、比較器２１３，２１８は、入力された三角波信号の値が、入力された正弦波信号の値未満である場合には、ローレベル（Ｌレベル）を出力する。このようにして、ハーフブリッジ回路２１６内のＭＯＳ−ＦＥＴ（スイッチング素子）Ｑ１，Ｑ２をスイッチングさせるための、ＨレベルとＬレベルとの間で変化するＰＷＭ信号が、比較器２１３によって生成される。同様に、ハーフブリッジ回路２２０内のＭＯＳ−ＦＥＴ（スイッチング素子）Ｑ３，Ｑ４をスイッチングさせるための、ＨレベルとＬレベルとの間で変化するＰＷＭ信号が、比較器２１８によって生成される。

ここで、図４（Ａ）は、比較器２１３の入力信号及び出力信号の波形の例を示す図であり、図４（Ｂ）は、比較器２１８の入力信号及び出力信号の波形の例を示す図である。比較器２１３は、三角波生成部２１２によって生成された三角波信号と、正弦波生成部２００によって生成された正弦波信号とを比較することで、図４（Ａ）に示すようなＰＷＭ信号を生成する。一方、比較器２１８は、三角波生成部２１２によって生成された三角波信号と、比較器２１３に入力される正弦波信号とは極性が反転した正弦波信号とを比較することで、図４（Ｂ）に示すようなＰＷＭ信号を生成する。図４からわかるように、比較器２１３が出力するＰＷＭ信号と比較器２１８が出力するＰＷＭ信号とは、入力される正弦波信号に依存して、ＰＷＭ信号の１周期（ＰＷＭ周期）内のＨレベルの継続時間の割合を示すデューティ比が異なっている。

ゲートドライブ回路２１５には、比較器２１３から出力されるＰＷＭ信号と、ブートストラップ回路２１７から出力される電圧とが入力される。一方、ゲートドライブ回路２１９には、比較器２１８から出力されるＰＷＭ信号と、ブートストラップ回路２２１から出力される電圧とが入力される。ブートストラップ回路２１７，２２１は、それぞれ、ハーフブリッジ回路２１６，２２０から出力される電圧Ｖa，Ｖbに、ブートストラップコンデンサＣ１の充電電圧を加えた（上乗せした）電圧を、ゲートドライブ回路２１５，２１９に出力する回路である。

ゲートドライブ回路２１５，２１９は、比較器２１３，２１８から出力されるＰＷＭ信号と、ブートストラップ回路２１７，２２１から出力される電圧とに基づいて、ブリッジ駆動電圧を生成して出力する。ゲートドライブ回路２１５，２１９から出力されたブリッジ駆動電圧は、ハーフブリッジ回路２１６及びハーフブリッジ回路２２０へそれぞれ入力される。即ち、ブリッジ駆動電圧は、ハーフブリッジ回路２１６及びハーフブリッジ回路２２０によって構成されたフルブリッジ回路に入力される。

ハーフブリッジ回路２１６から出力される電圧Ｖaは、ブートストラップ回路２１７と、ＡＣトランス２０の一次側のａ点とに供給（印加）される。ハーフブリッジ回路２２０から出力される電圧Ｖbは、ブートストラップ回路２２１と、ＡＣトランス２０の一次側のｂ点とに供給（印加）される。ＡＣトランス２０の一次側に印加される電圧Ｖaと電圧Ｖaとの電位差によって、ＡＣトランス２０の一次側（即ち、ａ点とｂ点との間）に電流が流れる。その結果、ＡＣトランス２０の二次側にＡＣ高圧が発生する。ＡＣトランス２０の二次側から出力されるＡＣ高圧は、ＤＣ高圧生成回路１０２から出力されたＤＣ高圧に重畳されて、負荷である帯電ローラ２へ出力される。

＜ブリッジ回路用の駆動回路＞
図５は、Ｄ級アンプ２０１に含まれる、フルブリッジ回路（ハーフブリッジ回路２１６，２２０）と、当該フルブリッジ回路用の駆動回路の構成を示す回路図である。一般に、Ｄ級アンプ等に適用されるブリッジ回路は、ハイサイド（電源側）のスイッチング素子の駆動にブートストラップコンデンサを利用する。本実施形態のＤ級アンプ２０１では、以下で説明するように、ハーフブリッジ回路２１６，２２０の駆動にブートストラップコンデンサＣ１，Ｃ２を用いている。Ｄ級アンプ２０１において、ゲートドライブ回路２１９、ハーフブリッジ回路２２０及びブートストラップ回路２２１は、それぞれ、ゲートドライブ回路２１５、ハーフブリッジ回路２１６及びブートストラップ回路２１７と同様の構成を有している。このため、以下では、主にゲートドライブ回路２１５、ハーフブリッジ回路２１６及びブートストラップ回路２１７について説明する。

（ハーフブリッジ回路２１６）
図５に示すように、ハーフブリッジ回路２１６は、第１直流電源（電源電圧Ｖin、本実施形態では２４Ｖ）に接続されたハイサイドのスイッチング素子であるＱ１と、及びＱ１に直列に接続されたローサイド（接地側）のスイッチング素子であるＱ２を備える。Ｑ１，Ｑ２はいずれもｎ型ＭＯＳ−ＦＥＴで構成される。本実施形態において、ハーフブリッジ回路２１６は、Ｑ１（第１スイッチング素子）及びＱ２（第２スイッチング素子）のスイッチングに応じた電圧を負荷へ出力するブリッジ回路の一例である。

ハーフブリッジ回路２１６のＱ１，Ｑ２は、ゲートドライブ回路２１５を構成するゲートドライブ回路２１５ａ及びゲートドライブ回路２１５ｂによってそれぞれ駆動される。Ｑ１のゲート端子には、ゲートドライブ回路２１５ａから出力されるブリッジ駆動電圧が入力される。一方、Ｑ２のゲート端子には、ゲートドライブ回路２１５ｂから出力されるブリッジ駆動電圧が入力される。Ｑ１のドレイン端子は、第１直流電源（Ｖin）と接続され、Ｑ１のソース端子は、Ｑ２のドレイン端子と接続されている。Ｑ２のソース端子は、グランドと接続されている。このように、Ｑ１，Ｑ２は、第１直流電源（Ｖin）とグランドとの間に直列に接続されている。ハーフブリッジ回路２１６からＡＣトランス２０を介して負荷へ供給される電圧Ｖaは、Ｑ１とＱ２との接続点に設けられた出力端から出力される。

（ゲートドライブ回路２１５）
ゲートドライブ回路２１５は、Ｑ１を駆動するゲートドライブ回路２１５ａと、Ｑ２を駆動するゲートドライブ回路２１５ｂとによって構成される。ゲートドライブ回路２１５ａは、ｎ型トランジスタＴｒ１、ｐ型トランジスタＴｒ２及びｎ型トランジスタＴｒ９を備える。ゲートドライブ回路２１５ｂは、ｎ型トランジスタＴｒ３及びｐ型トランジスタＴｒ４を備える。

比較器２１３から出力されるＰＷＭ信号は、Ｔｒ９，Ｔｒ３及びＴｒ４のそれぞれのベース端子に入力される。Ｔｒ９のコレクタ端子は、抵抗Ｒ１の一端、Ｔｒ１のベース端子、及びＴｒ２のベース端子と接続されており、Ｔｒ９のエミッタ端子は、グランドと接続されている。抵抗Ｒ１の他端は、ブートストラップ回路２１７内のブートストラップダイオードＤ１のカソード端子と接続されており、Ｄ１を介して第２直流電源（電源電圧Ｖcc、本実施形態では５［Ｖ］）と接続されている。

Ｔｒ１のコレクタ端子は、ブートストラップ回路２１７内のＤ１のカソード端子と接続されており、Ｄ１を介して第２直流電源（Ｖcc）と接続されている。なお、Ｔｒ１のコレクタ端子には、Ｄ１と並列にブートストラップコンデンサＣ１が接続されている。Ｔｒ２のコレクタ端子は、ハーフブリッジ回路２１６内のＱ１及びＱ２の接続点と接続されている。Ｔｒ３のコレクタ端子は、第２直流電源（Ｖcc）と接続されている。Ｔｒ４のコレクタ端子は、グランドと接続されている。Ｔｒ１及びＴｒ２は、互いのエミッタ端子同士が接続されている。Ｔｒ３及びＴｒ４は、互いのエミッタ端子同士が接続されている。

ゲートドライブ回路２１５ａは、入力されたＰＷＭ信号（入力パルス信号）から変換された、Ｑ１用のブリッジ駆動電圧を、Ｔｒ１及びＴｒ２のエミッタ端子間の接続点から出力する。また、ゲートドライブ回路２１５ｂは、入力されたＰＷＭ信号から変換された、Ｑ２用のブリッジ駆動電圧を、Ｔｒ３及びＴｒ４のエミッタ端子間の接続点から出力する。ゲートドライブ回路２１５ａ及びゲートドライブ回路２１５ｂは、入力ＰＷＭ信号に従って、Ｑ１，Ｑ２が交互にオン状態になるよう、Ｑ１，Ｑ２をそれぞれ駆動する。

（ブートストラップ回路２１７）
ハーフブリッジ回路２１６の出力端（Ｑ１及びＱ２の接続点）とゲートドライブ回路２１５ａとの間に設けられたブートストラップ回路２１７は、ブートストラップダイオードＤ１及びブートストラップコンデンサＣ１によって構成される。Ｄ１のアノード端子は、第２直流電源（Ｖcc）と接続され、Ｄ１のカソード端子は、ゲートドライブ回路２１５ａと接続されている。Ｃ１は、ゲートドライブ回路２１５ａと、ハーフブリッジ回路２１６の出力端との間に接続されている。なお、Ｄ１のカソード端子及びＣ１は、ゲートドライブ回路２１５ａ内のＴｒ１のコレクタ端子及び抵抗Ｒ１と接続されている。以下で説明するように、Ｑ１がオフ状態である間に第２直流電源（Ｖcc）から充電電流が供給されてＣ１が充電されることで、ゲートドライブ回路２１５ａによるＱ１の駆動に使用される充電電圧がＣ１に発生する。

本実施形態では、以下で説明するように、Ｃ１の充電電流が流れる経路に、当該充電電流に起因する放射ノイズを抑制するためのフェライトビーズＦｂ１（ノイズ抑制用のインダクタンス成分）が設けられる。具体的には、Ｆｂ１は、Ｃ１とハーフブリッジ回路２１６の出力端との間に挿入される。本実施形態では更に、Ｆｂ１に並列に、Ｆｂ１に発生する電圧の制限用のショットキーバリアダイオードＤ３（電圧制限素子）が接続される。Ｄ３は、アノード端子がＣ１と接続され、カソード端子がハーフブリッジ回路２１６の出力端と接続されることで、第２直流電源（Ｖcc）からの電流を通過させる方向に配置されている。以下で説明するように、Ｄ３をＦｂ１に並列に接続することで、Ｆｂ１に発生する電圧が、Ｄ３がオン状態（導通状態）になる電圧である閾値電圧を上回らない電圧に制限される。

＜ブートストラップ回路の役割＞
次に、図６乃至図８を参照して、本実施形態のＤ級アンプ２０１における、ブートストラップ回路２１７、Ｆｂ１及びＤ３（ブートストラップ回路２２１、Ｆｂ２及びＤ４）の役割について説明する。図６（Ａ）は、図５に示すゲートドライブ回路２１５、ハーフブリッジ回路２１６及びブートストラップ回路２１７を含む回路構成から、Ｆｂ１及びＤ３を除いたものを示している。

Ｄ級アンプ２０１において、ゲートドライブ回路２１５に入力されたＰＷＭ信号は、ゲートドライブ回路２１５ａ及びゲートドライブ回路２１５ｂによって、それぞれＱ１，Ｑ２を駆動するための駆動電圧に変換される。ＰＷＭ信号から変換された駆動電圧は、ゲートドライブ回路２１５ａ及びゲートドライブ回路２１５ｂから、Ｑ１，Ｑ２のそれぞれのゲート端子へ印加される。これにより、Ｑ１，Ｑ２は、ゲートドライブ回路２１５に入力されたＰＷＭ信号に応じて交互にオン状態になるように、スイッチングされる。例えば、入力ＰＷＭ信号がＨレベルである場合には、Ｑ１はオフ状態、Ｑ２はオン状態になる。入力ＰＷＭ信号がＬレベルである場合には、Ｑ１はオン状態、Ｑ２はオフ状態になる。このようなＱ１，Ｑ２のスイッチングの結果、入力ＰＷＭ信号は、Ｑ１，Ｑ２に接続された第１直流電源の電圧Ｖinに応じて増幅されて、Ｑ１とＱ２との間の接続点（出力端）から電圧Ｖaとして出力され、負荷へ供給される。

ここで、図６（Ａ）に示す電圧Ｖc1，Ｖc2は、ゲートドライブ回路２１５ａのハイサイド及びローサイドの入力端子電圧に相当する。電圧Ｖc2は、Ｑ１のソース端子電圧と等しく、電圧Ｖc1は、Ｑ１のソース端子電圧（＝Ｖc2）に、Ｃ１の電圧を加えた電圧に等しい。ゲートドライブ回路２１５ａは、ＰＷＭ信号に応じてＱ１をオン状態にする際には、電圧Ｖc1を駆動電圧としてＱ１のゲート端子に印加する。また、ゲートドライブ回路２１５ａは、ＰＷＭ信号に応じてＱ１をオフ状態にする際には、電圧Ｖc2を駆動電圧としてＱ１のゲート端子に印加する。

なお、ゲートドライブ回路２１５ｂは、ＰＷＭ信号に応じてＱ２をオン状態にする際には、第２直流電源（Ｖcc）から入力される電圧を駆動電圧としてＱ２のゲート端子に印加する。また、ゲートドライブ回路２１５ｂは、ＰＷＭ信号に応じてＱ２をオフ状態にする際には、Ｑ２のソース端子電圧を駆動電圧としてＱ２にゲート端子に印加する。

Ｑ１がオフ状態、Ｑ２がオン状態になると、ハーフブリッジ回路２１６の出力端の電位がグランドと等しくなることでＤ１がオン状態になる。これにより、図６（Ａ）に示すように、第２直流電源（Ｖcc）からＤ１を介してＣ１に電流（充電電流）が供給され、Ｃ１が充電される。当該充電電流は、Ｑ１がオフである間に、第２直流電源（Ｖcc）から、Ｄ１及びＣ１と、ハーフブリッジ回路２１６の出力端と、オン状態のＱ２とを介してグランドに至る経路６００を流れる。充電完了時のＣ１の電圧（充電電圧）は、ＶccからＤ１の閾値電圧Ｖf1を差し引いて得られる電圧（＝Ｖcc−Ｖf1）に等しくなる。Ｑ１がオフ状態、Ｑ２がオン状態である間には、Ｃ１の充電電圧が、電圧Ｖc1としてゲートドライブ回路２１５ａに入力される。

その後、ゲートドライブ回路２１５ａは、Ｑ１をオン状態（Ｑ２をオフ状態）に切り替える際には、Ｑ１のソース端子電圧と同電位の電圧Ｖc2に、Ｃ１の充電電圧を上乗せした電圧Ｖc1を、駆動電圧としてＱ１のゲート端子に印加する。具体的には、Ｑ１がオン状態、Ｑ２がオフ状態になると、ハーフブリッジ回路２１６の出力端（Ｑ１のソース端子）の電位が第１直流電源（Ｖin）と等しくなることでＤ１がオフ状態になる。このため、電圧Ｖc1は、第１直流電源の電圧Ｖinを、Ｃ１の充電電圧によって昇圧した電圧となる。このように、Ｑ１をオン状態にする際には、Ｑ１のゲート端子に印加される駆動電圧は、第１直流電源の電圧ＶinをＣ１の充電電圧によって昇圧した電圧となる。したがって、Ｑ１を安定してオフ状態からオン状態にスイッチングすることが可能になる。

図７は、Ｃ１が十分に充電される場合の、電圧Ｖc1，Ｖc2，及びＶc1とＶc2との電位差ΔＶ（＝Ｖc1−Ｖc2）、並びにゲートドライブ回路２１５に入力されるＰＷＭ信号の各波形の例を示す図であり、図６（Ａ）と対応している。上述のように、入力ＰＷＭ信号がＬレベルの場合、Ｑ１はオフ状態、Ｑ２はオン状態になる。この場合、電圧Ｖc2は、グランドと等しい０［Ｖ］となり、電圧Ｖc1は、Ｃ１の充電電圧（Ｖcc−Ｖf1）となる。一方、入力ＰＷＭ信号がＨレベルの場合、Ｑ１はオン状態、Ｑ２はオフ状態になる。この場合、電圧Ｖc2は、第１直流電源と同電位のＶinとなり、電圧Ｖc1は、ＶinにＣ１の充電電圧を上乗せした電圧（Ｖin＋Ｖcc−Ｖf1）となる。図７に示すように、ゲートドライブ回路２１５ａに印加される電圧Ｖc1の最大値は、ＰＷＭ信号がＨレベルである間の電圧（Ｖin＋Ｖcc−Ｖf1）であることがわかる。また、Ｖc1とＶc2との電位差ΔＶ（＝Ｖc1−Ｖc2）は、入力ＰＷＭ信号のレベルと無関係に、常にＣ１の充電電圧（Ｖcc−Ｖf1）と等しいことがわかる。

＜Ｆｂ１及びＤ１の役割＞
上述のように、Ｄ級アンプ２０１では、ブートストラップコンデンサＣ１（ブートストラップ回路２１７）の作用によって、Ｑ１を安定してオフ状態からオン状態にスイッチングすることが可能になる。しかし、ハイサイドのスイッチング素子（Ｑ１）の駆動にブートストラップコンデンサＣ１を用いた場合、Ｑ１の安定したスイッチングが可能になる一方で、Ｃ１を充電するための充電電流が放射ノイズの要因となることが知られている。このような放射ノイズは、図６（Ｂ）に示すように、Ｃ１の充電電流が流れる経路６００にフェライトビーズＦｂ１等のインダクタンス成分を挿入することで抑制できる。即ち、インダクタンス成分の挿入により、放射ノイズの原因となる、充電電流の高周波成分を抑制することが可能になる。

ところが、図６（Ｂ）に示すように、経路６００にＦｂ１を挿入した場合、ＰＷＭ信号のレベルの切り替わり時の、Ｃ１の充電（放電）電流の変化に応じて、Ｃ１と直列に接続されたＦｂ１の両端間に電圧が発生する。即ち、Ｆｂ１には、充電（放電）電流の流れを妨げるように起電力が発生する。図６（Ｂ）に示す構成において、Ｖc1とＶc2との電位差ΔＶ（＝Ｖc1−Ｖc2）は、Ｃ１の充電電圧（Ｖcc−Ｖf1）に、Ｆｂ１に発生する電圧を加えた電圧と等しくなる。このため、Ｆｂ１に発生する電圧は、電位差ΔＶを変化させ、それにより、ゲートドライブ回路２１５ａに印加される電圧Ｖc1が変化することになる。

ここで、図８は、図６（Ｂ）に示す構成における、電圧Ｖc1，Ｖc2，及び電位差ΔＶ（＝Ｖc1−Ｖc2）、並びにゲートドライブ回路２１５に入力されるＰＷＭ信号の各波形の例を示す図である。なお、図８の電圧Ｖc1には、Ｆｂ１に発生する電圧は考慮されておらず、このためＶc1の波形は図７と同様の波形となっている。図８に示すように、入力ＰＷＭ信号がＬレベルからＨレベルに切り替わった直後には、Ｆｂ１に発生する電圧８００に起因して、電位差ΔＶは、充電電圧（Ｖcc−Ｖf1）に等しい値から一時的に減少している。逆に、入力ＰＷＭ信号がＨレベルからＬレベルに切り替わった直後には、Ｆｂ１に発生する電圧８００に起因して、電位差ΔＶは、充電電圧（Ｖcc−Ｖf1）に等しい値から一時的に増加している。ゲートドライブ回路２１５ａに印加される電圧Ｖc1には、このような電位差ΔＶに応じて変化することになる。

このように、入力ＰＷＭ信号がＨレベルからＬレベルに切り替わった直後にゲートドライブ回路２１５ａに印加される電圧Ｖc1の最大値は、経路６００にＦｂ１を挿入しない場合と比較して高くなってしまう。したがって、経路６００にＦｂ１を挿入する場合には、挿入しない場合よりも、ゲートドライブ回路２１５ａ内の部品の耐圧を上げる必要がある。しかし、高耐圧の部品の使用はコストの増加を招く。一方、高耐圧の部品の使用を避けるには、ゲートドライブ回路２１５ａに印加される電圧が部品の耐圧を超えることを防止するための保護回路を使用する必要がある。

このような保護回路を使用する場合、保護対象の部品に対してダイオードを並列に接続することで、一定以上の電圧が保護対象部品にかからないようにするのが一般的である。例えば、図６（Ｂ）に示す例において、ゲートドライブ回路２１５ａを、ハイサイドのｎ型トランジスタＴｒ１及びローサイドのｐ型トランジスタＴｒ２によるプッシュプル回路で構成した場合を想定する。この場合、ＰＷＭ信号がＨレベルからＬレベルに切り替わる際に、電位差ΔＶが大きくなるとともに、Ｔｒ１がオン状態、Ｔｒ２がオフ状態になる。その結果、大きな電圧がＴｒ１のエミッタ‐コレクタ間に印加される。そこで、Ｔｒ１に対して並列に（即ち、図６（Ｂ）のｘ点とｙ点との間に）ダイオード（例えば、ツェナーダイオード）を接続することで、ゲートドライブ回路２１５ａの保護回路を構成できる。これにより、Ｔｒ１のエミッタ‐コレクタ間に印加される電圧がＴｒ１の耐圧を超えることを防止できる。

しかし、ｘ点とｙ点との間に接続されたダイオードに一定以上の電圧が印加されると、当該ダイオードがオフ状態（非導通状態）からオン状態（導通状態）に切り替わる。これにより、図６（Ｂ）に示すように、Ｃ１を介した経路６００を流れるはずの電流が、ｘ点とｙ点との間に接続されたダイオードを介した経路６１０を流れることになりうる。その結果、Ｃ１を十分に充電することができなくなり、Ｑ１の安定したスイッチングができなくなる可能性がある。

そこで、本実施形態では、上述のような保護回路ではなく、図５に示すように、経路６００に設けられたＦｂ１（インダクタンス成分）に発生する電圧の制限用の電圧制限素子としてＤ３をＦｂ１に並列に接続する。これにより、Ｆｂ１に発生する電圧に起因してゲートドライブ回路２１５ａに必要となる耐圧が高くなるのを防止する。

＜Ｄ級アンプの動作＞
次に、図９及び図１０を参照して、Ｄ級アンプ２０１におけるゲートドライブ回路２１５、ブートストラップ回路２１７及びハーフブリッジ回路２１６の動作について説明する。図９（Ａ）は、比較器２１３から出力されるＰＷＭ信号がＨレベルである場合の、図９（Ｂ）は、当該ＰＷＭ信号がＬレベルである場合の、ゲートドライブ回路２１５、ブートストラップ回路２１７及びハーフブリッジ回路２１６の動作を示している。

比較器２１３から出力されるＰＷＭ信号がＨレベルである場合、図９（Ａ）に示すように、ゲートドライブ回路２１５ａ内では、Ｔｒ９がオン状態、Ｔｒ１がオフ状態、Ｔｒ２がオン状態になる。その結果、Ｑ１のゲート端子には、Ｌレベルの駆動電圧（閾値電圧を下回るゲート‐ソース間電圧）が印加され、Ｑ１はオフ状態になる。一方、ゲートドライブ回路２１５ｂ内では、Ｔｒ３はオン状態、Ｔｒ４はオフ状態になる。その結果、Ｑ２のゲート端子には、Ｈレベルの駆動電圧（閾値電圧以上のゲート‐ソース間電圧）が印加され、Ｑ２はオン状態になる。このようにＱ１がオフ状態、Ｑ２がオン状態になると、第２直流電源（Ｖcc）からＤ１を通してＣ１に電流が流れ、それによりＣ１が充電される。最終的に、Ｃ１の充電電圧は、ＶccからＤ１の閾値電圧Ｖf1（本実施形態では０．４Ｖ）を差し引いて得られる電圧（＝Ｖcc−Ｖf1）になる。

比較器２１３から出力されるＰＷＭ信号がＬレベルである場合、図９（Ｂ）に示すように、ゲートドライブ回路２１５ａ内では、Ｔｒ９がオフ状態、Ｔｒ１がオン状態、Ｔｒ２がオフ状態になる。その結果、Ｑ１のゲート端子には、Ｈレベルの電圧が印加され、Ｑ１はオン状態になる。一方、ゲートドライブ回路２１５ｂ内では、Ｔｒ３はオフ状態、Ｔｒ４はオン状態になる。その結果、Ｑ２のゲート端子には、Ｌレベルの電圧が印加され、Ｑ２はオフ状態になる。

このように、ゲートドライブ回路２１５へ入力されるＰＷＭ信号のレベルの変化に応じてＱ１，Ｑ２がスイッチングされることで、当該スイッチングに応じた電圧Ｖaが、ハーフブリッジ回路２１６から出力される。同様に、ゲートドライブ回路２１９へ入力されるＰＷＭ信号のレベルの変化に応じてＱ３，Ｑ４がスイッチングされることで、当該スイッチングに応じた電圧Ｖbが、ハーフブリッジ回路２２０から出力される。ハーフブリッジ回路２１６の出力電圧Ｖaは、ＡＣトランス２０のａ点に印加され、ハーフブリッジ回路２２０の出力電圧Ｖbは、ＡＣトランス２０のｂ点に印加される。

図４（Ａ）及び図４（Ｂ）に示すように、ハーフブリッジ回路２１６を駆動するためのＰＷＭ信号のデューティ比と、ハーフブリッジ回路２２０を駆動するためのＰＷＭ信号のデューティ比とが異なることに起因して、電圧Ｖaと電圧Ｖbとは異なる電圧になる。このため、ＡＣトランス２０の端子ａと端子ｂとの間に電位差が生じ、ＡＣトランス２０の一次側（ａ点とｂ点との間）に電流が流れる。その結果、ＡＣトランス２０の二次側に、ＡＣ高圧とＤＣ高圧とが重畳された高圧出力が発生し、帯電ローラ２へ出力される。

図１０は、図９に対応する、電圧Ｖc1，Ｖc2，及び電位差ΔＶ（＝Ｖc1−Ｖc2）、並びにゲートドライブ回路２１５に入力されるＰＷＭ信号の各波形の例を示す図である。なお、図１０の電圧Ｖc1には、Ｆｂ１に発生する電圧は考慮されておらず、即ち、実際の電圧Ｖc1の波形は、図１０に示すＶc1の波形に、Ｖc1とＶc2との電位差ΔＶ（＝Ｖc1−Ｖc2）の波形を重畳した波形となる。

図１０に示すように、入力ＰＷＭ信号がＨレベル（Ｑ１はオフ状態、Ｑ２はオン状態）の期間には、Ｖc1は、Ｃ１の充電電圧（Ｖcc−Ｖf1）と等しくなり、Ｖc2は、グランドの電位と等しい０［Ｖ］になる。一方、入力ＰＷＭ信号がＬレベル（Ｑ１はオン状態、Ｑ２はオフ状態）の期間には、Ｖc1は、ＶinにＣ１の充電電圧を上乗せした電圧（Ｖin＋Ｖcc−Ｖf1）となり、Ｖc2は、第１直流電源（Ｖin）から出力される電圧となる。

また、Ｖc1とＶc2との電位差ΔＶは、入力ＰＷＭ信号がＨレベル又はＬレベルへ切り替わった直後を除けば、充電電圧（Ｖcc−Ｖf1）と等しい。しかし、入力ＰＷＭ信号がＨレベルとＬレベルとの間で切り替わった直後（即ち、Ｑ１，Ｑ２がオフ状態とオン状態との間で切り替わった直後）には、電位差ΔＶは、Ｃ１の充電電圧に、Ｆｂ１の両端間に発生した電圧が加わった電圧となる。これは、入力ＰＷＭ信号がＨレベルとＬレベルとの間で切り替わった直後には、Ｃ１の充電（放電）電流がＦｂ１に流れ、Ｆｂ１に電圧が発生するためである。入力ＰＷＭ信号がＨレベルからＬレベルへ切り替わった直後には、電位差ΔＶが小さくなり、入力ＰＷＭ信号がＬレベルからＨレベルへ切り替わった直後には、電位差ΔＶが大きくなる。

入力ＰＷＭ信号がＨレベルへ切り替わる際の電位差ΔＶは、図６（Ｂ）に示すようにＤ３が設けられていない場合には、Ｃ１の充電電圧（Ｖcc−Ｖf1）に、Ｆｂ１に発生する電圧８００が加わった電圧となる。一方、図５及び図９に示すようにＤ３が設けられている場合には、Ｆｂ１に発生する電圧が、Ｄ３が導通状態になる電圧である閾値電圧Ｖf3を上回らない電圧に制限される。これは、Ｆｂ１の両端間の電圧が閾値電圧Ｖf3に達すると、Ｄ３がオン状態（導通状態）となるためである。これにより、入力ＰＷＭ信号がＨレベルへ切り替わる際の電位差ΔＶが制限される。このように、Ｄ３は、Ｑ１がオン状態とオフ状態との間で切り替わる際にＦｂ１に発生する電源を制限するように動作する。

このようなＤ３の作用によって、ゲートドライブ回路２１５ａに印加される電圧Ｖc1の最大値は、Ｖinに、Ｃ１の充電電圧とＤ３の閾値電圧Ｖf3との和（Ｖcc−Ｖf1＋Ｖf3）を上乗せした電圧に制限される。即ち、Ｄ３が設けられていない場合（図６（Ｂ）及び図８）と比較して、ゲートドライブ回路２１５ａに印加される電圧Ｖc1の最大値の増加がＶf3に抑えられる。

したがって、本実施形態によれば、ゲートドライブ回路２１５ａ内の部品の耐圧を上げる必要がなくなる。即ち、ブートストラップコンデンサＣ１の充電電流が流れる経路６００に設けられたＦＢ１に発生する電圧に起因して、ゲートドライブ回路２１５ａに必要となる耐圧が高くなるのを防止できる。このため、コストの増加を招く高耐圧の部品を使用せずにハーフブリッジ回路２１６用の駆動回路を実現できる。また、Ｄ３がオン状態になったとしても、Ｃ１の充電電流の経路６００が（図６（Ｂ）の経路６１０に）変化することもないため、Ｃ１を十分に充電することが可能である。その結果、Ｑ１の安定したスイッチングが可能になる。

上述の実施形態では、Ｃ１の充電電流に起因する放射ノイズの抑制用に経路６００に挿入するインダクタンス成分として、フェライトビーズ（Ｆｂ１）を使用している。しかし、経路６００に挿入されるインダクタンス成分として、フェライトビーズではなく、パターンのインダクタンス成分等の、他のインダクタンス成分が使用されてもよい。

また、上述の実施形態では、Ｄ３として、ショットキーバリアダイオードを使用する例を説明している。ショットキーバリアダイオードは、閾値電圧が小さいため、Ｆｂ１に発生する電圧を非常に小さくすることが可能である。このため、ブートストラップ回路２１７の部品耐圧とＣ１の充電電圧との差が小さい場合には、ショットキーバリアダイオードを使用することが有効である。一方、ブートストラップ回路２１７の部品耐圧とＣ１の充電電圧との差に余裕がある場合には、ショットキーバリアダイオード以外のダイオードを使用することも可能である。

また、上述の実施形態は、帯電ローラ２の電源回路（帯電高圧基板１００）だけでなく、画像形成ステーション１０に含まれる現像器４若しくは一次転写ローラ５３、または二次転写ローラ５７の電源回路等の、他の電源回路に対しても同様に適用可能である。

１１０：制御基板、１１１：ＣＰＵ、１００：帯電高圧基板、１０１：ＡＣ高圧生成回路、１０２：ＤＣ高圧生成回路、１０３：ＡＣ電圧検出回路、２００：正弦波生成部、２０１：Ｄ級アンプ、２１５：ゲートドライブ回路、２１５ａ：ゲートドライブ回路、２１５ｂ：ゲートドライブ回路、２１７：ブートストラップ回路、２１６：ハーフブリッジ回路

Claims (12)

1. 第１直流電源に接続された第１スイッチング素子、及び前記第１スイッチング素子に直列に接続された第２スイッチング素子を備え、前記第１スイッチング素子及び前記第２スイッチング素子のスイッチングに応じた電圧を負荷へ出力するブリッジ回路と、
   入力パルス信号に従って、前記第１及び第２スイッチング素子が交互にオン状態になるよう、前記第１及び第２スイッチング素子をそれぞれ駆動する第１及び第２ドライブ回路と、
   前記第１ドライブ回路と前記ブリッジ回路の出力端との間に接続されており、前記第１スイッチング素子がオフ状態である間に第２直流電源から充電電流が供給されて充電されることによって、前記第１ドライブ回路による前記第１スイッチング素子の駆動に使用される充電電圧が発生するコンデンサと、
   前記充電電流が流れる経路に設けられた、ノイズ抑制用のインダクタンス成分と、
   前記インダクタンス成分に並列に接続された、前記インダクタンス成分に発生する電圧の制限用の電圧制限素子と、
   を備えることを特徴とする電源回路。
2. 前記インダクタンス成分は、前記コンデンサと前記出力端との間に設けられ、
   前記電圧制限素子は、前記第１スイッチング素子がオン状態とオフ状態との間で切り替わる際に前記インダクタンス成分に発生する電圧を制限するよう動作する
   ことを特徴とする請求項１に記載の電源回路。
3. 前記電圧制限素子は、前記第２直流電源からの電流を通過させる方向に配置されたダイオードであり、
   前記インダクタンス成分に発生する電圧は、前記ダイオードが導通状態になる電圧である閾値電圧を上回らない電圧に制限される
   ことを特徴とする請求項１または２に記載の電源回路。
4. 前記ダイオードは、ショットキーバリアダイオードである
   ことを特徴とする請求項３に記載の電源回路。
5. 前記第１ドライブ回路には、前記出力端の電圧に前記充電電圧を上乗せした電圧が入力され、
   前記第１ドライブ回路は、前記第１スイッチング素子をオフ状態からオン状態へ切り替える際に、前記入力された電圧を駆動電圧として前記第１スイッチング素子へ出力する
   ことを特徴とする請求項１から４のいずれか１項に記載の電源回路。
6. アノード端子が前記第２直流電源と接続され、かつ、カソード端子が前記第１ドライブ回路及び前記コンデンサと接続されたダイオードと、前記コンデンサとによって、前記出力端の電圧に前記充電電圧を上乗せした電圧を前記第１ドライブ回路に出力するブートストラップ回路が構成されている
   ことを特徴とする請求項１から５のいずれか１項に記載の電源回路。
7. 前記第１及び第２スイッチング素子は、前記第１直流電源とグランドとの間に直列に接続され、前記第１スイッチング素子と第２スイッチング素子との接続点に前記出力端が設けられており、
   前記第１スイッチング素子がオフ状態、前記第２スイッチング素子がオン状態になると、前記出力端の電位が前記グランドと等しくなることで前記ブートストラップ回路のダイオードが導通状態になり、前記第２直流電源から当該ダイオードを介して前記コンデンサに前記充電電流が供給されるとともに前記充電電圧が前記第１ドライブ回路に入力される
   ことを特徴とする請求項６に記載の電源回路。
8. 前記第１スイッチング素子がオン状態、前記第２スイッチング素子がオフ状態になると、前記出力端の電位が前記第１直流電源と等しくなることで前記ブートストラップ回路のダイオードが非導通状態になり、前記第１直流電源の出力電圧に前記充電電圧を上乗せした電圧が前記第１ドライブ回路に入力される
   ことを特徴とする請求項７に記載の電源回路。
9. 前記充電電流は、前記第１スイッチング素子がオフ状態である間に、前記第２直流電源から前記コンデンサと前記出力端とオン状態の前記第２スイッチング素子とを介してグランドに至る経路を流れる
   ことを特徴とする請求項１から８のいずれか１項に記載の電源回路。
10. 前記第２ドライブ回路は、前記第２直流電源に接続されており、前記第２スイッチング素子をオフ状態からオン状態へ切り替える際に、前記第２直流電源から入力される電圧を駆動電圧として前記第２スイッチング素子へ出力する
    ことを特徴とする請求項１から９のいずれか１項に記載の電源回路。
11. 記録材に画像を形成する画像形成手段と、
    前記画像形成手段に電圧を供給する、請求項１から１０のいずれか１項に記載の電源回路と、
    を備えることを特徴とする画像形成装置。
12. 前記画像形成手段は、像担持体と、前記像担持体を帯電させる帯電手段とを含み、
    前記電源回路は、前記像担持体を帯電させるための電圧を前記帯電手段に供給する
    ことを特徴とする請求項１１に記載の画像形成装置。

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