JP2015104226A - Ｄｃ／ｄｃコンバータ、電源装置、電子機器および画像形成装置 - Google Patents

Abstract

【課題】通常動作時のリップル電圧を必要以上に増大させることなく、待機時の効率を改善可能な電流連続型ＤＣ／ＤＣコンバータを提供する。
【解決手段】出力電圧Ｖｏに比例した比例電圧Ｖ＋と基準電圧Ｖｒｅｆとを比較し、比較結果に基づいてＦＥＴをオン・オフさせるコンパレータＣｍｐに対して２つの帰還回路が接続される。第１の正帰還回路は、出力電圧Ｖｏの比例電圧Ｖ＋に対してコンパレータＣｍｐの比較結果を正帰還する回路である。第２の正帰還回路は、ＦＥＴのドレイン端子に発生する電圧を出力電圧Ｖｏの比例電圧Ｖ＋に正帰還する回路である。出力電圧Ｖｏの比例電圧Ｖ＋が補正されるため、入力電圧Ｖｉｎが低下する待機時にも十分にスイッチング周波数を低下させること可能となる。
【選択図】 図１

Description

本発明は、ＤＣ／ＤＣコンバータなどの電源装置に関する。

自励式非連続モードで動作するＤＣ／ＤＣコンバータは、その回路構成の簡素さ、使用する回路素子数の少なさから出力容量の小さい、比較的低価格の電源装置として用いられている（特許文献１）。

特開２００３−２８４３２７号公報

特許文献１に記載のＤＣ／ＤＣコンバータは、一般に「電流不連続型」と呼ばれる。これは、回生ダイオードが非導通となった後にスイッチング素子であるＦＥＴ（電界効果トランジスタ）がオンとなるため、インダクタに流れる電流が零となる時間（電流が不連続となる時間）が存在することに由来する。しかし、電流不連続型ＤＣ／ＤＣコンバータでは、出力電流が増えるにしたがって電圧リップルが増大してしまう。この点では電流連続型ＤＣ／ＤＣコンバータが有利である。

一方、近年は省エネの観点から電源装置の効率化が強く求められている。ＤＣ／ＤＣコンバータで発生する損失は、ＦＥＴのスイッチング損失が多くを占めている。ＦＥＴのスイッチング損失を低減させるには、スイッチング周波数を低下させることが有効である。電流連続型ＤＣ／ＤＣコンバータではリップル電圧を大きくすることで、スイッチング周波数を低下させることが可能となる。よって、待機時には許容範囲内でリップル電圧を大きくすることが電源の効率向上に役立つ。なお、入力電圧を低下させることでも待機電力を削減できるが、発振周波数が上昇してスイッチング回数が増加してしまう。つまり、電流連続型ＤＣ／ＤＣコンバータでは、入力電圧を低下させると、ＦＥＴのスイッチング損失を十分に低減できない。なお、待機時の効率を向上するために、入力電圧が低下した状態に合わせてリップル電圧を設定すると、入力電圧が上昇する通常動作時にリップル電圧が所望の値を超えてしまう。そのため、リップル電圧の設定は通常動作時に所望の値となるように設定する必要がある。

そこで、本発明は、通常動作時のリップル電圧を必要以上に増大させることなく、待機時の効率を改善可能な電流連続型ＤＣ／ＤＣコンバータを提供することを目的とする。

本発明は、たとえば、
スイッチング素子と、
一端が前記スイッチング素子の電流流出端子に接続され、他端が出力側となるインダクタと、
前記出力側に発生する出力電圧に比例した比例電圧と基準電圧とを比較し、比較結果に基づいて前記スイッチング素子をオン・オフさせる制御手段と、
前記比例電圧に対して前記制御手段の比較結果を正帰還する第１の正帰還手段と、
前記スイッチング素子の電流流出端子に発生する電圧を前記比例電圧に正帰還する第２の正帰還手段と
を有することを特徴とするＤＣ／ＤＣコンバータを提供する。

本発明によれば、通常動作時のリップル電圧を必要以上に増大させることなく、待機時の効率を改善可能な電流連続型ＤＣ／ＤＣコンバータが提供される。

ＤＣ／ＤＣコンバータの回路図 ＤＣ／ＤＣコンバータの動作波形を示す図 待機時の発振周波数の一例を示す図 ＤＣ／ＤＣコンバータの回路図 ＤＣ／ＤＣコンバータの動作波形を示す図 ＤＣ／ＤＣコンバータの回路図 ＤＣ／ＤＣコンバータの動作波形を示す図 ＤＣ／ＤＣコンバータの回路図 ＤＣ／ＤＣコンバータの動作波形を示す図 画像形成装置の一例を示す図 電源装置の一例を示す図

本発明の実施形態を理解しやすくするために関連技術について説明する。図６は電流不連続型ＤＣ／ＤＣコンバータ１００を示す回路図である。ＤＣ／ＤＣコンバータ１００は誤差増幅素子であるコンパレータＣｍｐ、スイッチング素子としての電界効果トランジスタ（ＦＥＴ）、回生ダイオードＤｓ、インダクタＬｓ、小信号ダイオードＤ１、電解コンデンサＣｓ、基準電圧Ｖｒｅｆ、電流検出抵抗Ｒｉｓおよび抵抗Ｒ１〜Ｒ３、Ｒａにて構成されている。入力電圧ＶｉｎはＦＥＴのソース端子に電流検出抵抗Ｒｉｓを介して接続されている。ＦＥＴのドレイン端子（電流流出端子）にはインダクタＬｓの一端が接続され、インダクタＬｓの他端には電解コンデンサＣｓが接続されている。

ＦＥＴのドレイン端子とインダクタＬｓの共通接続点には回生ダイオードＤｓのカソード端子が接続されている。回生ダイオードＤｓのアノード端子はＧＮＤ（グランド）に接続されている。コンパレータＣｍｐの出力端子はＦＥＴのゲート端子に抵抗Ｒ２を介して接続されている。抵抗Ｒ２は、ＦＥＴのゲート端子（制御端子）とソース端子（電流流入端子）との間に接続された抵抗Ｒ１と分圧回路を形成している。この分圧回路は、コンパレータＣｍｐの出力がローレベルのときにソース端子とゲート端子間にＦＥＴの定格以上の電位差が生じないように機能する。コンパレータＣｍｐの−端子には抵抗Ｒ３を介して基準電圧源から基準電圧Ｖｒｅｆが入力される。コンパレータＣｍｐの−端子は小信号ダイオードＤ１を介してＦＥＴのドレイン端子にも接続されている。さらに、コンパレータＣｍｐの＋端子には抵抗Ｒａを介して出力電圧Ｖｏが入力される。つまり、コンパレータＣｍｐの＋端子には出力電圧Ｖｏに比例した電圧が印加される。

図７を用いてＤＣ／ＤＣコンバータ１００の各部の動作を説明する。コンパレータＣｍｐの出力がローレベルのときにＦＥＴがオン状態となる。回生ダイオードＤｓのカソード電位はＶｉｎに比例した電圧となり、回生ダイオードＤｓは非導通状態となる。

コンパレータＣｍｐの−端子（反転入力端子）には基準電圧Ｖｒｅｆが入力されている。出力電圧Ｖｏが上昇すると、コンパレータＣｍｐの＋端子（非反転入力端子）に印加される電圧が基準電圧Ｖｒｅｆより高くなる。その結果、コンパレータＣｍｐの出力はハイレベルとなり、ＦＥＴはオフ状態となる。ＦＥＴがオンになっていたときにインダクタＬｓにはエネルギーが蓄えられている。そのため、ＦＥＴはオフ状態になるとインダクタＬｓは回生ダイオードＤｓを介して電流を流す。回生ダイオードＤｓのカソード電位は回生ダイオードＤｓによる電圧降下分（以下、Ｖｆｄｓと呼ぶ）だけＧＮＤよりも低い電位になる。そのため、コンパレータＣｍｐの−端子の電圧は電圧降下分Ｖｆｄｓと小信号ダイオードＤ１の電圧降下分（以下、Ｖｆｄ１と呼ぶ）との差分の電圧となる。ここで、Ｖｆｄ１＞Ｖｆｄｓとなるように小信号ダイオードＤ１と回生ダイオードＤｓが選択されているため、回生ダイオードＤｓが導通状態を維持している間はコンパレータＣｍｐの出力がハイレベルを維持する。これによりＦＥＴがオフ状態に維持される。インダクタＬｓの回生が終了して回生ダイオードＤｓが非導通状態となると、コンパレータＣｍｐの−端子の電圧は上昇する。その後、コンパレータＣｍｐの−端子の電圧Ｖ− ＞ ＋端子の電圧Ｖ＋となると、コンパレータＣｍｐの出力はローレベルとなる。その結果、ＦＥＴは再びオン状態となる。ＤＣ／ＤＣコンバータ１００は以上の動作を繰り返すことで負荷に応じた発振周波数で発振し、負荷に電力を供給する。

このようにコンパレータＣｍｐはＤＣ／ＤＣコンバータの出力側に発生する出力電圧Ｖｏに比例した比例電圧と基準電圧とを比較し、比較結果に基づいてスイッチング素子をオン・オフさせる制御回路として機能している。なお、抵抗ＲａはＤＣ／ＤＣコンバータの出力側に発生する出力電圧Ｖｏを検出し、出力電圧Ｖｏに比例した比例電圧を生成する電圧検出回路として機能している。インダクタＬｓは、一端がスイッチング素子の電流流出端子に接続され、他端が出力側となるインダクタの一例である。

ＤＣ／ＤＣコンバータ１００は、電流不連続型ＤＣ／ＤＣコンバータの一種である。これは、回生ダイオードＤｓが非導通となった後にＦＥＴがオンとなるため、インダクタＬｓの電流が零となる時間（電流が不連続となる時間）が存在することに由来する。

図７に示すように、ＤＣ／ＤＣコンバータ１００の出力電流ＩｏはインダクタＬｓに流れる電流の平均値と等しくなる。電流不連続型のＤＣ／ＤＣコンバータ１００においては、インダクタＬｓに流れる電流はゼロから最大値Ｉｐｋまで変化するため、その変動幅ΔＩｒは最大値Ｉｐｋと等しくなる。出力電圧Ｖｏを平滑するコンデンサＣｓはその内部に等価直列抵抗Ｒｅｓｒを有している。そのため、出力電流Ｉｏの変動幅ΔＩｒによって、電圧リップル（ΔＶｏ ＝ Ｒｅｓｒ×ΔＩｒ）が生じる。電流不連続型のＤＣ／ＤＣコンバータ１００においては、出力電流Ｉｏが増えるにしたがって最大値Ｉｐｋが増大する。そのため、電圧リップルΔＶｏも大きくなってしまう。

図８に電流連続型のＤＣ／ＤＣコンバータ１０１の一例を示す。誤差増幅装置であるコンパレータＣｍｐの入出力間に正帰還回路（正帰還抵抗ＲｃおよびダイオードＤ２）が追加されている。正帰還抵抗ＲｃおよびダイオードＤ２により構成された正帰還回路は、出力電圧Ｖｏの比例電圧に対してコンパレータＣｍｐの比較結果を正帰還する第１の正帰還回路として機能する。この正帰還回路は、コンパレータＣｍｐの比較結果を用いて出力電圧Ｖｏの比例電圧を補正する回路として機能する。図８が示すように、正帰還抵抗と、整流素子であるダイオードＤ２とが直列回路を形成している。
図９に電流連続型のＤＣ／ＤＣコンバータ１０１の動作を示す。コンパレータＣｍｐの出力がローレベルのときＦＥＴはオン状態となる。このとき回生ダイオードＤｓのカソード電位は入力電圧Ｖｉｎに比例した電圧となり、回生ダイオードＤｓは非導通状態となる。

コンパレータＣｍｐの−端子には基準電圧Ｖｒｅｆが入力される。これにより、出力電圧Ｖｏが上昇する。その結果、コンパレータＣｍｐの＋端子の電圧Ｖ＋が基準電圧Ｖｒｅｆよりも高くなると、コンパレータＣｍｐの出力がハイレベルとなる。これにより、ＦＥＴはオフ状態となる。ＦＥＴはオンとなっているときにインダクタＬｓにはエネルギーが蓄えられている。そのため、ＦＥＴがオフ状態となると、インダクタＬｓは回生ダイオードＤｓを介して電流Ｉｆを流す。

コンパレータＣｍｐの出力がハイレベルになると、それまでＶｏ→Ｒａ→Ｒｃ→Ｄ２→Ｃｍｐの出力（ローレベル）のルートｒ１で流れていた電流が停止する。するとコンパレータＣｍｐの＋端子の電圧Ｖ＋は、基準電圧ＶｒｅｆからΔＶ１だけ上昇する。ΔＶ１は、正帰還抵抗Ｒｃによる＋端子電圧の増分である。（１）式および（２）式の近似が成り立てば、ΔＶ１は（３）式で表現される。

＋端子の電圧Ｖ＋が基準電圧ＶｒｅｆからΔＶ１だけ上昇すると、コンパレータＣｍｐの出力はハイレベルを保つこととなる。つまり、ＦＥＴはオフ状態を維持する。すると、出力電圧Ｖｏは減少して行く。＋端子の電圧Ｖ＋は、出力電圧Ｖｏが減少すると、それに伴って減少する。

＋端子の電圧Ｖ＋がＶｒｅｆに到達すると、コンパレータＣｍｐの出力がローレベルに切り替わり、再びＦＥＴがオンする。その結果、ルートｒ１に沿って電流が流れる。これにより、＋端子の電圧Ｖ＋は、基準電圧ＶｒｅｆからΔＶ２だけ低下する。

＋端子の電圧Ｖ＋が基準電圧ＶｒｅｆからΔＶ２だけ低下すると、コンパレータＣｍｐの出力はローレベルを保つこととなる。その結果、ＦＥＴはオン状態を維持する。電流連続型のＤＣ／ＤＣコンバータ１０１が上記の動作を繰り返すことで、スイッチングが継続される。

図９に示すように、このＤＣ／ＤＣコンバータ１０１では、電流ＩｄおよびＩｆは、台形型となる。よって、インダクタＬｓに流れる電流が零となる時間は存在しない。つまり、インダクタＬｓには、常時、連続して電流が流れる。これが、「電流連続型」と呼ばれる所以である。

電流不連続型のＤＣ／ＤＣコンバータ１００と比べて電流連続型のＤＣ／ＤＣコンバータ１０１は、ＩｄおよびＩｆの最大値Ｉｐｋを出力電流Ｉｏに近づけることができる。これは、インダクタＬｓに流れる電流が零となる時間がないからである。したがって、インダクタＬｓに流れる電流の変動幅ΔＩｒが小さくなり、リップル電圧ΔＶｏが出力電流Ｉｏに因らず、（３）式および（４）式により決定される。

上述したように、電流連続型のＤＣ／ＤＣコンバータ１０１のリップル電圧ΔＶｏは、本来（３）式および（４）式により決定される。しかし、実際には図９に示すように、＋端子の電圧Ｖ＋が基準電圧Ｖｒｅｆに達してからＦＥＴがオフするまでには、コンパレータＣｍｐやＦＥＴの応答時間などに由来する遅れ時間ｔｄが存在する。この遅れ時間ｔｄの間にＦＥＴのドレインを流れる電流ＩｄはΔＩｔｄだけ増加する。

そのため、実際のリップル電圧ΔＶｏは、（３）式および（４）式によるΔＶ１、ΔＶ２にさらに電流増加分ΔＩｔｄによるリップル成分が加えたものとなる。

よって、ΔＶ１とΔＶ２の和が、ΔＩｔｄ×Ｒｅｓｒの分だけ所望のリップル電圧よりも小さくなるようにＲａ、Ｒｃなどを設定する必要がある。

＜実施例１＞
実施例１では、電流連続型のＤＣ／ＤＣコンバータにおいて、スイッチング素子の電流流出端子の電圧を出力電圧に比例した比例電圧（検出電圧）に正帰還して比例電圧を補正する。これにより、入力電圧が低下する待機時にも十分にスイッチング周波数を低下させることができ、ＤＣ／ＤＣコンバータの変換効率が向上する。

図１は実施例１である電源装置（ＤＣ／ＤＣコンバータ１０２）を示す回路図である。図２はＤＣ／ＤＣコンバータ１０２の動作波形を示している。すでに説明した個所には同一の参照符号を付与することで説明の簡明化を図る。ＤＣ／ＤＣコンバータ１０２がＤＣ／ＤＣコンバータ１０１と相違する点は、ＦＥＴのドレイン端子の電圧に比例した電圧をコンパレータＣｍｐの＋端子に正帰還する正帰還回路（例：抵抗Ｒ４）が追加されている点である。つまり、抵抗Ｒ４は、ＦＥＴのドレイン端子に発生する電圧を、出力電圧Ｖｏに比例した比例電圧に正帰還する第２の正帰還回路として機能する。なお、第２の正帰還回路はスイッチング素子の電流流出端子に発生する電圧を用いて比例電圧を補正する回路として機能する。図１において、抵抗Ｒ４の一端はＦＥＴのドレイン端子およびインダクタＬｓの一端に接続され、他端はコンパレータＣｍｐの第一入力端子（非反転入力端子（＋端子））に接続されている。

コンパレータＣｍｐの出力がローレベルのとき、ＦＥＴはオン状態となる。このとき回生ダイオードＤｓのカソード電位は入力電圧Ｖｉｎに比例した電圧となり、回生ダイオードＤｓが非導通状態となる。出力電圧Ｖｏが上昇することで、コンパレータＣｍｐの＋端子の電圧Ｖ＋が基準電圧Ｖｒｅｆより高くなると、コンパレータＣｍｐの出力がハイレベルとなる。これによりＦＥＴはオフ状態となる。ＦＥＴはオンとなっているときにインダクタＬｓにはエネルギーが蓄えられている。そのため、ＦＥＴがオフ状態となると、インダクタＬｓは回生ダイオードＤｓを介して電流Ｉｆを流す。このように回生ダイオードＤｓはＦＥＴのドレイン端子とインダクタＬｓの一端とに接続され、ＦＥＴがＯＦＦした際にインダクタＬｓに流れる電流の還流を行う第２の整流素子として機能する。

コンパレータＣｍｐの出力がローレベルのときは、電流がルートｒ１とルートｒ２に沿って流れる。ルートｒ２は、Ｖｏｕｔ→Ｒａ→Ｒ４→ＦＥＴドレイン端子（−Ｖｆｄｓ）のルートである。一方、コンパレータＣｍｐの出力がハイレベルになると、ルートｒ１およびルートｒ２に沿って流れていた電流が停止する。これによりコンパレータＣｍｐの＋端子の電圧Ｖ＋はΔＶ３だけ上昇する。

＋端子の電圧Ｖ＋が基準電圧ＶｒｅｆからΔＶ３だけ上昇すると、コンパレータＣｍｐの出力はハイレベルに維持される。その結果、ＦＥＴはオフ状態を維持する。すると、出力電圧Ｖｏは減少する。出力電圧Ｖｏの電圧が減少すると＋端子の電圧Ｖ＋もそれに伴って減少する。＋端子の電圧Ｖ＋が基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力がローレベルとなり、再びＦＥＴがオンする。すると、電流がルートｒ１、ｒ３に沿って流れる。ルートｒ３はＦＥＴのドレイン端子（≒Ｖｉｎ）→Ｒ４→Ｒａ→Ｖｏのルートである。つまり、ルートｒ３はルートｒ２の反対向きのルートである。これにより、＋端子の電圧Ｖ＋が基準電圧ＶｒｅｆからΔＶ４だけ低下する。

＋端子の電圧Ｖ＋が基準電圧ＶｒｅｆからΔＶ４だけ低下すると、コンパレータＣｍｐの出力はローレベルを保つこととなる。その結果、ＦＥＴはオン状態を維持する。ＤＣ／ＤＣコンバータ１０２は、上記の動作を繰り返すことで、スイッチングが継続される。

（７）式および（８）式を用いると、リップル電圧ΔＶｏは以下の式で表現可能である。

（８）式は、入力電圧Ｖｉｎが低下するとΔＶ４が大きくなることを示している。入力電圧Ｖｉｎが低下したことに起因した減少分ΔＶ３と遅れ時間ｔｄによる減少分（ΔＩｔｄ×Ｒｅｓｒ）を補うようにＲａ、Ｒｃ、Ｒ４の抵抗値が設定される。これにより、入力電圧Ｖｉｎが低下した際にも通常動作時と同様のリップル電圧ΔＶｏでＤＣ／ＤＣコンバータ１０２が動作可能となる。

図３（Ａ）は出力電圧Ｖｏが３．３Ｖ、リップル電圧ΔＶｏが５０ｍＶ以下として設計された電流連続型ＤＣ／ＤＣコンバータ１０２と、比較例である電流連続型ＤＣ／ＤＣコンバータ１０１との待機時の発振周波数を示すグラフである。図３（Ｂ）はシミュレーションに使用した各パラメータを示している。

実施例１で提案した電流連続型ＤＣ／ＤＣコンバータ１０２においては、（８）式に示すように入力電圧Ｖｉｎが低下するとΔＶ４が大きくなる。比較例では待機時のリップル電圧ΔＶｏが３０ｍＶとなったのに対し、実施例１ではリップル電圧ΔＶｏが５０ｍＶとなった。このように、実施例１では待機時においてもリップル電圧ΔＶｏが必要以上に小さくなることがない。そのため、実施例１は、比較例と比較して発振周波数を大きく低下させることができる。

このように本実施例によれば、待機時においてもリップル電圧ΔＶｏをある程度のレベルで維持できるため、スイッチング周波数を十分に低下させることが可能となる。つまり、本実施例は、通常動作時のリップル電圧を必要以上に増大させることなく、待機時の効率を改善可能な電流連続型ＤＣ／ＤＣコンバータを提供できる。

＜実施例２＞
図４は実施例２のＤＣ／ＤＣコンバータ１０３を示す回路図である。図５はＤＣ／ＤＣコンバータ１０３の動作波形を示す図である。なお、すでに説明した機能と同一の機能には同一の参照符号を付与することにより説明の簡明化を図る。ＤＣ／ＤＣコンバータ１０３は図１に示したＤＣ／ＤＣコンバータ１０２を改良したものである。図４によれば、ＦＥＴのドレイン端子とコンパレータＣｍｐの＋端子との間において、抵抗Ｒ４に対して直列に第１の整流素子と定電圧素子とが接続されている。第１の整流素子の一例としてダイオードＤ３を用いる。定電圧素子の一例としてツェナーダイオードＺＤ１を用いる。ここで、ダイオードＤ３およびツェナーダイオードＺＤ１は、ＤＣ／ＤＣコンバータへの入力電圧Ｖｉｎに応じて第２の正帰還回路の動作を切り換える切り換え回路として機能する。図４によれば、ツェナーダイオードＺＤ１のカソードがインダクタＬｓの一端側に接続され、コンパレータＣｍｐの＋端子に接続されている。

コンパレータＣｍｐの出力がローレベルのとき、ＦＥＴはオン状態となる。このとき回生ダイオードＤｓのカソード電位は、入力電圧Ｖｉｎに比例した電位となる。その結果、回生ダイオードＤｓは非導通状態となる。コンパレータＣｍｐの−端子には基準電圧Ｖｒｅｆが印加されている。出力電圧Ｖｏが上昇した結果、コンパレータＣｍｐの＋端子の電圧Ｖ＋が基準電圧Ｖｒｅｆより高くなると、コンパレータＣｍｐの出力はハイレベルとなる。これにより、ＦＥＴはオフ状態となる。ＦＥＴはオンとなっているときにインダクタＬｓにはエネルギーが蓄えられている。そのため、ＦＥＴがオフ状態となると、インダクタＬｓは回生ダイオードＤｓを介して電流Ｉｆを流す。

ルートｒ１に沿って流れていた電流は、コンパレータＣｍｐの出力がハイレベルになると、停止する。これにより、コンパレータＣｍｐの＋端子の電圧Ｖ＋はΔＶ５だけ上昇する。

＋端子の電圧Ｖ＋が基準電圧ＶｒｅｆからΔＶ５だけ上昇すると、コンパレータＣｍｐの出力はハイレベルとなる。その結果、ＦＥＴはオフ状態になり、出力電圧Ｖｏは徐々に減少して行く。出力電圧Ｖｏの減少に伴い＋端子の電圧Ｖ＋も減少する。電圧Ｖ＋が基準電圧Ｖｒｅｆに達すると、コンパレータＣｍｐの出力がローレベルに遷移し、再びＦＥＴがオンする。このとき、入力電圧ＶｉｎとツェナーダイオードＺｄ１のツェナー電圧Ｖｚｄ１の関係に依存して、電流の流れるルートが異なる。

（ｉ）Ｖｉｎ＞ Ｖｚｄ１の場合、ルートｒ１およびルートｒ４に沿って電流が流れる。ルートｒ４は、図４が示すように、ＦＥＴドレイン端子（≒Ｖｉｎ）→Ｄ３→ＺＤ１→Ｒ４→Ｒａ→Ｖｏで表されるルートである。

これにより、＋端子の電圧Ｖ＋の低下分ΔＶ６は以下の様に近似できる。

（ｉｉ）Ｖｉｎ＜Ｖｚｄ１の場合、ルートｒ１に沿って電流が流れる。この場合、ΔＶ６は以下の様に近似できる。

（１０）式〜（１２）式を用いることで、リップル電圧ΔＶｏは以下の式で表現可能である。

（ｉ）Ｖｉｎ＞ Ｖｚｄ１の場合

（ｉｉ）Ｖｉｎ＜ Ｖｚｄ１の場合

（１３）式および（１４）式は、入力電圧Ｖｉｎが低下すると本実施例のΔＶ６が大きくなることを示している。よって、入力電圧Ｖｉｎが低下した際の遅れ時間ｔｄによる減少分を補うようにＲａ、Ｒｃ、Ｒ４の抵抗値が設定される。これにより、ＤＣ／ＤＣコンバータ１０３は、入力電圧Ｖｉｎが低下した際にも通常動作時と同様のリップル電圧ΔＶｏで動作することができる。

（１３）式および（１４）式に関して、通常動作時の入力電圧をＶｉｎ＿ｔｙｐとし、待機時の入力電圧をＶｉｎ＿ｓｌｐと定義する。Ｖｉｎ＿ｔｙｐ ＞ Ｖｚｄ１、Ｖｉｎ＿ｓｌｐ ＜ Ｖｚｄ１となるようにツェナー電圧Ｖｚｄ１を選択すると、待機時のリップル電圧ΔＶｏは（１４）式で決定される。よって、（９）式によってリップル電圧ΔＶｏが決定されていた実施例１よりも実施例２はパラメータが少なくなり、回路設計が容易となる。さらに、待機時はダイオードＤ２⇔ツェナーダイオードＺＤ１⇔抵抗Ｒ４のルートに電流が流れなくなるため、より損失の低減が期待できる。これは、ダイオードＤ３およびツェナーダイオードＺＤ１の効果による。

＜実施例３＞
上述したＤＣ／ＤＣコンバータは様々な電子機器の電源装置として応用可能である。以下ではその一例として画像形成装置の電源装置にＤＣ／ＤＣコンバータを搭載する例について説明する。

図１０は、画像形成装置２００の概略断面図である。画像形成装置２００は、電子写真方式を用いてシート（記録用紙、ＯＨＴシート、布、樹脂等）に多色画像を形成することのできるプリンタである。画像形成装置２００はプリンタ、複写機、複合機およびファクシミリ装置のいずれであってもよい。

画像形成装置２００は、トナー像を形成する像形成手段として、それぞれイエロー、マゼンタ、シアン、ブラックの画像を形成するための第１、第２、第３、第４の画像形成部（ステーション）を有している。各画像形成部の構成は、使用するトナーの色を除いて同じである。電源装置４０は、商用電源から入力された交流電圧を何種類かの直流電圧に変換するコンバータを有している。

画像形成部には、像担持体として円筒型の感光体である感光ドラム１が設けられている。感光ドラム１は矢印Ａ１の方向に回転する。感光ドラム１の表面は、帯電手段としての帯電ローラ２によって一様の電位に帯電する。帯電ローラ２には所定の帯電電圧が供給される。露光手段としてのレーザービームスキャナ３は、光量を制御されながら光ビームを感光ドラム１の表面に照射し、静電潜像を形成する。現像手段としての現像器４は、所定の現像電圧を供給され、トナーを静電潜像に付着させて、トナー像（可視像）へ現像する。本実施例の現像器４は、現像剤として非磁性樹脂トナー粒子（トナー）と、磁性キャリア粒子（キャリア）とを有した２成分現像剤を収容している。現像器４は、感光ドラム１に対向して配置された現像剤担持体としての現像スリーブ４４を有する。そして、この現像スリーブ４４上に担持された現像剤から感光ドラム１にトナーを供給することにより、感光ドラム１上の静電潜像がトナー像へと現像される。トナー像は、一次転写ローラ６によって中間転写ベルト５１に一次転写される。中間転写ベルト５１は像担持体および中間転写体として機能する。一次転写されずに残ったトナーはクリーニング手段としてのクリーニング装置７によって感光ドラム１の表面から除去される。中間転写ベルト５１に形成されたトナー像は、二次転写内ローラ対（内ローラ７１と外ローラ７２）によってシートに二次転写される。シートに二次転写されたトナー像は定着装置８０によってシート上に定着する。

図１１は、電源装置４０の一例を示す図である。電源装置４０は１つのＡＣ／ＤＣコンバータ４１と複数のＤＣ／ＤＣコンバータを有している。ＡＣ／ＤＣコンバータ４１は、商用交流電源から交流電圧（例：１００Ｖ）を供給され、それを所定の直流電圧（例：２４Ｖ）に変換して出力する変換器である。ＤＣ／ＤＣコンバータ４２は、ＡＣ／ＤＣコンバータ４１から供給された直流電圧を別の直流電圧（例：５Ｖ）に変換して出力する変換器である。ＤＣ／ＤＣコンバータ４３は、ＡＣ／ＤＣコンバータ４１から供給された直流電圧を別の直流電圧（例：３．３Ｖ）に変換して出力する変換器である。ＤＣ／ＤＣコンバータ４２としては上述したＤＣ／ＤＣコンバータ１００〜１０３のいずれかが採用される。同様に、ＤＣ／ＤＣコンバータ４３としては上述したＤＣ／ＤＣコンバータ１００〜１０３のいずれかが採用される。ただし、ＤＣ／ＤＣコンバータ１０２、１０３を採用すると、さらに有利な効果が得られる。

なお、画像形成装置２００に適用される電源装置４０は、画像形成装置の動作を制御するＣＰＵを含むコントローラ（不図示）に上述した３．３Ｖ又は５．５Ｖを供給する。また、画像形成装置の駆動系（モータ等）に２４Ｖを供給する。

（まとめ）
本実施例によれば出力電圧Ｖｏに比例した比例電圧と基準電圧Ｖｒｅｆとを比較し、比較結果に基づいてＦＥＴをオン・オフさせるコンパレータＣｍｐに対して２つの帰還回路が接続される。第１の正帰還回路は、出力電圧Ｖｏの比例電圧に対してコンパレータＣｍｐの比較結果を正帰還する回路である。第２の正帰還回路は、ＦＥＴのドレイン端子に発生する電圧を出力電圧Ｖｏの比例電圧に正帰還する回路である。図２や図５を用いて説明したように出力電圧Ｖｏの比例電圧（Ｖ＋）が補正されるため、入力電圧が低下する待機時にも十分にスイッチング周波数を低下させること可能となる。つまり、通常動作時のリップル電圧を必要以上に増大させることなく、待機時の効率を改善できる。

第２の正帰還回路は、一端がＦＥＴのドレイン端子およびインダクタＬｓの一端に接続され、他端がコンパレータＣｍｐの非反転入力端子に接続された抵抗Ｒ４によって構成できる。つまり、簡単な回路構成によって、上記の効果を達成できる。

ＦＥＴのドレイン端子とコンパレータＣｍｐの非反転入力端子との間において抵抗Ｒ４に対して直列に接続された第１の整流素子および定電圧素子を設けることで、ＦＥＴのオン・オフに応じて第２の正帰還回路の動作を切り換える切り換え回路が実現されてもよい。切り換え回路を設けることで、待機時はダイオードＤ２⇔ツェナーダイオードＺＤ１⇔抵抗Ｒ４のルートに電流が流れなくなるため、損失の削減が期待できる。

切り換え回路を構成する定電圧素子としては、たとえば、カソードがインダクタＬｓの一端側に接続され、アノードがコンパレータＣｍｐの非反転入力端子側に接続されたツェナーダイオードＺＤ１を採用できる。比較的簡単でかつ入手の容易なツェナーダイオードを採用することで、切り換え回路を容易に作成できる。

上述したＤＣ／ＤＣコンバータは、たとえば、画像形成装置などの電子機器に電力を供給する電源装置として採用可能である。ＤＣ／ＤＣコンバータの効率が向上するため、電源装置や電子機器の省電力性能も向上しよう。

Claims (15)

1. スイッチング素子と、
   一端が前記スイッチング素子の電流流出端子に接続され、他端が出力側となるインダクタと、
   前記出力側に発生する出力電圧に比例した比例電圧と基準電圧とを比較し、比較結果に基づいて前記スイッチング素子をオン・オフさせる制御手段と、
   前記比例電圧に対して前記制御手段の比較結果を正帰還する第１の正帰還手段と、
   前記スイッチング素子の電流流出端子に発生する電圧を前記比例電圧に正帰還する第２の正帰還手段と
   を有することを特徴とするＤＣ／ＤＣコンバータ。
2. 前記第２の正帰還手段は、一端が前記スイッチング素子の電流流出端子および前記インダクタの一端に接続され、他端が前記制御手段の第一入力端子に接続された抵抗を有することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
3. 前記ＤＣ／ＤＣコンバータへの入力電圧に応じて前記第２の正帰還手段の動作を切り換える切り換え手段をさらに有することを特徴とする請求項２に記載のＤＣ／ＤＣコンバータ。
4. 前記切り換え手段は、前記スイッチング素子の電流流出端子と前記制御手段の第一入力端子との間において、前記抵抗に対して直列に接続された第１の整流素子および定電圧素子を有することを特徴とする請求項３に記載のＤＣ／ＤＣコンバータ。
5. 前記定電圧素子は、カソードが前記インダクタの一端側に接続され、アノードが前記制御手段の第一入力端子側に接続されたツェナーダイオードであることを特徴とする請求項４に記載のＤＣ／ＤＣコンバータ。
6. 前記スイッチング素子の電流流出端子と前記インダクタの一端とに接続され、前記スイッチング素子がＯＦＦした際に前記インダクタに流れる電流の還流を行う第２の整流素子をさらに有することを特徴とする請求項１ないし５のいずれか１項に記載のＤＣ／ＤＣコンバータ。
7. 前記第１の正帰還手段は、前記制御手段の比較結果を用いて前記比例電圧を補正する手段を含むことを特徴とする請求項１ないし６のいずれか１項に記載のＤＣ／ＤＣコンバータ。
8. 前記第１の正帰還手段は、抵抗と整流素子との直列回路を有していることを特徴とする請求項１ないし７のいずれか１項に記載のＤＣ／ＤＣコンバータ。
9. 前記第２の正帰還手段は、前記スイッチング素子の電流流出端子に発生する電圧を用いて前記比例電圧を補正する手段を含むことを特徴とする請求項１ないし８のいずれか１項に記載のＤＣ／ＤＣコンバータ。
10. 前記インダクタの他端に接続されたコンデンサを有することを特徴とする請求項１ないし９のいずれか１項に記載のＤＣ／ＤＣコンバータ。
11. 前記出力側に発生する出力電圧を検出し、前記出力側に発生する出力電圧に比例した比例電圧を生成する電圧検出手段をさらに有することを特徴とする請求項１ないし１０のいずれか１項に記載のＤＣ／ＤＣコンバータ。
12. 前記電圧検出手段は、一端が前記出力側に接続され、他端が前記制御手段に接続された抵抗を含むことを特徴とする請求項１１に記載のＤＣ／ＤＣコンバータ。
13. 請求項１ないし１２のいずれか１項に記載されたＤＣ／ＤＣコンバータを有することを特徴とする電源装置。
14. 請求項１３に記載された電源装置を有することを特徴とする電子機器。
15. 請求項１３に記載された電源装置を有することを特徴とする画像形成装置。