JP5304416B2 - 電力変換回路 - Google Patents

Description

本発明は電力変換回路に関し、特に従来のものと比較して、同じ耐圧・定格電流を有し、高速にスイッチング可能なスイッチング素子を用いた場合に、その高速性を有効に活用することができる電力変換回路に関する。

シリコン（以後、Ｓｉともいう）よりもバンドギャップがワイドな炭化珪素半導体（以後、ＳｉＣともいう）あるいはＩＩＩ族窒化物半導体（以後、ＧａＮまたはＡｌＧａＮ等ともいう）を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性がある。ＳｉＣを用いた耐圧１〜１．２ｋＶ級のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）によって、５ｍΩｃｍ²以下のオン抵抗が得られており、これは、同じ耐圧クラスのＳｉ製のＩＧＢＴ（Insulated Gate Bipolar Transistors）に比較して、オン抵抗が半分以下である。今後、コスト開発と性能向上が進めば、インバータ部品としてＳｉＣを用いたパワーデバイスがシリコン製ＩＧＢＴの大半を置き換える可能性も考えられる。

ＳｉＣやＡｌＧａＮ等を用いることでオン抵抗を大幅に低減できるのは、ＳｉＣやＡｌＧａＮ等が高い絶縁破壊電界を有するので、同じ耐圧を実現するために、耐圧層を薄く、また、耐圧層のドーピング量を高くすることができることにより、耐圧層の抵抗をＳｉに比べて２桁以上低減できるためである。

こうした高耐圧パワーデバイスを用いる回路構成として、従来、ＩＧＢＴを用いて構成されてきた回路、あるいは、小容量・（相対的に）低電圧用にＳｉのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を用いて構成されてきた回路を用いる検討がなされてきている。

図１０は一般的なハードスイッチング方式による電力変換回路を示す回路図、図１１は一般的なマルチレベル変換器の例を示す図、図１２は一般的な電圧共振型ソフトスイッチング方式の回路の例を示す図、図１３は一般的な電流共振型ソフトスイッチング方式の回路の例を示す図である。

図１０に示す電力変換回路は、いわゆるハードスイッチング方式の回路であり、従来、ＩＧＢＴを用いて広く構成されてきたものである。この電力変換回路は、直流電源Ｖ０の正負極間に、対になったスイッチング素子Ｍ１，Ｍ２が設けられ、これと並列に、還流ダイオードＤ１，Ｄ２が設けられる。スイッチング素子がＩＧＢＴの場合は、逆方向（図１０の上向き）には電流が流れないため、外付けの還流ダイオードＤ１，Ｄ２が必要であるが、スイッチング素子がＭＯＳＦＥＴの場合は、内蔵ボディーダイオードを還流ダイオードＤ１，Ｄ２として用いることができる。スイッチング素子Ｍ１，Ｍ２の中間点である出力点ＮＭには、誘導性の負荷ＬＬが接続される。なお、図１０では簡単のため、１相分の回路のみを描いてあるので、負荷ＬＬの反対側が切れてしまっているが、単相の負荷であれば、負荷ＬＬの反対側は、同様の構成を有する電力変換回路の出力点が接続され、３相以上の負荷であれば、同様の構成を有する電力変換回路に接続された同様の負荷同士が１つにまとめて接続されることになる。

一般に、半導体素子は、移動度の関係でシリコンではｎ型というように半導体材料によってｎ型またはｐ型のどちらかの特性が優れているため、スイッチング素子Ｍ１，Ｍ２は、同極性のものが用いられる。そのため、図１０に示したように、直流電源Ｖ０の負極側（下アームという）に接続されたスイッチング素子Ｍ２を制御する制御回路Ｇ２の基準電位は、直流電源Ｖ０の負極電位になるのに対し、直流電源Ｖ０の正極側（上アームという）に接続されたスイッチング素子Ｍ１を制御する制御回路Ｇ１の基準電位は、出力点ＮＭになる。スイッチング速度を制御するため、スイッチング素子Ｍ１と制御回路Ｇ１、およびスイッチング素子Ｍ２と制御回路Ｇ２との間には、それぞれゲート抵抗Ｒ１，Ｒ２が設けられる。なお、スイッチング素子を阻止状態から導通状態に変えるターンオン時と、逆にスイッチング素子を導通状態から阻止状態に変えるターンオフ時とでは、ゲート抵抗の値が異なることが一般的であるが、簡単のため、図１０では省略してある。

ところで、出力点ＮＭの電位は、直流電源Ｖ０の負極電位から正極電位まで変化するため、制御回路Ｇ１およびＧ２に与えられる制御信号は、電気的に絶縁される必要があるので、高圧電力変換回路においては、フォトカプラのような絶縁性の信号伝達素子が用いられている。このような素子は、その基準電位が急激に変化すると誤動作する可能性があるので、一般に、出力点ＮＭの電位の時間変化率（以後、電位・電圧を問わず、その時間変化率をｄＶ／ｄｔと略記することがある）は、たとえば１０ｋＶ／μｓ以下である、という一定の制限が設けられている。

電力変換回路にあっては、スイッチング素子に流れる電流の時間変化率（以後、ｄＩ／ｄｔともいう）の制約もある。スイッチング素子の種類（ＩＧＢＴ等）によっては、ｄＩ／ｄｔが高すぎると、局所的に電流が集中して破壊する場合もあるが、回路上の理由による制約もある。そのひとつに、ターンオフ時に発生する電圧サージがある。たとえばスイッチング素子Ｍ２をターンオフする場合であれば、直流電源Ｖ０・負荷ＬＬ（スイッチング素子Ｍ２をターンオフする状況下では、この電力変換回路と反対側は、等価的に直流電源Ｖ０に接続されている）・スイッチング素子Ｍ２からなる閉回路には、図１０には記載しない浮遊インダクタンスが存在している。スイッチング素子Ｍ２をターンオフすると、負荷ＬＬを流れる電流は、還流ダイオードＤ１に流れるので、特に問題は起きないが、浮遊インダクタンスに流れる電流は、ターンオフに伴って減少するから、浮遊インダクタンスの値とｄＩ／ｄｔとに比例する誘導起電力を生じることになり、これが出力点ＮＭに重畳して電圧サージとなる。電圧サージは、最悪は負荷側での絶縁破壊を引き起こすので、その値については一定の制約がある。この観点から、通常の電力変換回路にあっては、なるべくインダクタンスを生じないような注意が払われている。

ところで、図１１に例示するようないわゆるマルチレベル変換器は、例外のように思われるかもしれない。このマルチレベル変換器は、非常に高い電源電圧を扱う用途に用いられている。この場合、直流電源Ｖ０の正極側と負極側とに対になって、多数のスイッチングユニットＳＵが直列に接続され、出力点ＮＭとの間にはインダクタＬ１，Ｌ２が設けられている。このマルチレベル変換器が例外的に出力点ＮＭに接続されるインダクタＬ１，Ｌ２を有するのは、スイッチングユニットＳＵがその両端電圧に関係なく定格内の任意の電流を流し得る性質を有することを要件としているためである。単独のパワーデバイスで、この要件を有効に満たすものは知られておらず、多くの場合には、スイッチングユニットＳＵ自身が、また異なる電力変換回路から構成されている。たとえば、スイッチングユニットＳＵは、本発明に係る電力変換回路を含むこともできる。したがって、マルチレベル変換器は、本発明とは趣旨を異にするものと解するべきである。

さらに、直流電源の正極と負極との間の直流電流経路に、スイッチング素子およびリアクトルを直列に接続して構成される電力変換装置も知られている（たとえば、特許文献１参照）。リアクトルには、還流ダイオードが並列に接続されている。ただ、この電力変換装置においても、スイッチング素子に接続されるリアクトルを有するのは、直流電源の正極と負極との間の短絡異常を検出することを目的としている。そのために、スイッチング素子の短絡事故等によりリアクトルに過電流が流れると、還流ダイオードには逆電圧が印加されるが、その逆電圧を制御部が検出して異常と判断し、当該スイッチング素子をオフにする構成としている。したがって、この特許文献１に記載の電力変換装置は、リアクトルを主電流の過電流検出用に使用しているので、本発明とは趣旨をまったく異にするものである。

さて、前記のように、ｄＶ／ｄｔおよびｄＩ／ｄｔに制限があるので、スイッチング素子の動作速度には、一般に上限がある。一方、スイッチング速度が遅くなりすぎると、一般にはスイッチング素子に０ではない電圧が印加されたまま電流が流れる時間が長く続くことになり、これによってスイッチング損失が増大するので、好ましくない。スイッチング速度の調整には、ゲート抵抗を調整することが、一般に行われている。

ここで、ゲート抵抗の調整について、簡単のため、図１０のスイッチング素子Ｍ２がＳｉＣのトレンチ型ＭＯＳＦＥＴである場合を例にとって説明する。
ターンオフに際しては、制御回路Ｇ２の出力電圧が下がると、ゲート抵抗Ｒ２を介してスイッチング素子Ｍ２のソース・ゲート間容量が放電するので、ソース・ゲート間電圧（以後、単にゲート電圧という）が減少する。すると、スイッチング素子Ｍ２のソース・ドレイン間を流れる電流（以後、単にドレイン電流という）が減少しようとする。この電流は、誘導性である負荷ＬＬの電流と一致しなければならないので、電流の減少を抑えるために負荷ＬＬに誘導起電力が生じ、これがスイッチング素子Ｍ２のソース・ドレイン間の電圧（以後、単にドレイン電圧という）として印加される。スイッチング素子Ｍ２のドレイン電圧に時間変化（ｄＶ／ｄｔ）が生じると、ゲート・ドレイン間の容量を介して、ゲート・ドレイン間の容量とドレイン電圧の時間変化との両方に比例する変位電流が流れる。この変位電流によって、ゲート抵抗Ｒ２に電圧降下を生じるので、スイッチング素子Ｍ２のゲート電圧は低下しなくなる。図１０のハードスイッチング回路の場合、少なくともターンオフ前に流れていた電流を流し続けられるように、スイッチング素子Ｍ２のゲート電圧が維持され、その電圧を維持するように、ｄＶ／ｄｔが決まる。ゲート抵抗Ｒ２の値が大きいか、スイッチング素子Ｍ２のゲート・ドレイン間の容量が大きいほど、同じ電圧を維持するためのｄＶ／ｄｔは小さくなる。出力点ＮＭの電位が直流電源Ｖ０の正極側電位（より精密には、それに還流ダイオードＤ１のオン電圧を加えた値）よりも高くなると、還流ダイオードＤ１が導通するため、出力点ＮＭの電位は、正極側電位に固定され、ｄＶ／ｄｔは０となる。そうなると、スイッチング素子Ｍ２のゲート電圧は、もはや維持されず、ソース・ゲート間容量とゲート抵抗Ｒ２で決まる時定数で低下する。ゲート電圧が閾値電圧以下に下がるまでは、ゲート電圧に応じたドレイン電流が流れ続ける。ゲート抵抗Ｒ２が大きいほど、ドレイン電流の切れは一般に悪くなる。

ターンオンに際しては、負荷ＬＬに所定の電流が流れているところから始まる。スイッチング素子Ｍ２のソース・ゲート間容量とゲート抵抗Ｒ２で決まる時定数でゲート電圧が上昇すると、それに応じてドレイン電流が増加する。しかし、ドレイン電流が負荷ＬＬに流れている所定の電流に達するまでは、不足分が還流ダイオードＤ１を通って流れなければならないから、出力点ＮＭの電位は、ドレイン電流の増加に伴って浮遊インダクタンスにより生じる誘導起電力を除いては、ターンオフしたときの電位のままとなる。スイッチング素子Ｍ２のドレイン電流が所定の電流に達すると、還流ダイオードＤ１（ショットキー障壁ダイオードのような逆回復の極めて少ないダイオードを用いるとする）は遮断し、スイッチング素子Ｍ２のドレイン電圧は低下する。ターンオフと同様に、ドレイン電流を維持するのに必要なゲート電圧を下回ることがないように、ｄＶ／ｄｔは決まる。

以上のように、ゲート抵抗Ｒ２をスイッチング素子Ｍ２のゲート・ドレイン間容量に応じて高くすることで、ｄＶ／ｄｔが高くなり過ぎないようにすることができる。一方で、ゲート抵抗Ｒ２は、スイッチング素子Ｍ２のソース・ゲート間容量とともに、ドレイン電圧がオフ状態の値（直流電源の電圧と還流ダイオードＤ１のオン電圧を加えた値）に達した後の電流の切れや達する前の電流の立ち上がりにも影響するから、あまり高い値にすると、電流の切れの悪さ、立ち上がりの遅さに起因して、スイッチング損失を増大させることに繋がる。

ところで、ｄＶ／ｄｔを不用意に高くすることなく、ターンオフ損失を低減させられる回路として、図１２のような電圧共振型ソフトスイッチング方式の電力変換回路が知られている。図１０のハードスイッチング方式の回路との違いは、スイッチング素子Ｍ１，Ｍ２に並列に、キャパシタＣ１，Ｃ２を設けたことである（純粋な図１２の回路の場合は、キャパシタＣ１，Ｃ２はどちらか片方だけでもよい）。

たとえばスイッチング素子Ｍ２をターンオフさせる場合、ハードスイッチング方式の回路と違って、スイッチング素子Ｍ２のドレイン電流とキャパシタＣ２を充電する電流の合計が負荷ＬＬに流れる電流と一致すればよい。したがって、キャパシタＣ２が十分に大きい場合には、スイッチング素子Ｍ２のドレイン電圧（キャパシタＣ２の両端電圧に等しい）が有意に増加し始める前に、ゲート電圧は閾値電圧以下まで下がり、ドレイン電流は０となる。このとき、ターンオン損失は事実上０となるとともに、ｄＶ／ｄｔは、負荷ＬＬに流れる電流をキャパシタＣ２のキャパシタンスで除した値となり、これ以上のｄＶ／ｄｔが生じることはない。そこまで極端でなくても、キャパシタＣ２を充電する電流の分だけドレイン電流は少なくなるから、ターンオフ損失は減少する。ここで、ｄＶ／ｄｔはその許容値を超えることはないので、ｄＶ／ｄｔを不用意に高くすることなく、ターンオフ損失が低減することになる。

ただし、図１２のままでは、ターンオンの際にキャパシタＣ２（およびキャパシタＣ１）を放電する電流がすべてひとつのスイッチング素子（Ｍ２またはＭ１）にかかるから、スイッチング素子の負担が重くなるとともに、スイッチング（ターンオン）損失も増大する。とりわけ、ターンオン損失は、一般に、ハードスイッチング方式の回路において同じゲート抵抗Ｒ２を用いてターンオンさせる場合のターンオン損失と、キャパシタＣ２（およびキャパシタＣ１）に蓄積されていたエネルギーとの和よりも大きい。これは、キャパシタＣ２（およびキャパシタＣ１）を放電する電流を維持するために、ｄＶ／ｄｔが小さくなってしまうためである。

逆に、ターンオン損失を減らす回路としては、電流共振型ソフトスイッチング方式の電力変換回路が知られている。種々の問題を無視すれば、最も簡単には、たとえば図１３のような回路となる。図１０のハードスイッチング回路との違いは、直流電源Ｖ０との間に、インダクタＬ０を設けたことである。インダクタＬ０は、必ずしも直流電源Ｖ０とスイッチング素子Ｍ１との間にある必要はなく、たとえばスイッチング素子Ｍ２のターンオン損失を減らすためには、スイッチング素子Ｍ２を含み、負荷ＬＬと還流ダイオードＤ１を含まない閉回路のどこかにあればよい。ターンオンに際して、インダクタＬ１のインダクタンスが十分に大きければ、スイッチング素子Ｍ２のドレイン電流が０から増加する際にインダクタＬ０に発生する誘導起電力は、（その他の小さな電圧を無視すれば）最大で直流電源Ｖ０の電圧に等しくなることができ、スイッチング素子Ｍ２のドレイン電圧は、ほぼ０となる。その後、直流電源Ｖ０の電圧をインダクタＬ０のインダクタンスで除した電流増加率で、スイッチング素子Ｍ２の電流が増加する。このとき、ターンオン損失は、事実上０となる。ここまで極端でなくても、インダクタＬ０に発生する誘導起電力がスイッチング素子Ｍ２とともに直流電源Ｖ０の電圧を分担するから、それだけスイッチング素子Ｍ２のドレイン電圧が低くなり、その分ターンオン損失は減少する。

一方、図１３の回路のままでは、これはハードスイッチング回路において浮遊インダクタンスが著しく増大したのと等価であるから、ターンオフの際に著しく大きなサージ電圧を生じるのは避けられない。

ここで、参考のために、以上のようなハードスイッチング方式の電力変換回路（図１０の電力変換回路）およびソフトスイッチング方式の電力変換回路（代表して図１２の電力変換回路）のスイッチング損失の具体例について説明する。

図１４はハードスイッチング方式による電力変換回路のターンオフ損失の一例を示す図、図１５はハードスイッチング方式による電力変換回路のターンオン損失の一例を示す図、図１６はソフトスイッチング方式による電力変換回路のターンオフ損失の一例を示す図、図１７はソフトスイッチング方式による電力変換回路のターンオン損失の一例を示す図である。

ここでは、スイッチング素子Ｍ１，Ｍ２の一例として、定格ゲート電圧が４２Ｖ、定格電流が７５ＡのＳｉＣのトレンチ型ＭＯＳＦＥＴを使用し、電源電圧が６００Ｖの直流電源Ｖ０をスイッチングさせたものとしている。図１４および図１６は、異なるゲート抵抗についてターンオフ損失（Ｐ＿ｏｆｆ）を破線で、最大ｄＶ／ｄｔ（スイッチングの際のｄＶ／ｄｔの最大値）を実線でそれぞれプロットしたものである。図１５および図１７は、異なるゲート抵抗についてターンオン損失（Ｐ＿ｏｎ）を破線で、最大ｄＶ／ｄｔを実線でそれぞれプロットしたものである。

まず、図１４および図１５を参照し、ハードスイッチング方式の電力変換回路におけるスイッチング損失について説明する。ｄＶ／ｄｔは、ゲート抵抗を大きくすると、低下していくが、ターンオフ時では、ゲート抵抗を５０Ωにした場合でも、最大ｄＶ／ｄｔをその許容値であるたとえば１０ｋＶ／μｓ以下に抑えることはできていない。一方、ゲート抵抗を大きくすると、ターンオフ損失およびターンオン損失ともに増加していき、たとえばゲート抵抗が５０Ωの場合には、ターンオフ損失は、約２ｍＪ／ｐｕｌｓｅ、ターンオン損失は、約４ｍＪ／ｐｕｌｓｅとなり、これらを合わせると、約６ｍＪ／ｐｕｌｓｅとなる。

通常、この電圧・電流定格のＩＧＢＴの場合、還流ダイオードにショットキーバリアダイオードを用いることにすれば、種々の回路条件にもよるが、ターンオフ損失とターンオン損失とを合わせても、スイッチング損失は１０ｍＪ／ｐｕｌｓｅ以下、たとえば５ｍＪ／ｐｕｌｓｅ程度である。ＭＯＳＦＥＴは、ＩＧＢＴに比べてスイッチング速度が速いという利点を有しているが、図１０のようなハードスイッチング方式の電力変換回路では、ＭＯＳＦＥＴを用いると、かえってスイッチング損失を増大させることになっている。

次に、ソフトスイッチング方式の電力変換回路におけるスイッチング損失について説明する。図１２に示した電力変換回路のように、ＭＯＳＦＥＴに並列にたとえば７．５ｎＦのコンデンサを設けた場合に、同じようなプロットを行った結果を、図１６および図１７に示す。図１６より、ターンオフの場合には、ゲート抵抗を５０Ωとすると、最大ｄＶ／ｄｔを１０ｋＶ／μｓ以下とすることができ、その際のターンオフ損失は、１ｍＪ／ｐｕｌｓｅよりも大幅に小さくなっている。ゲート抵抗が小さい場合に最大ｄＶ／ｄｔが高くなっているのは、ＭＯＳＦＥＴの配線（キャパシタＣ１またはＣ２との分岐よりもＭＯＳＦＥＴ側）における浮遊インダクタンスの影響と考えられる。

しかし、図１７より、ターンオンの場合に最大ｄＶ／ｄｔをたとえば１０ｋＶ／μｓ以下とするためには、ゲート抵抗をたとえば５０Ωとする必要があり、そのときにはスイッチング損失が５ｍＪ／ｐｕｌｓｅを大きく上回る結果となる。ゲート抵抗をたとえば３０Ω程度にしておけば、グラフ上は、ターンオン損失は、３〜４ｍＪ／ｐｕｌｓｅ程度になるかもしれないが、より詳細に調べると、キャパシタＣ１およびＣ２と浮遊インダクタンスとの共振により、ターンオン損失がやや低めに出ることがあり（たとえばゲート抵抗が５Ωの場合、ターンオン損失が１．２ｍＪ／ｐｕｌｓｅ程度で、これはターンオンによりキャパシタＣ２が放出するはずのエネルギーが１．３５ｍＪ／ｐｕｌｓｅよりも小さい）、常にターンオン損失が３〜４ｍＪ／ｐｕｌｓｅ程度で済まされるとは限らない。

すなわち、スイッチング素子にＭＯＳＦＥＴを用いる場合、図１２のような電圧共振型ソフトスイッチング方式の電力変換回路を用いても、スイッチング損失はほとんど低減できないこととなる。

特開２００９−１１１１７号公報

以上のように、ハードスイッチング方式の電力変換回路では、ゲート抵抗を調節してもスイッチング時の電圧変化率を所定の値以下に抑制することができず、電圧共振型ソフトスイッチング方式のものは、スイッチング素子のターンオンの場合にスイッチング損失を低減することができないという問題点があった。

本発明はこのような点に鑑みてなされたものであり、通常行われるゲート抵抗を高くする方法によっては、スイッチング時の電圧変化率を有効に抑制することができず、その電圧変化率が過大となるようなスイッチング素子を用いる場合に、スイッチング損失を著しく増大させることなく、電圧変化率を抑制できる電力変換回路を提供することを目的とする。

本発明では上記の課題を解決するために、特許請求の範囲の請求項１に記載の発明では、直流電源を変換して誘導性の負荷へ交流電力を送る電力変換回路において、前記直流電源の正極側に接続されて電流の導通状態と阻止状態とを有する第１のスイッチング素子および前記直流電源の負極側に接続されて電流の導通状態と阻止状態とを有する第２のスイッチング素子と、前記第１のスイッチング素子と前記誘導性の負荷との間に設けられた第１のインダクタおよび前記第２のスイッチング素子と前記誘導性の負荷との間に設けられた第２のインダクタと、前記第２のスイッチング素子と前記第２のインダクタとの接続点から前記第１のスイッチング素子と前記第１のインダクタとの接続点に導通する向きに接続されたクランプダイオードと、を備え、前記第１および第２のスイッチング素子は、母材にシリコンよりも大きなバンドギャップを有する半導体を用いたＭＯＳＦＥＴであって、半導体基体の第１の主面に設けた第１の主電極と、前記半導体基体の前記第１の主面とは反対側の第２の主面に設けた第２の主電極と、前記半導体基体の前記第２の主面に設けられ、絶縁膜によって前記半導体基体と電気的に絶縁された制御電極と、を有し、前記半導体基体の絶縁破壊電界と比誘電率との積が、前記絶縁膜の常用絶縁破壊電界と比誘電率との積よりも大きいことを特徴とする電力変換回路が提供される。

このような電力変換回路によれば、第１および第２のインダクタをクランプダイオードで短絡しているので、ターンオフに際して、大きなサージ電圧を発生させることはない。一方、ターンオンに際しては、第１および第２のインダクタのために、主回路はいわゆる電流共振型ソフトスイッチング方式の回路と同様の動作をし、ターンオンしつつある第１または第２のスイッチング素子に流れる電流は、ゆっくり増加する。これにより、電圧変化率が抑制される。また、第１および第２のインダクタンスは、大きな主電流が流れ始める立ち上がりのタイミングを遅らせるような値を選ぶことにより、スイッチング損失を減らすことができる。

また、特許請求の範囲の請求項２に記載の発明では、前記第１のスイッチング素子および前記第２のスイッチング素子に並列にそれぞれキャパシタを接続したことを特徴としている。

キャパシタを設けたことにより、電力変換回路は、電圧共振型ソフトスイッチング方式の回路として動作するので、電圧変化率を抑制してもターンオフ損失が増加しないという利点を維持することができる。

上記構成の電力変換回路は、出力点側にインダクタを設け、ターンオフ時にこれらに発生する電圧をクランプするようにダイオードを設けたことにより、スイッチング素子のターンオンに際して、インダクタとダイオードとによりスイッチング素子に急に大きな主電流が流れることが抑制されるため、比較的大きなゲート抵抗を用いて電圧変化率を抑制しても、ターンオン損失の増加を最小限に食い止めることができるので、通常行われるゲート抵抗を高くする方法によっては、スイッチング時の電圧変化率を有効に抑制することができず、電圧変化率が過大となるようなスイッチング素子を用いたとしても、スイッチング損失を著しく増大させることなく、電圧変化率を抑制できるという利点がある。

また、第１および第２のスイッチング素子に並列にそれぞれキャパシタを接続したことにより、電圧共振型ソフトスイッチング方式の回路のように、ゲート抵抗を調整して電圧変化率を抑制してもターンオフ損失が増加しないという利点がある。

第１の実施の形態に係る電力変換回路を示す回路図である。 第２の実施の形態に係る電力変換回路を示す回路図である。 第２の実施の形態に係る電力変換回路のターンオフ損失の一例を示す図である。 第２の実施の形態に係る電力変換回路のターンオン損失の一例を示す図である。 第３の実施の形態に係る電力変換回路を示す回路図である。 第４の実施の形態に係る電力変換回路を示す回路図である。 第４の実施の形態に係る電力変換回路のターンオフ損失の一例を示す図である。 第４の実施の形態に係る電力変換回路のターンオン損失の一例を示す図である。 スイッチング素子の構造例を示す部分断面図である。 一般的なハードスイッチング方式による電力変換回路を示す回路図である。 一般的なマルチレベル変換器の例を示す図である。 一般的な電圧共振型ソフトスイッチング方式の回路の例を示す図である。 一般的な電流共振型ソフトスイッチング方式の回路の例を示す図である。 ハードスイッチング方式による電力変換回路のターンオフ損失の一例を示す図である。 ハードスイッチング方式による電力変換回路のターンオン損失の一例を示す図である。 ソフトスイッチング方式による電力変換回路のターンオフ損失の一例を示す図である。 ソフトスイッチング方式による電力変換回路のターンオン損失の一例を示す図である。

以下、本発明の電力変換回路の実施の形態につき、図面を参照して詳細に説明する。
図１は第１の実施の形態に係る電力変換回路を示す回路図である。
この電力変換回路は、直流電源Ｖ０の正極側（上アームという）および負極側アーム（下アームという）にそれぞれ一対のスイッチング素子Ｍ１，Ｍ２が接続されている。このスイッチング素子Ｍ１，Ｍ２は、ここではそれぞれ１つのＮチャネルＭＯＳＦＥＴとしているが、１素子ではなく、複数素子からなる素子群で構成してもよい。スイッチング素子Ｍ１，Ｍ２は、これらに並列に還流ダイオードＤ１，Ｄ２がそれぞれ接続されている。スイッチング素子Ｍ１，Ｍ２のゲートには、ゲート抵抗Ｒ１，Ｒ２を介して制御回路Ｇ１，Ｇ２がそれぞれ接続されている。スイッチング素子Ｍ１，Ｍ２は、同極性のものが用いられているので、制御回路Ｇ１，Ｇ２の少なくとも１つは、フォトカプラを用いて基準電位を電気的に絶縁している。この電力変換回路は、電気的に絶縁された外部信号に依存して、たとえばＰＷＭ（Pulse Width Modulation）制御のインバータとして動作する。

上アームのスイッチング素子Ｍ１と下アームのスイッチング素子Ｍ２との間には、直列に接続されたインダクタＬ１，Ｌ２が挿入され、スイッチング素子Ｍ１，Ｍ２側のインダクタＬ１，Ｌ２の端子には、下アームから上アームに向かう向きに導通するように、クランプダイオードＤ０が接続されている。インダクタＬ１，Ｌ２の接続点は、この電力変換回路の出力点ＮＭを構成し、これには負荷ＬＬが接続されている。

このようにクランプダイオードＤ０を設ければ、出力点ＮＭにインダクタＬ１，Ｌ２を設けたにもかかわらず、次のような動作により、ターンオフに際してハードスイッチング方式の回路よりも著しく大きなサージ電圧を生じることはない。

たとえば、インダクタＬ２を図１の下向きに所定の負荷電流が流れている状態から、スイッチング素子Ｍ２をターンオフするに際しては、スイッチング素子Ｍ２を流れる電流が減少しようとすると、その際の電流変化率ｄＩ／ｄｔにより、インダクタＬ２には図１の下向きに誘導起電力が発生する。また、負荷ＬＬのインダクタンスがインダクタＬ１，Ｌ２のインダクタンスに比べて十分大きい場合には、この際の電流変化率ｄＩ／ｄｔは、インダクタＬ１に流れなければならないから、インダクタＬ１にも図１の下向きに誘導起電力が発生する。したがって、インダクタＬ１，Ｌ２とクランプダイオードＤ０とからなる閉回路には、クランプダイオードＤ０を導通させる向きに起電力が発生するから、クランプダイオードＤ０が導通し、インダクタＬ１，Ｌ２にはそれ以上の誘導起電力は生じない。この時点で、スイッチング素子Ｍ２とインダクタＬ２との結節点の電位が直流電源Ｖ０の正極側の電位よりも高くなっていれば（実際、ハードスイッチング方式の回路と同様に、この条件が満たされるまでは電流は実質的に変化しない）、同時に還流ダイオードＤ１も導通するので、スイッチング素子Ｍ２を流れる電流は、所定の負荷電流とは独立となり、その後、電流が減衰してスイッチング素子Ｍ２のターンオフが完了する。電圧サージを生じるのは、直流電源Ｖ０・還流ダイオードＤ１・クランプダイオードＤ０・スイッチング素子Ｍ２からなる閉回路の浮遊インダクタンスとなるので、出力側に浮遊インダクタンスよりもかなり大きなインダクタンスがあるとしても、図１０のハードスイッチング方式の回路と同等の電圧サージしか生じない。ただし、もちろん、クランプダイオードＤ０の配線インダクタンスが加わるので、その配線をなるべく短くする等の配慮が必要であるのは、ハードスイッチング方式の回路におけるスイッチング素子や還流ダイオードと同様である。

スイッチング素子Ｍ２のターンオフと並行して、クランプダイオードＤ０のオン電圧により、電流はインダクタＬ２からインダクタＬ１へ次第に移行する。その移行する速さｄｉ／ｄｔは、クランプダイオードＤ０のオン電圧を、インダクタＬ１，Ｌ２のインダクタンスの和で除したものとなる。なお、クランプダイオードＤ０のオン電圧は、高くても差し支えない（あまり高すぎるとサージ電圧に加わるので、好ましくないが、通常は、サージ電圧に影響が出るほどオン電圧が高いことはない）。たとえば、ＳｉＣのショットキーバリアダイオードは、オン電圧が１．５〜２Ｖ程度となるような設計がされていることが多い。簡単のため、仮にインダクタＬ１，Ｌ２のインダクタンスをそれぞれ０．３５μＨとすると、２．１〜２．９Ａ／μｓのほぼ一定のペースで電流が移行する。仮に、所定の負荷電流が７５Ａであるならば、長く見積もっても４０μｓ以内に、電流の移行は完了する。したがって、ＰＷＭ制御インバータのキャリア周波数にもよるが、スイッチング素子Ｍ２が次にターンオンするときには、電流の移行は完了するようにすることができる。なお、それまでインダクタＬ２に流れていた分に相当するエネルギー（所定の負荷電流の２乗と、インダクタＬ２のインダクタンスとの積の半分）は、ターンオフに際してクランプダイオードＤ０により消費されるので、スイッチング損失となる。たとえば仮に、所定の負荷電流およびインダクタＬ２のインダクタンスに上記の値を用いるならば、スイッチング損失は、たとえば約０．９８ｍＪ／ｐｕｌｓｅとなる。

次に、スイッチング素子Ｍ２をターンオンする場合には、インダクタＬ２には電流が流れていないので、いわゆる電流共振型ソフトスイッチング方式の回路と同様に、電流がゆっくり増加する。この場合、負荷ＬＬを流れる電流は、インダクタＬ１から次第に移行してくるが、ターンオフの場合と違って、ダイオード等による電圧降下はないので、インダクタＬ１に蓄積されていたエネルギーは、単にインダクタＬ２に移行するだけであり、追加の損失は生じない。インダクタＬ２に大きな電流が流れ始めるまでに時間的余裕があるので、ゲート抵抗を大きくしてｄＶ／ｄｔを抑制しても、ハードスイッチング方式の回路よりはターンオン損失を低減できる余地がある。

なお、スイッチング素子Ｍ１，Ｍ２の負荷側に設けられるインダクタＬ１，Ｌ２は、そのインダクタンスが、上記の例では、０．３５μＨと小さいので、受動素子を別途付加することなく回路配線による浮遊インダクタンスで実現することも可能である。

図２は第２の実施の形態に係る電力変換回路を示す回路図、図３は第２の実施の形態に係る電力変換回路のターンオフ損失の一例を示す図、図４は第２の実施の形態に係る電力変換回路のターンオン損失の一例を示す図である。

第２の実施の形態に係る電力変換回路は、第１の実施の形態に係る電力変換回路におけるターンオフのｄＶ／ｄｔを低減して、ターンオフ損失を増大させることがないようにしたものである。

この電力変換回路は、スイッチング素子Ｍ１，Ｍ２に並列に、キャパシタＣ１，Ｃ２を接続している。この場合、通常の電圧共振型ソフトスイッチング方式の回路と違って、ターンオンに際してドレイン電圧が下降しても、負荷電流はすぐには流れ始めないから、適切なゲート抵抗を選ぶことにより、ターンオン損失を増大することなく、ターンオンのｄＶ／ｄｔを低減することができる。すなわち、簡単のため、スイッチング素子Ｍ２がＭＯＳＦＥＴであるとして、スイッチング素子Ｍ２をターンオンする場合を考える。

スイッチング素子Ｍ２をターンオンしようとすると、インダクタＬ２にはすぐには大きな電流が流れないので、キャパシタＣ２が先に放電し、概ねその際の電流により、ｄＶ／ｄｔが決まる。インダクタＬ２に大きな電流が流れ始める頃には、キャパシタＣ２の放電が進んでおり、ドレイン電圧はある程度低下しているので、ターンオン損失が低減する。インダクタＬ２に大きな電流が流れ始めるまでに時間的余裕があるので、その間にキャパシタＣ２がある程度放電する程度に、大きなゲート抵抗を選んでおけば、ターンオンのｄＶ／ｄｔを相応に低減することができる。

より具体的なスイッチング損失を、たとえば、スイッチング素子Ｍ１，Ｍ２として、定格ゲート電圧が４２Ｖ、定格電流が７５ＡのＭＯＳＦＥＴを使用し、電源電圧が６００Ｖの直流電源Ｖ０をスイッチングさせた例で示す。ただし、キャパシタＣ１，Ｃ２のキャパシタンスは、７．５ｎＦ、インダクタＬ１，Ｌ２のインダクタンスは、０．３５μＨとした。また、クランプダイオードＤ０には、ＳｉＣのショットキーバリアダイオード（オン電圧約１．５Ｖ）を用いた。

図３では、異なるゲート抵抗についてターンオフ損失（Ｐ＿ｏｆｆ）を破線で、最大ｄＶ／ｄｔ（スイッチングの際のｄＶ／ｄｔの最大値）を実線でそれぞれプロットし、図４では、異なるゲート抵抗についてターンオン損失（Ｐ＿ｏｎ）を破線で、最大ｄＶ／ｄｔを実線でそれぞれプロットしている。これらの図から、ターンオフ・ターンオンともに、ゲート抵抗としてたとえば１５Ωを選べば、最大ｄＶ／ｄｔをその許容値である１０ｋＶ／μｓ以下に抑制することができ、そのときのターンオフ損失は、約１．２ｍＪ／ｐｕｌｓｅ、ターンオン損失が、約１．４ｍＪ／ｐｕｌｓｅであるので、スイッチング損失は、合計で２．６ｍＪ／ｐｕｌｓｅ程度となる。このスイッチング損失は、同じ定格クラスでＩＧＢＴを用いた従来の回路の場合に比べて、たとえば半分程度である。

より詳細に見ると、ターンオフの場合（図３）、インダクタによる損失（約０．９８ｍＪ／ｐｕｌｓｅ）が加わった以外、ｄＶ／ｄｔは、従来の電圧共振型ソフトスイッチング方式の回路の場合（図１６）と大差ない（詳細には、ｄＶ／ｄｔは僅かに減少する）のに対して、ターンオンの場合（図４）は、従来の電圧共振型ソフトスイッチング方式の回路の場合（図１７）に比べて、スイッチング損失が大幅に低減している。これは、ターンオンに際して、インダクタＬ１および／またはＬ２によって、ＭＯＳＦＥＴのスイッチング素子Ｍ１，Ｍ２に急に大きな主電流が流れることが抑制されているので、その間にキャパシタＣ１またはＣ２が放電する余裕があるためと考えられる。つまり、インダクタＬ１，Ｌ２は、キャパシタＣ１，Ｃ２が放電完了後に、大きな主電流が流れ始めるように立ち上がりのタイミングを遅らせており、キャパシタＣ１，Ｃ２の放電完了がターンオン損失の低減に寄与している。

以上のように、この実施の形態によれば、出力点ＮＭの側にインダクタＬ１，Ｌ２を設け、ターンオフ時にこれらに発生する電圧をクランプするようにクランプダイオードＤ０を設けたことにより、ターンオフに際しては、従来の電圧共振型ソフトスイッチング方式の回路と同様に、ｄＶ／ｄｔを抑制してもターンオフ損失が増加しないという利点を維持することができる。同時に、ターンオンに際しては、インダクタＬ１，Ｌ２によりＭＯＳＦＥＴのスイッチング素子Ｍ１，Ｍ２に急に大きな主電流が流れることが抑制されているため、比較的大きなゲート抵抗Ｒ１，Ｒ２を用いてｄＶ／ｄｔを抑制しても、ターンオン損失の増加を最小限に食い止めることができるので、通常行われるゲート抵抗を高くする方法によっては、スイッチング時のｄＶ／ｄｔを有効に抑制することができず、ｄＶ／ｄｔが過大となるようなスイッチング素子を用いても、スイッチング損失を著しく増大させることなく、ｄＶ／ｄｔを抑制することができる回路構成となっている。

図５は第３の実施の形態に係る電力変換回路を示す回路図である。
この電力変換回路は、第２の実施の形態に係る電力変換回路に対して、クランプダイオードＤ０に直列に抵抗Ｒ０を挿入し、スイッチング素子Ｍ２のターンオフに際して、インダクタＬ２からインダクタＬ１への電流の移行に時間がかかるのを改善している。

すなわち、負荷電流に比べてインダクタＬ１，Ｌ２のインダクタンスが比較的大きい場合、ターンオフに際して、電流の移行に時間がかかる。たとえば、第２の実施の形態に係る電力変換回路の場合、４０μｓ弱の時間が必要である。スイッチングのキャリア周波数が１２ｋＨｚ程度よりも高くなると、ターンオン損失（ターンオン１回あたりの損失をいう。）が増加した。その理由としては、ターンオフの後、電流の移行が追いつかず、引き続くターンオンの際に最初から大きな電流がＭＯＳＦＥＴのスイッチング素子Ｍ１，Ｍ２に流れてしまったためと考えられる。

そこで、クランプダイオードＤ０に直列に０．１Ωの抵抗Ｒ０を挿入したところ、キャリア周波数が２５ｋＨｚでも、第２の実施の形態に係る電力変換回路の場合のようなターンオン損失の増加は顕著には見られなかった。これは、電流の移行が速くなったためと考えられる。

なお、クランプダイオードＤ０を１つのダイオードとせずに、同様のダイオード２つを直列に設けた場合でも、キャリア周波数が２５ｋＨｚ程度までは、ターンオン損失の増加は顕著には見られなかった。しかし、高耐圧・大電流のダイオードは一般に高価であるので、抵抗を挿入するほうが安価である。

以上のように、クランプダイオードＤ０に直列に抵抗Ｒ０を挿入すると、第２の実施の形態に係る電力変換回路の利点に加えて、ターンオフに際して電流の移行が速くなるので、キャリア周波数が高くても、有効に動作する利点がある。ただし、この抵抗Ｒ０に発生する電圧は、サージ電圧に加わるので、あまり大きな値の抵抗を用いることは避けるべきである。所定の負荷電流が７５Ａであるならば、サージ電圧の観点からはせいぜい１Ω程度までである。一方、インダクタＬ１，Ｌ２、スイッチングのキャリア周波数および負荷電流が上記の値を用いる場合、抵抗値が０．１Ωもあれば、電流の９９％が移行するのに要する時間は、１６μｓ程度まで短くなる。

図６は第４の実施の形態に係る電力変換回路を示す回路図、図７は第４の実施の形態に係る電力変換回路のターンオフ損失の一例を示す図、図８は第４の実施の形態に係る電力変換回路のターンオン損失の一例を示す図である。

この第４の実施の形態に係る電力変換回路では、第２および第３の実施の形態に係る電力変換回路にあるクランプダイオードを、直列接続した２つのダイオードＤ３，Ｄ４で構成し、これらダイオードＤ３，Ｄ４の接続点に上アームおよび下アームのキャパシタＣ１，Ｃ２を接続する構成にしている。なお、このように接続されるキャパシタＣ１およびキャパシタＣ２は、電気的には片方だけでも、目的の動作はするので、片方だけでもよい。ただし、合計のキャパシタンスは同じにする必要がある。しかし、直流電源Ｖ０の正・負の両方にそれぞれ接続されている方が、電源電圧が変動したときの動作が安定すると考えられるので、両方に設けておく方が好ましい。

以上の構成の電力変換回路において、ターンオフに際しては、ターンオフしつつある側のアームに接続されたダイオードＤ３またはＤ４が導通するので、キャパシタＣ１，Ｃ２は、事実上ターンオフしつつあるスイッチング素子Ｍ１，Ｍ２に並列接続された状態となり、いわゆる電圧共振型ソフトスイッチング方式の回路と同様に、スイッチング損失を増加させることなく、ｄＶ／ｄｔを抑制することができる。

ターンオンに際しては、ターンオンしつつある側のアームに接続されたダイオードＤ３またはＤ４が導通するので、いわゆる電流共振型ソフトスイッチング方式の回路と同様に、ターンオンしつつあるスイッチング素子Ｍ１，Ｍ２に流れる電流はゆっくり増加する。第２および第３の実施の形態に係る電力変換回路と異なり、キャパシタＣ１，Ｃ２は、インダクタＬ１，Ｌ２を介してターンオンしつつあるスイッチング素子Ｍ１，Ｍ２に接続されるので、その充放電電流は、主電流と同様に、ゆっくり増加することになるから、ゲート抵抗Ｒ１，Ｒ２を適切に選ぶことにより、ｄＶ／ｄｔを抑制しつつ、スイッチング損失を低減することができる。

より具体的なスイッチング損失を、たとえば、スイッチング素子Ｍ１，Ｍ２として、定格ゲート電圧が４２Ｖ、定格電流が７５ＡのＭＯＳＦＥＴを使用し、電源電圧が６００Ｖの直流電源Ｖ０をスイッチングさせた例で示す。ただし、キャパシタＣ１，Ｃ２のキャパシタンスは、７．５ｎＦ、インダクタＬ１，Ｌ２のインダクタンスは、０．３５μＨとした。また、還流ダイオードＤ１，Ｄ２およびダイオードＤ３，Ｄ４には、ＳｉＣのショットキーバリアダイオードを用いた。

図７では、異なるゲート抵抗についてターンオフ損失（Ｐ＿ｏｆｆ）を破線で、最大ｄＶ／ｄｔ（スイッチングの際のｄＶ／ｄｔの最大値）を実線でそれぞれプロットし、図８では、異なるゲート抵抗についてターンオン損失（Ｐ＿ｏｎ）を破線で、最大ｄＶ／ｄｔを実線でそれぞれプロットしている。これらの図から、ターンオフ・ターンオンともに、ゲート抵抗Ｒ１，Ｒ２としてたとえば３０Ωを選べば、最大ｄＶ／ｄｔをその許容値である１０ｋＶ／μｓ以下に抑制することができ、そのときのターンオフ損失は、約１．４ｍＪ／ｐｕｌｓｅ、ターンオン損失が、約０．５ｍＪ／ｐｕｌｓｅであるので、スイッチング損失は、合計で１．９ｍＪ／ｐｕｌｓｅ程度となる。このスイッチング損失は、第２の実施の形態に係る電力変換回路の場合と比べて、２割以上小さくなっている。

より詳細に見ると、ターンオフ損失（図７）は、第２の実施の形態に係る電力変換回路の場合と大差ないが、ターンオン損失（図８）は、半分以下と大幅に低減されている。キャパシタＣ１およびＣ２がＭＯＳＦＥＴのスイッチング素子Ｍ１，Ｍ２に直接、並列接続されていないので、ターンオンに際して、充放電電流がＭＯＳＦＥＴのスイッチング素子Ｍ１，Ｍ２に急に流れることが抑制されているためと考えられる。

以上のように、この実施の形態によれば、出力点ＮＭの側にインダクタＬ１，Ｌ２を設け、ターンオフ時にこれらに発生する電圧をクランプするようにダイオードＤ３，Ｄ４を設け、そのダイオードＤ３，Ｄ４の間の接続点にキャパシタＣ１，Ｃ２を接続したので、ターンオフに際しては、従来の電圧共振型ソフトスイッチング方式の回路と同様に、ｄＶ／ｄｔを抑制してもターンオフ損失が増加しないという利点を維持することができる。同時に、ターンオンに際しては、インダクタＬ１，Ｌ２とダイオードＤ３，Ｄ４によりＭＯＳＦＥＴのスイッチング素子Ｍ１，Ｍ２に急に大きな主電流が流れることが抑制されているため、比較的大きなゲート抵抗Ｒ１，Ｒ２を用いてｄＶ／ｄｔを抑制しても、ターンオン損失の増加を最小限に食い止めることができるので、通常行われるゲート抵抗を高くする方法によっては、スイッチング時のｄＶ／ｄｔを有効に抑制することができず、ｄＶ／ｄｔが過大となるようなスイッチング素子を用いても、スイッチング損失を著しく増大させることなく、ｄＶ／ｄｔを抑制できる回路構成となっている。

以上の回路構成は、特に、スイッチング素子として、絶縁破壊電界が大きいワイドギャップ半導体を母材とするＭＯＳＦＥＴを用いた電力変換回路に好適に適用することができる。それは、通常行われるゲート抵抗を高くする方法によっては、スイッチング時の電圧変化率を有効に抑制することができず、電圧変化率が過大となってしまう傾向が強いからである。そのようなスイッチング素子を用いる場合に、上記の実施の形態に係る電力変換回路に適用することで、スイッチング損失を著しく増大させることなく、電圧変化率を抑制することができる。

ＳｉＣまたはＡｌＧａＮ等は、絶縁破壊電界が大きいため、オフ時において、ゲート絶縁膜に用いている二酸化珪素の酸化膜に過大な電界が印加される。より詳細には、半導体とゲート絶縁膜の界面では電束密度が保存されなければならないので、半導体の比誘電率と絶縁破壊電界との積が、ゲート絶縁膜の比誘電率と常用最大電界との積よりも大きい場合に、ゲート絶縁膜に何の保護もなされないと、半導体がアバランシェ降伏するような高電界が印加されたときには、ゲート絶縁膜に印加されている電界は、その常用最大電界よりも高くなる。具体的には、ＳｉＣの比誘電率は、１０程度、絶縁破壊電界は、１．５〜２．５ＭＶ／ｃｍ程度であるので、比誘電率と絶縁破壊電界との積が１５〜２５ＭＶ／ｃｍ程度となる。ＡｌＧａＮ等は、比誘電率は、ＳｉＣと同等で、絶縁破壊電界はさらに高いとされている。これに対し、ゲート絶縁膜としてよく用いられる二酸化珪素の比誘電率は、４弱、常用最大電界はせいぜい３ＭＶ／ｃｍしかないので、比誘電率と常用最大電界との積は、１２ＭＶ／ｃｍしかない。

そこで、何らかの形で、ゲート絶縁膜を保護する必要がある。ここでは、スイッチング素子として、トレンチゲート型のＭＯＳＦＥＴであって、トレンチ底のゲート絶縁膜に過大な電界が印加されないようにゲート絶縁膜を保護した構造のものを例示する。

図９はスイッチング素子の構造例を示す部分断面図である。
この図９に示すスイッチング素子は、トレンチゲート型Ｎチャネル縦型ＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、半導体基板１１の一方の主面に第１の主電極であるドレイン電極１２が設けられている。半導体基板１１のドレイン電極１２がある側とは反対側の面に耐圧層１３および導電層１４が積層形成されて半導体基体になっている。この半導体基体の他方の主面には、第２の主電極であるソース電極１５が設けられている。半導体基体には、他方の主面から導電層１４を貫通する形で複数の第１のトレンチ１６が掘り込まれており、その第１のトレンチ１６の内面は、二酸化珪素のゲート絶縁膜１７によって被覆され、半導体基体と電気的に絶縁している。第１のトレンチ１６には、制御電極であるゲート電極１８が埋め込まれている。導電層１４の表面側には、ソース領域１９およびコンタクト領域２０が形成されている。そして、導電層１４には、第１のトレンチ１６に隣接して、半導体基体の他方の主面からその導電層１４を貫通する形で第１のトレンチ１６よりも深い第２のトレンチ２１が複数掘り込まれ、その第２のトレンチ２１にショットキー電極２２を埋め込んで半導体基体との間にショットキー接合を形成している。半導体基体がＳｉＣの場合には、ショットキー電極２２として、たとえば白金を好ましく用いることができる。

つまり、このスイッチング素子は、ゲート絶縁膜１７を介してゲート電極１８を埋め込んだ第１のトレンチ１６よりも深い第２のトレンチ２１を設け、この第２のトレンチ２１にショットキー電極２２を埋め込んだ構造とし、スイッチング素子がアバランシェ降伏した際の最大電界が、ゲート絶縁膜１７とは離れた場所で生じるようにして、ゲート絶縁膜１７を保護している。複数の第２のトレンチ２１の間の半導体部分は、ショットキー電極２２から伸びる空乏層により、低い印加電圧においてピンチオフ（チャネルを遮断）する領域となるように設計されている。これにより、それ以降に加えられた電圧に伴う電気力線は、その多くがショットキー電極２２の方に引き込まれるから、第１のトレンチ１６の底部には、ピンチオフするときの電界を著しく超えた電界が印加されることはなくなる。したがって、第１のトレンチ１６の内壁面を覆うゲート絶縁膜１７は、その常用絶縁破壊電界よりも低い電界しか印加されないことになる。

一方で、ゲート絶縁膜１７を保護することは、ゲートをドレインの高電圧から遮蔽することを意味するから、このような方法は、本質的に、ゲート・ドレイン間容量を著しく低減させることとなる。一般的には、ゲート・ドレイン間容量を低減させることは好ましいことのように思われているが、高耐圧パワーデバイスでゲート・ドレイン間容量が小さ過ぎると、ｄＶ／ｄｔが異常に高い値となってしまう。しかし、このような高耐圧パワーデバイスをスイッチング素子として上記の電力変換回路に適用することで、ｄＶ／ｄｔを抑制することができる。

また、ゲート絶縁膜の保護に係る問題は、いわゆるトレンチＭＯＳＦＥＴに限らず、プレーナＭＯＳＦＥＴ（ＤＭＯＳＦＥＴとも呼ばれる）に関しても同様であり、ｐウェル間に存在するＪＦＥＴ領域が、耐圧に比べて十分低い電圧でピンチオフするような設計となっていると、ゲート絶縁膜に関する限りは、トレンチＭＯＳＦＥＴと同様に、その常用絶縁破壊電界よりも低い電界しか印加されないようにすることができる。

なお、ゲート絶縁膜の保護を必要とするのは、本質的に半導体の絶縁破壊電界と半導体の比誘電率との積がゲート絶縁膜の常用絶縁破壊電界とゲート絶縁膜の比誘電率との積よりも大きいケースである。このようなケースは、何らかの方法でゲートをドレイン側の高電圧から隔離する必要があり、その結果、ゲート・ドレイン間容量が不可避的に小さく、ｄＶ／ｄｔが異常に高い値となってしまうからである。ただし、いわゆるプレーナＭＯＳの場合には、問題になるのはゲート絶縁膜ではなく、上にゲート電極が乗っているＪＦＥＴ領域の上の酸化膜となる。

また、上記の例では、スイッチング素子として、炭化珪素（ＳｉＣ）または窒化ガリウム（ＧａＮ）と窒化アルミニウム（ＡｌＮ）との混晶（ＡｌＧａＮ）の半導体を用いたパワーデバイスについて詳述したが、半導体としては、ＧａＮまたはＡｌＮでもよく、しかも、構造上、ゲート・ドレイン間容量が小さくなって、ｄＶ／ｄｔが異常に高くなってしまうパワーデバイスであれば、Ｓｉ等の他の半導体を用いたものでもよい。さらに、上記の例では、第２のトレンチ２１にショットキー電極２２を埋め込んで半導体基体との間にショットキー接合を形成しているが、金属の代わりに半導体を埋め込んでｐｎ接合を形成するようにしてもよく、または、ショットキー接合およびｐｎ接合の両方が存在してもよい。

１１ 半導体基板
１２ ドレイン電極
１３ 耐圧層
１４ 導電層
１５ ソース電極
１６ 第１のトレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ ソース領域
２０ コンタクト領域
２１ 第２のトレンチ
２２ ショットキー電極
Ｃ１，Ｃ２ キャパシタ
Ｄ０ クランプダイオード
Ｄ１，Ｄ２ 還流ダイオード
Ｄ３，Ｄ４ ダイオード
Ｇ１，Ｇ２ 制御回路
Ｌ１，Ｌ２ インダクタ
ＬＬ 負荷
Ｍ１，Ｍ２ スイッチング素子
ＮＭ 出力点
Ｒ０ 抵抗
Ｒ１，Ｒ２ ゲート抵抗
Ｖ０ 直流電源

Claims (9)

1. 直流電源を変換して誘導性の負荷へ交流電力を送る電力変換回路において、
   前記直流電源の正極側に接続されて電流の導通状態と阻止状態とを有する第１のスイッチング素子および前記直流電源の負極側に接続されて電流の導通状態と阻止状態とを有する第２のスイッチング素子と、
   前記第１のスイッチング素子と前記誘導性の負荷との間に設けられた第１のインダクタおよび前記第２のスイッチング素子と前記誘導性の負荷との間に設けられた第２のインダクタと、
   前記第２のスイッチング素子と前記第２のインダクタとの接続点から前記第１のスイッチング素子と前記第１のインダクタとの接続点に導通する向きに接続されたクランプダイオードと、
   を備え、
   前記第１および第２のスイッチング素子は、
   母材にシリコンよりも大きなバンドギャップを有する半導体を用いたＭＯＳＦＥＴであって、
   半導体基体の第１の主面に設けた第１の主電極と、
   前記半導体基体の前記第１の主面とは反対側の第２の主面に設けた第２の主電極と、
   前記半導体基体の前記第２の主面に設けられ、絶縁膜によって前記半導体基体と電気的に絶縁された制御電極と、
   を有し、
   前記半導体基体の絶縁破壊電界と比誘電率との積が、前記絶縁膜の常用絶縁破壊電界と比誘電率との積よりも大きいことを特徴とする電力変換回路。
2. 前記第１のスイッチング素子および前記第２のスイッチング素子に並列にそれぞれキャパシタを接続したことを特徴とする請求項１記載の電力変換回路。
3. 前記クランプダイオードに直列に抵抗を設けたことを特徴とする請求項２記載の電力変換回路。
4. 前記クランプダイオードを直列に接続された一対のダイオードとし、
   前記直流電源の正極側および負極側と前記一対のダイオード間の接続点とにそれぞれキャパシタを接続したことを特徴とする請求項１記載の電力変換回路。
5. 前記半導体は、炭化珪素、窒化ガリウム、窒化アルミニウム、または窒化ガリウムと窒化アルミニウムとの混晶であることを特徴とする請求項１記載の電力変換回路。
6. 前記第１および第２のスイッチング素子は、当該第１および第２のスイッチング素子がアバランシェ降伏した際の最大電界が、前記絶縁膜とは離れた場所で生じるようにして、前記絶縁膜を保護していることを特徴とする請求項１記載の電力変換回路。
7. 前記第１および第２のスイッチング素子は、保護すべき前記絶縁膜を含む１断面において、離間した複数のｐｎ接合および／またはショットキー接合から伸びる空乏層により、前記第１および第２の主電極間に電圧を印加したときに、その間隙に存在する半導体部分がピンチオフするようにして、前記絶縁膜を保護するようにしたことを特徴とする請求項６記載の電力変換回路。
8. 前記第１および第２のスイッチング素子は、
   前記半導体基体の前記第２の主面から掘り込まれ、内面が前記絶縁膜によって被覆され、中に前記制御電極が設けられた第１のトレンチと、
   前記第２の主面から掘り込まれ、前記第１のトレンチよりも深い複数の第２のトレンチと、
   を有し、
   複数の前記第２のトレンチの間の半導体部分をピンチオフする領域にして、前記絶縁膜を保護するようにしたことを特徴とする請求項６記載の電力変換回路。
9. 前記第１および第２のスイッチング素子の少なくとも一方は、フォトカプラを用いて電気的に絶縁された信号に依存して動作する制御回路によって制御されることを特徴とする請求項１記載の電力変換回路。
   

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