WO2024057598A1 - 半導体スイッチング素子のゲート駆動回路、電動機制御システムおよび半導体装置 - Google Patents

半導体スイッチング素子のゲート駆動回路、電動機制御システムおよび半導体装置 Download PDF

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WO2024057598A1
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gate
switching element
semiconductor switching
drive circuit
gate drive
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弘 鈴木
智之 三好
智康 古川
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株式会社日立パワーデバイス
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/64—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors having inductive loads

Definitions

  • the present invention relates to a gate drive circuit for a semiconductor switching element, a motor control system, and a semiconductor device.
  • Semiconductor switching elements are required to have low loss as well as high withstand capability that allows them to block large currents flowing through them without destroying the element.
  • Patent Document 1 discloses a method of suppressing an excessive voltage surge applied to a semiconductor switching element by soft-blocking a gate when a short circuit occurs in a load.
  • Patent Document 2 discloses a device that protects semiconductor switching elements by detecting abnormal current or abnormal temperature during operation.
  • the present invention has been made in order to solve the above-mentioned problems, and provides a gate drive circuit for a semiconductor switching element, a motor control system, and a semiconductor device that can realize a high breakdown resistance of a semiconductor switching element. With the goal.
  • the gate drive circuit for a semiconductor switching element of the present invention controls drive using two independent gate electrodes.
  • the time constant of the voltage of the gate electrode is set longer when the electrode is turned off, and the voltage V * of the second gate electrode at the time when the maximum power is applied when the semiconductor switching element is turned off is expressed by the formula ( It is characterized by satisfying 1).
  • Formula (1) 0 ⁇ V * ⁇ predetermined value ⁇ +Vp (In the formula, +Vp is the gate drive voltage when the semiconductor switching element is turned on.)
  • +Vp is the gate drive voltage when the semiconductor switching element is turned on.
  • FIG. 1 is a diagram showing the overall configuration of a motor control system using a power conversion device according to a first embodiment.
  • FIG. 1 is a diagram showing a circuit of a gate driving device according to a first embodiment.
  • FIG. 3 is a diagram illustrating a driving method of a dual gate IGBT in a normal off state.
  • FIG. 3 is a diagram showing a driving method of a dual gate IGBT in the case of simultaneous off.
  • FIG. 13 is a diagram showing the transition of accumulated carriers in a dual-gate IGBT in the normally off state.
  • FIG. 3 is a diagram showing the transition of accumulated carriers in a dual-gate IGBT in the case of simultaneous off.
  • FIG. 7 is a diagram illustrating a cause of a decrease in breakdown resistance of an IGBT in the case of simultaneous OFF.
  • FIG. 7 is a diagram showing an example of a turn-off waveform according to the present embodiment in the case of simultaneous off.
  • FIG. 7 is a diagram showing an example of a turn-off waveform in a comparative example in the case of simultaneous off.
  • FIG. 7 is a diagram showing a mechanism for increasing the gate voltage of the second gate electrode according to the first embodiment.
  • FIG. 7 is a diagram showing a circuit of a gate driving device according to a second embodiment.
  • FIG. 7 is a diagram showing gate voltage commands in the case of simultaneous off according to the second embodiment.
  • FIG. 11 is a diagram showing a gate voltage command in the normally off state according to the second embodiment. It is a figure which shows the example (modification example 1) of a semiconductor switching element. It is a figure which shows the example (modification example 2) of a semiconductor switching element.
  • FIG. 1 is a diagram showing the overall configuration of a motor control system 100 using a power conversion device according to a first embodiment.
  • a power converter is a device that converts power using a power semiconductor device.
  • a motor control system 100 using an inverter circuit will be described.
  • the motor control system 100 includes a DC power supply 10, an inverter circuit 20, a motor 70, and the like.
  • the inverter circuit 20 includes a smoothing capacitor 21, inverter units 30 for three phases of the UVW phase (U-phase inverter unit 30U, V-phase inverter unit 30V, and W-phase inverter unit 30W), and a command logic section 22.
  • the inverter circuit 20 outputs AC power based on the DC power supplied from the DC power source to drive the motor 70.
  • the inverter unit 30 consists of upper and lower arms, and has a series circuit of semiconductor switching elements 31.
  • Each of the semiconductor switching elements 31 of the upper and lower arms is composed of a dual gate type IGBT (hereinafter sometimes referred to as IGBT).
  • a gate signal is transmitted from the gate drive device 40 to the dual gate type IGBT.
  • the high potential side terminal of the IGBT in the upper arm is connected to the first end (positive connection line 23) of the smoothing capacitor 21.
  • the high potential side terminal of the IGBT on the lower arm is connected to the low potential terminal side of the IGBT on the upper arm.
  • the low voltage terminal side of the IGBT in the lower arm is connected to the second end (negative connection line 24) of the smoothing capacitor 21.
  • IGBT is an abbreviation for Insulated Gate Bipolar Transistor.
  • connection point 33 between the low potential side terminal of the IGBT in the upper arm and the high potential side terminal of the IGBT in the lower arm is connected to one end of the winding of the electric motor 70.
  • the other end of each phase winding is connected to a neutral point.
  • the electric motor 70 is, for example, an induction motor.
  • a freewheeling diode 32 (freewheeling diode) is connected in antiparallel to each IGBT.
  • various diodes can be used, such as a pn junction diode, a Schottky barrier diode, a diode using both a pn junction and a Schottky junction.
  • the command logic unit 22 outputs an ON command for instructing an ON state or an OFF command for instructing an OFF state to the gate driving device 40 as a drive command signal P for the semiconductor switching element 31. Thereby, the command logic unit 22 alternately turns on the semiconductor switching element 31 of the upper arm and the semiconductor switching element 31 of the lower arm in each phase in order to control the control amount of the electric motor 70 to the command value. .
  • the control amount is, for example, the torque of the electric motor.
  • the gate drive device 40 is provided corresponding to each semiconductor switching element 31, acquires a drive command signal P from the command logic section 22, and turns on the semiconductor switching element 31 based on the acquired drive command signal P. Or turn it off.
  • FIG. 2 is a diagram showing a circuit of the gate driving device 40 according to the first embodiment.
  • the semiconductor switching element 31 and its gate drive device 40 related to the lower arm of the U phase in the inverter circuit 20 shown in FIG. 1 are illustrated.
  • the semiconductor switching elements of the upper arm of the U phase, the upper and lower arms of the V phase, and the W phase, and their gate drive devices also have the same configuration.
  • the gate drive device 40 includes a positive side power supply 41, a first PMOSFET 42, a second PMOSFET 43, an on-side gate resistance Rgcon, Rgson, a delay control section 44, a negative side power supply 45, an off-side gate resistance Rgcoff, Rgsoff, a first NMOSFET 46, and a second NMOSFET 47.
  • the PMOSFET is a P-type Metal-Oxide-Semiconductor Field-Effect Transistor
  • the NMOSFET is an N-type Metal-Oxide-Semiconductor Field-Effect Transistor.
  • the output part of the gate drive device 40 is connected to the first gate electrode Gs and the second gate electrode Gc of the semiconductor switching element 31.
  • the reference potential of the gate drive device 40 is connected to the emitter terminal E of the semiconductor switching element 31.
  • the command logic section 22 is connected to the input section of the gate driving device 40.
  • the source of the first PMOSFET 42 is connected to the positive power supply 41 .
  • the drain of the first PMOSFET 42 is connected to one end of the on-side gate resistance Rgson, and the drain of the first NMOSFET 46 is connected to one end of the off-side gate resistance Rgsoff.
  • the other end of the on-side gate resistance Rgson and the other end of the off-side gate resistance Rgsoff are both connected to the output section of the gate drive device 40.
  • the source of the first NMOSFET 46 is connected to the negative power supply 45.
  • the gate of the first PMOSFET 42 and the gate of the first NMOSFET 46 are both connected to the output section of the delay control section 44.
  • the source of the second PMOSFET 43 is connected to the positive power supply 41.
  • the drain of the second PMOSFET 43 is connected to one end of the on-side gate resistance Rgcon
  • the drain of the second NMOSFET 47 is connected to one end of the off-side gate resistance Rgcoff.
  • the other end of the on-side gate resistance Rgcon and the other end of the off-side gate resistance Rgcoff are both connected to the output section of the gate drive device 40.
  • the source of the second NMOSFET 47 is connected to the negative power supply 45.
  • the gate of the second PMOSFET 43 and the gate of the second NMOSFET 47 are both connected to the output section of the delay control section 44.
  • the drive command signal P from the command logic section 22 is input to the gate drive device 40 .
  • the gate drive device 40 operates the delay control section to turn on the PMOSFET and turn off the NMOSFET while the drive command signal P is input.
  • a current (gate current) flows from the positive power supply 41 toward the first and second gates of the semiconductor switching element 31 via the on-side gate resistance.
  • the turn-on switching speed is controlled by adjusting the resistance values of the on-side gate resistances Rgcon and Rgson.
  • the first and second gate electrodes are turned on at the same time. That is, at turn-on, the time difference set by the delay control section 44 is zero, but a delay may be provided.
  • the gate drive device 40 operates the delay control unit to turn off the PMOSFET and turn on the NMOSFET. This causes a gate current to flow from the gate of the semiconductor switching element 31 toward the negative power source via the off-side gate resistance.
  • the current of the switching element 31 is cut off (turn-off).
  • the turn-off switching speed is controlled by adjusting the resistance values of the off-side gate resistances Rgcoff and Rgsoff.
  • the second gate electrode Gc is turned off before the first gate electrode Gs. That is, for turn-off, the time difference set by the delay control section 44 is tdoff ( ⁇ 0). In a situation where all gates are urgently shut down due to a system abnormality or the like, the delay may be set to zero (tdoff ⁇ 0). Details will be described later in FIGS. 3 and 4.
  • FIG. 3 is a diagram showing a driving method of a dual-gate IGBT in the case of normal off (when the second gate electrode Gc is turned off before the first gate electrode Gs).
  • the second PMOSFET 43 is turned off and the second NMOSFET 47 is turned on.
  • the first PMOSFET 42 is turned off and the first NMOSFET 46 is turned on.
  • FIG. 4 is a diagram showing a driving method of a dual-gate IGBT in the case of simultaneous off (when the second gate electrode Gc and the first gate electrode Gs are turned off at the same time).
  • the second PMOSFET 43 is turned off and the second NMOSFET 47 is turned on.
  • the first PMOSFET 42 is turned off and the first NMOSFET 46 is turned on.
  • FIG. 5 is a diagram showing the transition of accumulated carriers in a dual-gate IGBT when the dual-gate IGBT is normally off.
  • the dual-gate IGBT has a first gate electrode Gs and a second gate electrode Gc. Control accumulated carriers.
  • FIG. 6 is a diagram showing the transition of accumulated carriers in a dual-gate IGBT in the case of simultaneous off.
  • FIG. 7 is a diagram illustrating the cause of the decrease in breakdown resistance of the IGBT in the case of simultaneous off.
  • the IGBT is turned off while the accumulated carrier concentration inside the IGBT remains high.
  • the gate of the second gate electrode Gc is turned off with a negative bias applied, a hole accumulation layer is formed under the gate, as shown in FIG.
  • the current flowing through the IGBT is concentrated in the region where the hole storage layer is formed, so the electric field strength in this region increases, inducing dynamic avalanche, and the generated avalanche current causes latch-up destruction of the IGBT. That is, there is a problem that the IGBT breakdown resistance is reduced.
  • FIG. 8 is a diagram showing an example of a turn-off waveform according to this embodiment in the case of simultaneous off.
  • the time constant ⁇ Gc is longer when the second gate electrode Gc is off than the time constant ⁇ Gs when the first gate electrode Gs is off.
  • the off-side gate resistance Rgcoff of the second gate electrode Gc is adjusted.
  • the time constant ⁇ Gs is set to 1/3 (+VP/3) of the gate voltage (VGsE) of the first gate electrode Gs from the time t1 when the first gate electrode Gs starts turning off.
  • the time constant ⁇ Gc is also defined in the same way.
  • the time constant when the first gate electrode Gs is turned off means the time constant after the first gate electrode Gs is commanded to turn off. The same applies to the time constant when the second gate electrode Gc is turned off.
  • tdoff ⁇ 0 which indicates a case where the IGBT is turned off while the accumulated carrier concentration inside the IGBT is high, that is, a case where the IGBT cutoff tolerance is the lowest.
  • the power consumption of the switching element reaches its maximum during turn-off, that is, the time when the collector-emitter voltage VCE becomes approximately equal to the power supply voltage Vcc (peak power in FIG. 8: t2 )
  • the off-side gate resistance Rgcoff of the second gate electrode Gc in FIG. 3 is adjusted so that the voltage VGcE of the second gate electrode is greater than 0V and smaller than +VP/3.
  • the off-side gate resistance Rgcoff the voltage VGcE of the second gate electrode can be adjusted.
  • the predetermined value is the threshold voltage Vth of the semiconductor switch element. Specifically, the predetermined value is preferably +Vp/2. Furthermore, as described above, the predetermined value is more preferably +Vp/3.
  • V * When V * is set to a negative bias (V * ⁇ 0V), a hole accumulation layer is formed under the gate, as shown in FIG. At this time, the current flowing through the IGBT is concentrated in the region where the hole storage layer is formed, so the electric field strength in this region increases, inducing dynamic avalanche, and the generated avalanche current causes latch-up destruction of the IGBT. In other words, the IGBT breakdown resistance decreases. Therefore, from the viewpoint of high breakdown strength, it is desirable that 0 ⁇ V * .
  • V * when V * is made larger than +VP/3 (V * >+VP/3), V * generally becomes larger than the threshold voltage (Vth) in many voltage-controlled semiconductor switching elements (for example, IGBT). Therefore, the time it takes for the electronic channel of the IGBT to turn off at turn-off becomes longer, and switching loss (turn-off loss) increases rapidly. Therefore, from the viewpoint of reducing loss, V * ⁇ +VP/3 is more preferable.
  • the gate voltage of the second gate electrode Gc is controlled to be 0 ⁇ V * ⁇ +VP/3.
  • a hole accumulation layer under the gate as shown in FIG. 7 is not formed. Therefore, dynamic avalanche is less likely to occur in this region, latch-up damage to the IGBT is prevented, and the damage resistance of the IGBT is improved.
  • FIG. 9 is a diagram showing an example of a turn-off waveform in a comparative example in the case of simultaneous off.
  • the semiconductor switch element which is a device, may exceed its dielectric strength and break down.
  • FIG. 10 is a diagram showing a mechanism for increasing the gate voltage of the second gate electrode Gc according to the first embodiment.
  • the collector-emitter voltage VCE increases at turn-off (when dv/dt is applied)
  • the current (Cres x dv/dt) through the collector-gate feedback capacitance Cres is turned off. flows through the side gate resistance Rgcoff. Therefore, by increasing (adjusting) the off-side gate resistance Rgcoff of the second gate electrode Gc in FIG. 10, the voltage drop at the off-side gate resistance Rgcoff is increased (controlled).
  • the peak power ( At time t2) the voltage VGcE of the second gate electrode can be adjusted to be greater than 0V and less than +VP/3. Thereby, it is possible to realize a high breakdown resistance of the semiconductor switching element 31.
  • FIG. 11 is a diagram showing a circuit of a gate driving device 40A according to the second embodiment.
  • the difference in configuration between the circuit of the gate driving device 40A of the second embodiment (see FIG. 11) and the circuit of the gate driving device 40 of the first embodiment (see FIG. 2) is that the off-side gate of the second gate electrode Gc Instead of the resistor Rgcoff, an intermediate power supply 50, a third NMOSFET 51 (gate switch), and a switching control section 52 are provided.
  • the source of the second NMOSFET 47 is connected to the intermediate power supply 50, the drain is connected to the output section (second gate electrode Gc) of the gate driving device, and the gate is connected to the output of the command signal Q of the switching control section 52.
  • the source of the third NMOSFET 51 is connected to the negative power supply, the drain is connected to the output section (second gate electrode Gc) of the gate driving device, and the gate is connected to the output of the command signal R of the switching control section 52.
  • An input of the switching control section 52 is connected to an output of the delay control section 44.
  • FIG. 12 is a diagram showing gate voltage commands in the case of simultaneous off according to the second embodiment.
  • FIG. 12 shows that, for example, in a situation where all gates are urgently shut down due to a system abnormality, what is sent from the command logic unit 22 to the delay control unit 44 instead of the drive command signal (P) is The case of a simultaneous off command signal (P') is shown.
  • the delay control section 44 commands the switching control section 52. Send a signal (not shown).
  • the switching control unit 52 transmits the command signal Q only for a predetermined time ⁇ t, and thereafter turns off the second PMOSFET 43 and turns on the second NMOSFET 47 only for the predetermined time ⁇ t, thereby controlling the second gate electrode Gc.
  • the voltage VGcE is lowered to the intermediate voltage V ** .
  • the switching control unit 52 transmits the command signal R after the predetermined time ⁇ t has passed, and turns on the third NMOSFET 51 after the second NMOSFET 47 is turned off, thereby changing the voltage VGcE of the second gate electrode Gc to the negative voltage of the gate drive device 40A. Lower the power supply voltage to the side power supply voltage (-Vm).
  • the turn-off waveform shown in FIG. 8 is obtained. Therefore, like the operation in the first embodiment, the time when the power consumption of the switching element reaches its maximum during turn-off, that is, the time when the collector-emitter voltage VCE becomes approximately equal to the power supply voltage Vcc (peak power: t2 in FIG. 8) In this case, the voltage VGcE of the second gate electrode Gc can be controlled to be larger than 0V and smaller than +VP/3.
  • the gate voltage of the second gate electrode Gc is controlled to be 0 ⁇ V * ⁇ +VP/3, so that the gate voltage as shown in FIG. A hole accumulation layer is not formed. Therefore, dynamic avalanche is less likely to occur in this region, latch-up destruction of the IGBT is prevented, and the destruction resistance of the IGBT is improved.
  • FIG. 13 is a diagram showing a gate voltage command in the case of normal off according to the second embodiment.
  • the operation of the switching control section 52 is similar to that in FIG. 12.
  • the delay control unit 44 After receiving the drive command signal P transmitted from the command logic unit 22 to the delay control unit 44, the delay control unit 44 transmits a command signal S after a delay of tdoff has elapsed, and thereafter turns off the first PMOSFET 42 and turns off the first NMOSFET 46.
  • the first gate electrode Gs is turned off and the semiconductor switching element is turned off.
  • the voltage VGcE of the second gate electrode Gc it is possible to control the voltage VGcE of the second gate electrode Gc to be equal to or higher than 0V and equal to or lower than +VP/3.
  • FIG. 14 is a diagram showing an example (modification example 1) of a semiconductor switching element.
  • a first chip Hc which is a chip with high hole injection efficiency from the collector side
  • a second chip Hs which is a chip with low hole injection efficiency from the collector side
  • a second gate electrode Gc is connected to the gate of the first chip Hc, and both the first gate electrode Gs and the second gate electrode Gc are connected to the gate of the second chip Hs.
  • the second gate electrode Gc By configuring the first chip Hc with high conductivity and low conduction loss and the second chip Hs with high speed and low switching loss to be spatially separated, the second gate electrode Gc by the gate driving device 40 of this embodiment If this is combined with driving in which a delay (tdoff) is provided between the off of the first gate electrode Gs and the off of the first gate electrode Gs, there is an advantage that the effect of reducing the loss generated in the semiconductor switching element is further increased.
  • FIG. 15 is a diagram showing an example (modification example 2) of a semiconductor switching element.
  • an n-type semiconductor (DHB) having a higher impurity concentration than the n drift layer is located under the p base layer sandwiched between the gates, without contacting the gate (corresponding to ⁇ in FIG. 15). It is provided.
  • DLB n-type semiconductor
  • the electric field strength at the junction between the p base layer and the DHB increases, and dynamic avalanche occurs at this location during turn-off.
  • the DHB is not in contact with the gate and is provided at a distance corresponding to ⁇ from the gate, the region where dynamic avalanche occurs is also separated from the gate. Therefore, when combined with the driving method of the present embodiment, dynamic avalanche near the gate can be further suppressed, and latch-up destruction of the IGBT due to the generated avalanche current can be prevented. That is, there is an advantage that the IGBT breakdown resistance is further improved.
  • the semiconductor switching element is not limited to an IGBT as long as it is a voltage-driven type. It is also possible to apply different semiconductor materials such as Si, SiC, GaN, and gallium oxide. It can be used not only for power conversion devices for hybrid vehicles, electric vehicles, and railways, but also for power conversion devices in general.
  • the semiconductor switching element gate drive circuit, motor control system, and semiconductor device of the present embodiment described above have the following features.
  • the voltage of the gate electrode is higher when the second gate electrode Gc is off than when the first gate electrode Gs is off.
  • the constant is set to be long, and the voltage V * of the second gate electrode at the time when the maximum power is applied when the semiconductor switching element is turned off satisfies formula (1).
  • Formula (1) 0 ⁇ V * ⁇ predetermined value ⁇ +Vp (In the formula, +Vp is the gate drive voltage when the semiconductor switching element is turned on.) According to this, it is possible to realize high breakdown resistance of the semiconductor switching element.
  • the point in time when the maximum power is applied during turn-off of the semiconductor switching element is such that the collector-emitter voltage (VCE) of the semiconductor switching element at turn-off is equal to the power supply voltage (e.g. , Vcc).
  • VCE collector-emitter voltage
  • the gate drive circuit has an off-side gate resistance Rgcoff that controls the time constant when the second gate electrode Gc is turned off, and has an off-side gate resistance Rgcoff.
  • the adjustment controls the voltage drop across the gate resistor.
  • the off-side gate resistance Rgcoff may be adjusted manually using a variable resistor, or the variable resistor may be adjusted using a command from the command logic section 22, for example.
  • the gate drive circuit for the semiconductor switching element in (4), includes a first voltage power source (for example, intermediate voltage 50), a gate switch (for example, third NMOSFET 51), and a switching control section 52.
  • the voltage of the gate electrode is lowered to the negative side power supply voltage (for example, ⁇ Vm) of the gate drive circuit.
  • the semiconductor switching element has a first chip Hc, which is a chip with high hole injection efficiency from the collector side, and a first chip Hc from the collector side.
  • the second chip Hs which is a chip with low hole injection efficiency, may be configured such that its collector electrodes and emitter electrodes are connected in parallel.
  • the second gate electrode Gc is connected to the gate of the first chip Hc, and the first gate electrode Gs and the second gate electrode Gc are connected to the gate of the second chip Hs. both are connected.
  • the semiconductor switching element 31 has an n-type semiconductor (DHB) having a higher impurity concentration than the n drift layer below the p base layer sandwiched between the gates. It is installed without touching the gate.
  • DLB n-type semiconductor
  • the predetermined value is the threshold voltage Vth of the semiconductor switching element.
  • the predetermined value is +Vp/3.
  • the motor control system 100 includes a semiconductor switching element 31 and a gate drive device 40 of each arm in the inverter circuit 20, and the gate drive device 40 is a gate drive device for any of the semiconductor switching devices (1) to (5).
  • the inverter circuit 20 is a drive circuit, and based on the DC power supplied to the inverter circuit 20 from the DC power source, the inverter circuit 20 outputs an AC current to drive the motor 70 .
  • the motor control system 100 includes a semiconductor switching element 31 and a gate drive device 40 for each arm in the inverter circuit 20, and the gate drive device 40 is a gate drive circuit for the semiconductor switching element in (6), and is a DC power source. Based on the DC power supplied to the inverter circuit 20, the inverter circuit 20 outputs an AC current to drive the motor 70.
  • the semiconductor device includes a semiconductor switching element 31 whose drive is controlled by two independent gate electrodes, and a gate drive circuit for the semiconductor switching element according to any one of (1) to (5).
  • the semiconductor device includes a semiconductor switching element 31 whose drive is controlled by two independent gate electrodes, and the gate drive circuit for the semiconductor switching element of (6).

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Abstract

独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、第１ゲート電極（Ｇｓ）のオフ時に対し、第２ゲート電極（Ｇｃ）のオフ時の方が、ゲート電極の電圧の時定数が長く設定されており、半導体スイッチング素子（３１）のターンオフ時に最大パワーが印加する時点での第２ゲート電極（Ｇｃ）の電圧Ｖ＊が、式（１）を満たすことを特徴とする。　式（１）　０≦Ｖ＊≦所定値＜＋Ｖｐ （式中、＋Ｖｐは、前記半導体スイッチング素子のオン時のゲート駆動電圧である）

Description

半導体スイッチング素子のゲート駆動回路、電動機制御システムおよび半導体装置
　本発明は、半導体スイッチング素子のゲート駆動回路、電動機制御システムおよび半導体装置に関する。
　脱炭素社会の実現に向けた世界的な潮流により、電気自動車（ＥＶ）、電力グリッド、鉄道で堅調に市場が成長している。この市場のアプリケーションには、直流電源より供給された直流電力を基に交流電流を出力して、電動機を駆動する電力変換装置が用いられる。電力変換装置のキーコンポーネントとして、半導体スイッチング素子とそれを駆動するゲート駆動回路がある。
　半導体スイッチング素子には、低損失化とともに、自身に流れる大きな電流を素子が破壊することなく遮断できる高い耐量が要求される。また、半導体スイッチング素子自身の高破壊耐量化に加え、ゲート駆動の方式や回路による高破壊耐量化の手法がある。このような高破壊耐量化を実現するためのゲート駆動方式や駆動回路については、種々検討されている。
　特許文献１には、負荷に短絡が発生した場合に、ゲートをソフト遮断して、半導体スイッチング素子にかかる過大な電圧サージを抑制する方法について開示されている。
　特許文献２は、動作中の異常電流や異常温度を検知して、半導体スイッチング素子を保護する装置について開示されている。
特開２０１６－１３６８１９号公報 特開平６－１２５２５６号公報
　特許文献１の図２２では、第１ゲート電極と第２ゲート電極を有するデュアルゲート型ＩＧＢＴにおいて、負荷に短絡が発生した場合、第２ゲート電極に蓄積されていた電荷を、第２ソフト遮断回路（抵抗器５＋スイッチＳ５）を経由して、電圧のスルーレートを大きくして放電する技術を記載している。
　しかしながら前記技術の適用では、半導体スイッチング素子（例えば、デュアルゲート型ＩＧＢＴ）の遮断耐量を向上する効果を導出するのに十分ではないのが課題となっていた。詳細については後記する。
　本発明は、前記した課題を解決するためになされたものであり、半導体スイッチング素子の高破壊耐量化を実現することができる半導体スイッチング素子のゲート駆動回路、電動機制御システムおよび半導体装置を提供することを目的とする。
　前記目的を達成するため、本発明の半導体スイッチング素子のゲート駆動回路は、独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、第１ゲート電極のオフ時に対し、第２ゲート電極のオフ時の方が、ゲート電極の電圧の時定数が長く設定されており、前記半導体スイッチング素子のターンオフ時に最大パワーが印加する時点での前記第２ゲート電極の電圧Ｖ＊が、式（１）を満たすことを特徴とする。
　　式（１）　０≦Ｖ＊≦所定値＜＋Ｖｐ
（式中、＋Ｖｐは、前記半導体スイッチング素子のオン時のゲート駆動電圧である）
　本発明のその他の態様については、後記する実施形態において説明する。
　本発明によれば、半導体スイッチング素子の高破壊耐量化を実現することができる。
第１実施形態に係る電力変換装置を用いた電動機制御システムの全体構成を示す図である。 第１実施形態に係るゲート駆動装置の回路を示す図である。 通常オフの場合のデュアルゲート型ＩＧＢＴの駆動方式を示す図である。 同時オフの場合のデュアルゲート型ＩＧＢＴの駆動方式を示す図である。 通常オフの場合のデュアルゲート型ＩＧＢＴの蓄積キャリアの推移を示す図である。 同時オフの場合のデュアルゲート型ＩＧＢＴの蓄積キャリアの推移を示す図である。 同時オフの場合のＩＧＢＴの破壊耐量の低下原因を示す図である。 同時オフの場合の本実施形態に係るターンオフ波形の例を示す図である。 同時オフの場合の比較例のターンオフ波形の例を示す図である。 第１実施形態に係る第２ゲート電極のゲート電圧の上昇機構を示す図である。 第２実施形態に係るゲート駆動装置の回路を示す図である。 第２実施形態に係る同時オフの場合のゲート電圧指令を示す図である。 第２実施形態に係る通常オフの場合のゲート電圧指令を示す図である。 半導体スイッチング素子の例（変形例１）を示す図である。 半導体スイッチング素子の例（変形例２）を示す図である。
　以下、本発明を実施するための形態（以下においては「実施形態」と表記する）を、適宜、図面を参照して説明する。
≪第１実施形態≫
　図１は、第１実施形態に係る電力変換装置を用いた電動機制御システム１００の全体構成を示す図である。電力変換装置は、パワー半導体デバイスを用いて電力を変換する装置である。ここでは、インバータ回路を用いた電動機制御システム１００について説明する。
　電動機制御システム１００は、直流電源１０、インバータ回路２０、電動機７０等から構成される。インバータ回路２０は、平滑コンデンサ２１、ＵＶＷ相の三相分のインバータユニット３０（Ｕ相インバータユニット３０Ｕ、Ｖ相インバータユニット３０Ｖ、Ｗ相インバータユニット３０Ｗ）、指令論理部２２を有している。インバータ回路２０は、直流電源より供給された直流電力を基に交流電力を出力して、電動機７０を駆動する。直流電源１０（電源電圧＝Ｖcc）およびインバータ回路２０の正極接続線２３と負極接続線２４の間には、平滑コンデンサ２１が設けられている。
　インバータユニット３０は、上・下アームよりなり、半導体スイッチング素子３１の直列回路を有する。上・下アームのそれぞれの半導体スイッチング素子３１はデュアルゲート型ＩＧＢＴ（以下、ＩＧＢＴと称する場合がある）で構成されている。デュアルゲート型ＩＧＢＴには、ゲート駆動装置４０からゲート信号が送信される。上アームのＩＧＢＴの高電位側端子には、平滑コンデンサ２１の第１端（正極接続線２３）に接続されている。上アームのＩＧＢＴの低電位端子側には、下アームのＩＧＢＴの高電位側端子が接続されている。下アームのＩＧＢＴの低電圧端子側には、平滑コンデンサ２１の第２端（負極接続線２４）に接続されている。なお、デュアルゲート型ＩＧＢＴについては、図２～図６を参照して後述する。ここで、ＩＧＢＴはInsulated Gate Bipolar Transistorの略である。
　各相において、上アームのＩＧＢＴの低電位側端子と、下アームのＩＧＢＴの高電位側端子との接続点３３は、電動機７０の巻線の一端に接続されている。各相の巻線の他端は、中性点に接続されている。電動機７０は、例えば誘導電動機である。
　各ＩＧＢＴには、還流ダイオード３２（フリーホイールダイオード）が逆並列に接続されている。還流ダイオード３２としては、ｐｎ接合ダイオード、ショットキーバリアダイオード、ｐｎ接合とショットキー接合を併用するダイオードなど、各種のダイオードを用いることができる。
　指令論理部２２は、半導体スイッチング素子３１の駆動指令信号Ｐとして、オン状態を指示するオン指令、又はオフ状態を指示するオフ指令をゲート駆動装置４０へ出力する。これにより、指令論理部２２は、電動機７０の制御量をその指令値に制御すべく、各相において、上アームの半導体スイッチング素子３１と下アームの半導体スイッチング素子３１とを交互にオン状態にする。制御量は、例えば電動機のトルクである。
　ゲート駆動装置４０は、各半導体スイッチング素子３１に対応してそれぞれ設けられ、指令論理部２２からの駆動指令信号Ｐを取得し、取得した駆動指令信号Ｐに基づいて、半導体スイッチング素子３１をオン状態又はオフ状態にする。
　図２は、第１実施形態に係るゲート駆動装置４０の回路を示す図である。図１に示すインバータ回路２０における、Ｕ相の下アームに係る半導体スイッチング素子３１とそのゲート駆動装置４０を図示している。その他、Ｕ相の上アーム、Ｖ相およびＷ相の上・下アームの各半導体スイッチング素子とそのゲート駆動装置も同様の構成である。
　以下においては、Ｕ相の下アームの半導体スイッチング素子３１とそのゲート駆動装置４０の構成および動作について説明するが、他の半導体スイッチング素子とそのゲート駆動装置の構成および動作も同様である。
　ゲート駆動装置４０は、正側電源４１、第１ＰＭＯＳＦＥＴ４２、第２ＰＭＯＳＦＥＴ４３、オン側ゲート抵抗Ｒｇｃｏｎ，Ｒｇｓｏｎ、ディレイ制御部４４、負側電源４５、オフ側ゲート抵抗Ｒｇｃｏｆｆ，Ｒｇｓｏｆｆ、第１ＮＭＯＳＦＥＴ４６、第２ＮＭＯＳＦＥＴ４７を含んで構成される。ここで、ＰＭＯＳＦＥＴはP-type Metal-Oxide-Semiconductor Field-Effect Transistorであり、ＮＭＯＳＦＥＴはN-type Metal-Oxide-Semiconductor Field-Effect Transistorである。
　ゲート駆動装置４０の出力部は、半導体スイッチング素子３１の第１ゲート電極Ｇｓおよび第２ゲート電極Ｇｃに接続される。ゲート駆動装置４０の基準電位は、半導体スイッチング素子３１のエミッタ端子Ｅに接続される。
　また、ゲート駆動装置４０の入力部には、指令論理部２２が接続される。正側電源４１には、第１ＰＭＯＳＦＥＴ４２のソースが接続される。第１ＰＭＯＳＦＥＴ４２のドレインはオン側ゲート抵抗Ｒｇｓｏｎの一端に、第１ＮＭＯＳＦＥＴ４６のドレインはオフ側ゲート抵抗Ｒｇｓｏｆｆの一端にそれぞれ接続されている。オン側ゲート抵抗Ｒｇｓｏｎの他端とオフ側ゲート抵抗Ｒｇｓｏｆｆの他端は、ともにゲート駆動装置４０の出力部に接続されている。第１ＮＭＯＳＦＥＴ４６のソースは、負側電源４５に接続されている。第１ＰＭＯＳＦＥＴ４２のゲートと第１ＮＭＯＳＦＥＴ４６のゲートは、ともにディレイ制御部４４の出力部に接続されている。
　同様に、正側電源４１には、第２ＰＭＯＳＦＥＴ４３のソースが接続する。第２ＰＭＯＳＦＥＴ４３のドレインはオン側ゲート抵抗Ｒｇｃｏｎの一端に、第２ＮＭＯＳＦＥＴ４７のドレインはオフ側ゲート抵抗Ｒｇｃｏｆｆの一端にそれぞれ接続している。オン側ゲート抵抗Ｒｇｃｏｎの他端とオフ側ゲート抵抗Ｒｇｃｏｆｆの他端は、ともにゲート駆動装置４０の出力部に接続している。第２ＮＭＯＳＦＥＴ４７のソースは、負側電源４５に接続している。第２ＰＭＯＳＦＥＴ４３のゲートと第２ＮＭＯＳＦＥＴ４７のゲートは、ともにディレイ制御部４４の出力部に接続している。
［動作説明］
　指令論理部２２から駆動指令信号Ｐはゲート駆動装置４０に入力する。ゲート駆動装置４０は、駆動指令信号Ｐが入力している間、ＰＭＯＳＦＥＴをオン、ＮＭＯＳＦＥＴをオフするようにディレイ制御部を動作させる。これにより、ゲート駆動装置４０は、正側電源４１からオン側ゲート抵抗を介して半導体スイッチング素子３１の第１および第２ゲートに向かって電流（ゲート電流）が流す。このとき、半導体スイッチング素子３１のゲート－エミッタ間の容量が充電されて半導体スイッチング素子３１の閾値電圧を超える電圧（例えばＶｐ＝＋１５Ｖ）が印加され、ゲート駆動装置４０は、半導体スイッチング素子３１をオンさせて半導体スイッチング素子に電流を流す（ターンオン）。ターンオンのスイッチング速度は、オン側ゲート抵抗Ｒｇｃｏｎ，Ｒｇｓｏｎの抵抗値を調整することで制御される。
　通常、ターンオンは、第１および第２ゲート電極は同時にオンする。すなわち、ターンオンは、ディレイ制御部４４で設定する時間差をゼロとするが、ディレイを設けてもよい。
　また、ゲート駆動装置４０は、指令論理部２２から駆動指令信号Ｐが入力していない間は、ＰＭＯＳＦＥＴをオフ、ＮＭＯＳＦＥＴをオンするようにディレイ制御部を動作させる。これにより、半導体スイッチング素子３１のゲートからオフ側ゲート抵抗を介して負側電源に向かってゲート電流を流す。このとき、半導体スイッチング素子３１のゲート－エミッタ端子間の容量が放電されて半導体スイッチング素子の閾値電圧を下回る電圧（例えば－Ｖｍ＝－１５Ｖ）が印加されて、半導体スイッチング素子３１をオフさせて半導体スイッチング素子３１の電流を遮断する（ターンオフ）。ターンオフのスイッチング速度は、オフ側ゲート抵抗Ｒｇｃｏｆｆ，Ｒｇｓｏｆｆの抵抗値を調整することで制御される。
　通常、ターンオフは、第２ゲート電極Ｇｃを第１ゲート電極Ｇｓに先行してオフする。すなわち、ターンオフは、ディレイ制御部４４で設定する時間差をｔｄｏｆｆ（≧０）とする。システム異常などによりすべてのゲートを緊急遮断するような状況では、ディレイをゼロ（ｔｄｏｆｆ≒０）としてもよい。詳細は図３、図４において後記する。
　ターンオフのゲート電極の電圧とＭＯＳＦＥＴのスイッチングの関係を説明する。
　図３は、通常オフの場合（第２ゲート電極Ｇｃを第１ゲート電極Ｇｓに先行してオフする場合）のデュアルゲート型ＩＧＢＴの駆動方式を示す図である。第２ゲート電極Ｇｃをオフする際は、第２ＰＭＯＳＦＥＴ４３をオフ、第２ＮＭＯＳＦＥＴ４７をオンする。そして、ｔｄｏｆｆ後、第１ゲート電極Ｇｓをオフする際は、第１ＰＭＯＳＦＥＴ４２をオフ、第１ＮＭＯＳＦＥＴ４６をオンする。
　図４は、同時オフの場合（第２ゲート電極Ｇｃと第１ゲート電極Ｇｓを同時にオフする場合）のデュアルゲート型ＩＧＢＴの駆動方式を示す図である。第２ゲート電極Ｇｃをオフする際は、第２ＰＭＯＳＦＥＴ４３をオフ、第２ＮＭＯＳＦＥＴ４７をオンする。同時に、第１ゲート電極Ｇｓをオフする際は、第１ＰＭＯＳＦＥＴ４２をオフ、第１ＮＭＯＳＦＥＴ４６をオンする。
［遮断耐量向上の課題の詳細説明］
　図５は、通常オフの場合のデュアルゲート型ＩＧＢＴの蓄積キャリアの推移を示す図である。デュアルゲート型ＩＧＢＴは、図５に示すように、第１ゲート電極Ｇｓと、第２ゲート電極Ｇｃとを有し、第１ゲート電極Ｇｓと第２ゲート電極Ｇｃの２つのゲート電極でＩＧＢＴ内部の蓄積キャリアを制御する。前記したように、ＩＧＢＴがターンオフする直前に、第２ゲート電極Ｇｃを先行してオフ状態にする（ｔ＝ｔ０）。第２ゲート電極Ｇｃの先行オフ後、第２ゲート電極Ｇｃのゲートからの電子の供給がストップするので、ＩＧＢＴ内部の蓄積キャリア（＝少数キャリア、ホール）は、図５に示すように、キャリアのライフタイムにしたがって時間とともに減少する。
　第２ゲート電極Ｇｃが先行オフして一定時間が経過した後、第１ゲート電極Ｇｓをオフ状態にすると、ＩＧＢＴはターンオフする（ｔ＝ｔ１）。ｔｄｏｆｆの経過後は、ＩＧＢＴ内部の蓄積キャリアは十分に低濃度になっているため、ターンオフ損失が低減する。しかしながら、ＩＧＢＴの制御モードによっては、十分に短いｔｄｏｆｆで、またはｔｄｏｆｆ≒０で、ＩＧＢＴをターンオフする必要がある。例えば、システム異常などによりすべてのゲートを緊急遮断するような状況が挙げられる。
　図６は、同時オフの場合のデュアルゲート型ＩＧＢＴの蓄積キャリアの推移を示す図である。図７は、同時オフの場合のＩＧＢＴの破壊耐量の低下原因を示す図である。図６の場合、ＩＧＢＴ内部の蓄積キャリア濃度が高い状態のまま、ＩＧＢＴがターンオフする。第２ゲート電極Ｇｃのゲートが負バイアスされた状態で遮断に入ると、図７に示すように、ゲート下にホールの蓄積層が形成される。このとき、ＩＧＢＴを流れる電流はこのホール蓄積層の形成される領域へと集中するため、当該領域の電界強度が高まり、ダイナミックアバランシェを誘起して、生成したアバランシェ電流によってＩＧＢＴがラッチアップ破壊する。すなわち、ＩＧＢＴ破壊耐量が低下するという課題がある。
［改善方法］
　本実施形態では、前記したゲート下のホールの蓄積層形成に伴うＩＧＢＴの破壊耐量低下の課題を改善するための方法を提供する。
　図８は、同時オフの場合の本実施形態に係るターンオフ波形の例を示す図である。図８に示すように、本実施形態では、第１ゲート電極Ｇｓのオフ時の時定数τＧｓに対し、第２ゲート電極Ｇｃのオフ時の方が、時定数τＧｃが長くなるように、図２の第２ゲート電極Ｇｃのオフ側ゲート抵抗Ｒｇｃｏｆｆを調整する。ここでは、時定数τＧｓを第１ゲート電極Ｇｓがターンオフを開始する時刻ｔ１から、第１ゲート電極Ｇｓのゲート電圧（ＶＧｓＥ）がゲート駆動装置の正側電源電圧の１／３（＋ＶＰ／３）に達する時刻までの時間差で定義した（時定数τＧｃも同様に定義する）。なお、第１ゲート電極Ｇｓのオフ時の時定数とは、第１ゲート電極Ｇｓのオフ指令後の時定数を意味する。第２ゲート電極Ｇｃのオフ時の時定数も同様である。
　また、図８ではｔｄｏｆｆ≒０であり、ＩＧＢＴ内部の蓄積キャリア濃度が高い状態のままＩＧＢＴがターンオフする場合、つまりＩＧＢＴ遮断耐量が最も低下する場合を示している。図８に示すように、本実施形態では、ターンオフ時にスイッチング素子の消費電力が最大となる時点、すなわち、コレクタ－エミッタ間電圧ＶＣＥが電源電圧Ｖｃｃに略等しくなる時点（図８のピークパワー：ｔ２）において、第２ゲート電極の電圧ＶＧｃＥが０Ｖよりも大きく、＋ＶＰ／３よりも小さくなるように図３の第２ゲート電極Ｇｃのオフ側ゲート抵抗Ｒｇｃｏｆｆを調整する。オフ側ゲート抵抗Ｒｇｃｏｆｆを調整することで第２ゲート電極の電圧ＶＧｃＥを調整できる。
　すなわち、デュアルゲート型ＩＧＢＴ（半導体スイッチ素子）のゲート駆動回路は、独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、第１ゲート電極Ｇｓのオフ時に対し、第２ゲート電極Ｇｃのオフ時の方が、ゲート電極の電圧の時定数が長く設定されており、デュアルゲート型ＩＧＢＴのターンオフ時に最大パワーが印加する時点での第２ゲート電極Ｇｃの電圧Ｖ＊が、式（１）を満たすことを特徴とする。
　　式（１）　０≦Ｖ＊≦所定値＜＋Ｖｐ
（式中、＋Ｖｐは、前記半導体スイッチング素子のオン時のゲート駆動電圧である）
　所定値は、半導体スイッチ素子の閾値電圧Ｖｔｈである。具体的には、所定値は、＋Ｖｐ／２であることが好ましい。さらに、前記したように、所定値は、＋Ｖｐ／３であることがより好ましい。
　Ｖ＊を負バイアスにする（Ｖ＊＜０Ｖ）と、図７に示すように、ゲート下にホールの蓄積層が形成される。このとき、ＩＧＢＴを流れる電流はこのホール蓄積層の形成される領域へと集中するため、当該領域の電界強度が高まり、ダイナミックアバランシェを誘起して、生成したアバランシェ電流によってＩＧＢＴがラッチアップ破壊する。すなわち、ＩＧＢＴ破壊耐量が低下する。したがって、高破壊耐量化の観点から０≦Ｖ＊が望ましい。
　例えば、Ｖ＊を＋ＶＰ／３よりも大きくする（Ｖ＊＞＋ＶＰ／３）と、一般に多くの電圧制御型の半導体スイッチング素子（例えば、ＩＧＢＴ）において、Ｖ＊が閾値電圧（Ｖｔｈ）より大きくなるため、ターンオフ時にＩＧＢＴの電子チャネルがオフするまでの時間が長くなり、スイッチング損失（ターンオフ損失）が急増する。したがって、低損失化の観点からＶ＊≦＋ＶＰ／３がより好ましい。
　従って、ターンオフ時にスイッチング素子の消費電力が最大となる時点（最大パワーが印加する時点）にて、第２ゲート電極Ｇｃのゲート電圧が、０≦Ｖ＊≦＋ＶＰ／３にて制御されるため、図７に示すようなゲート下のホール蓄積層が形成されない。ゆえに、当該領域でのダイナミックアバランシェが起こりにくくなり、ＩＧＢＴのラッチアップ破壊を防止し、ＩＧＢＴの破壊耐量が向上する。
　図９は、同時オフの場合の比較例のターンオフ波形の例を示す図である。参考に、図９は、比較例として、時定数τＧｓ＝τＧｃとした場合である。時刻ｔ２移行にデバイスである半導体スイッチ素子が絶縁耐量を超えて破壊することがある。
　図１０は、第１実施形態に係る第２ゲート電極Ｇｃのゲート電圧の上昇機構を示す図である。図１０に示すように、ターンオフ時にコレクタ－エミッタ間電圧ＶＣＥが増加する際（ｄｖ／ｄｔが印加する際）、コレクタ－ゲート間の帰還容量Ｃｒｅｓを介した電流（Ｃｒｅｓ×ｄｖ／ｄｔ）がオフ側ゲート抵抗Ｒｇｃｏｆｆを介して流れ込む。したがって、図１０の第２ゲート電極Ｇｃのオフ側ゲート抵抗Ｒｇｃｏｆｆを増大（調整）することにより、オフ側ゲート抵抗Ｒｇｃｏｆｆでの電圧降下が増大する（制御される）結果、図８のピークパワー（ｔ２）の時点において、第２ゲート電極の電圧ＶＧｃＥが０Ｖよりも大きく、＋ＶＰ／３よりも小さくなるように調整することができる。これにより、半導体スイッチング素子３１の高破壊耐量化を実現することができる。
≪第２実施形態≫
　図１１は、第２実施形態に係るゲート駆動装置４０Ａの回路を示す図である。第１実施形態との差分は、第２ゲート電極Ｇｃのオフ時の時定数τＧｃを、第２ゲート電極Ｇｃのオフ側ゲート抵抗Ｒｇｃｏｆｆで制御する代わりに、中間電源５０（電源電圧＝Ｖ＊＊）を用いて、半導体スイッチング素子３１のターンオフの際に第２ゲート電極Ｇｃの電圧ＶＧｃＥを２段階でオフさせる点である。
　第１実施形態のゲート駆動装置４０の回路（図２参照）に対する、第２実施形態のゲート駆動装置４０Ａの回路（図１１参照）の構成上の差異は、第２ゲート電極Ｇｃのオフ側ゲート抵抗Ｒｇｃｏｆｆ）の代わりに、中間電源５０、第３ＮＭＯＳＦＥＴ５１（ゲートスイッチ）、および切替制御部５２が設けられていることである。
　第２ＮＭＯＳＦＥＴ４７のソースは中間電源５０に、ドレインはゲート駆動装置の出力部（第２ゲート電極Ｇｃ）に、ゲートは切替制御部５２の指令信号Ｑの出力に接続されている。第３ＮＭＯＳＦＥＴ５１のソースは負側電源に、ドレインはゲート駆動装置の出力部（第２ゲート電極Ｇｃ）に、ゲートは切替制御部５２の指令信号Ｒの出力にそれぞれ接続されている。切替制御部５２の入力はディレイ制御部４４の出力に接続されている。その他の接続様態および構成は、第１実施形態のゲート駆動装置４０の回路（図２参照）と同じである。
［動作説明］
　ターンオフの動作以外は第１実施形態と同じなので、ターンオフの動作説明に絞って説明する。
　図１２は、第２実施形態に係る同時オフの場合のゲート電圧指令を示す図である。図１２は、例えば、システム異常などによりすべてのゲートを緊急遮断するような状況にて、指令論理部２２からディレイ制御部４４へと送信されるのが、駆動指令信号（Ｐ）の代わりに、同時オフ指令信号（Ｐ’）である場合を示す。
　図１２に示すように、指令論理部２２からディレイ制御部４４へと送信される駆動指令信号（Ｐ´）がオフ指令となった時刻ｔ０にて、ディレイ制御部４４は切替制御部５２に指令信号（図示しない）を送信する。
　すると、切替制御部５２は、指令信号Ｑをあらかじめ規定した所定時間Δｔの間だけ送信し、以降第２ＰＭＯＳＦＥＴ４３をオフ、第２ＮＭＯＳＦＥＴ４７は所定時間Δｔの間だけオンすることで、第２ゲート電極Ｇｃの電圧ＶＧｃＥを中間電圧のＶ＊＊まで低下させる。また、切替制御部５２は、所定時間Δｔ経過後に指令信号Ｒを送信し、第２ＮＭＯＳＦＥＴ４７がオフ後に、以降第３ＮＭＯＳＦＥＴ５１をオンすることで、第２ゲート電極Ｇｃの電圧ＶＧｃＥをゲート駆動装置４０Ａの負側電源電圧（－Ｖｍ）まで低下させる。
　ディレイ制御部４４は、同時オフ指令信号（Ｐ’）を受信後、ディレイなし（ｔｄｏｆｆ＝０）で指令信号Ｓを送信し、以降第１ＰＭＯＳＦＥＴ４２をオフ、第１ＮＭＯＳＦＥＴ４６をオンすることで第１ゲート電極Ｇｓをオフして、半導体スイッチング素子をターンオフする。
　このとき、第１ゲート電極Ｇｓと第２ゲート電極Ｇｃは略同時にオフされるため、図８に示したターンオフ波形となる。したがって、第１実施形態での動作同様、ターンオフ時にスイッチング素子の消費電力が最大となる時点、すなわち、コレクタ－エミッタ間電圧ＶＣＥが電源電圧Ｖｃｃに略等しくなる時点（図８のピークパワー：ｔ２）において、第２ゲート電極Ｇｃの電圧ＶＧｃＥが０Ｖよりも大きく、＋ＶＰ／３よりも小さくなるように制御することができる。
　従って、ターンオフ時にスイッチング素子の消費電力が最大となる時点にて、第２ゲート電極Ｇｃのゲート電圧が、０≦Ｖ＊≦＋ＶＰ／３にて制御されるため、図７に示すようなゲート下のホール蓄積層が形成されない。ゆえに、当該領域でのダイナミックアバランシェが起こりにくくなり、ＩＧＢＴのラッチアップ破壊を防止し、ＩＧＢＴの破壊耐量が向上する。
　図１３は、第２実施形態に係る通常オフの場合のゲート電圧指令を示す図である。切替制御部５２の動作は、図１２と同様である。ディレイ制御部４４は、指令論理部２２からディレイ制御部４４へと送信される駆動指令信号Ｐを受信後、ｔｄｏｆｆのディレイの経過後に指令信号Ｓを送信し、以降第１ＰＭＯＳＦＥＴ４２をオフ、第１ＮＭＯＳＦＥＴ４６をオンすることで第１ゲート電極Ｇｓをオフして、半導体スイッチング素子をターンオフする。これにより、第１実施形態での動作同様、第２ゲート電極Ｇｃの電圧ＶＧｃＥが０Ｖ以上、＋ＶＰ／３以下になるように制御することができる。
［半導体スイッチング素子の変形例］
　図１４は、半導体スイッチング素子の例（変形例１）を示す図である。図１４の半導体スイッチング素子は、コレクタ側からのホールの注入効率が高いチップである第１チップＨｃと、コレクタ側からのホールの注入効率が低いチップである第２チップＨｓがコレクタ電極ＣＥ同士およびエミッタ電極ＥＥ同士が並列接続されて構成される。
　第１チップＨｃのゲートには第２ゲート電極Ｇｃが、第２チップＨｓのゲートには第１ゲート電極Ｇｓおよび第２ゲート電極Ｇｃの両方が接続される。
　高伝導で導通損失が小さい第１チップＨｃと、高速でスイッチング損失が小さい第２チップＨｓとを空間的に分けて構成とすることにより、本実施形態のゲート駆動装置４０による第２ゲート電極Ｇｃのオフと第１ゲート電極Ｇｓのオフの間にディレイ（ｔｄｏｆｆ）を設けた駆動と組み合わせると、半導体スイッチング素子で発生する損失の低減効果がさらに高くなる利点がある。
　図１５は、半導体スイッチング素子の例（変形例２）を示す図である。図１５の半導体スイッチング素子は、ゲートに挟まれたｐベース層の下部にｎドリフト層よりも不純物濃度の高いｎ型半導体（ＤＨＢ）が、ゲートと接することなく（図１５のΔに相当）、設けられている。
　ｎドリフト層よりも不純物濃度のＤＨＢが設けられていることで、ｐベース層とＤＨＢとの接合部分の電界強度が高くなり、この場所にてターンオフ時にダイナミックアバランシェが発生する。
　ＤＨＢがゲートと接することなく、ゲートから距離Δ相当離れて設けられているため、ダイナミックアバランシェが発生する領域もゲートから離れる。したがって、本実施形態の駆動方式と組み合わせると、ゲート近傍でのダイナミックアバランシェをさらに抑制でき、生成したアバランシェ電流によってＩＧＢＴがラッチアップ破壊するのを防止する。すなわち、ＩＧＢＴ破壊耐量がさらに向上する利点がある。
［ディレイ（ｔｄｏｆｆ）］
　前記の（第１実施形態）オフ側ゲート抵抗Ｒｇｃｏｆｆによってオフ時定数を長くする制御、または、（第２実施形態）２段階オフの制御は、第１ゲート電極Ｇｓと第２ゲート電極Ｇｃが同時にオフとなる場合（例えば、指令論理部２２からディレイ制御部４４へと同時オフ指令信号（Ｐ’）が送信され、ディレイなしｔｄｏｆｆ＝０でターンオフする場合）に限って実施してもよい。
［インバータの構成例］
　半導体スイッチング素子は電圧駆動型であればＩＧＢＴに限定されない。半導体材料もＳｉ、ＳｉＣ、ＧａＮ、酸化ガリウムなど変わっても適用できる。ハイブリッド自動車や電気自動車、鉄道用途の電力変換装置に限らず、電力変換装置全般に使用できる。
　以上説明した本実施形態の半導体スイッチング素子のゲート駆動回路、電動機制御システムおよび半導体装置は、次の特徴を有する。
（１）独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、第１ゲート電極Ｇｓのオフ時に対し、第２ゲート電極Ｇｃのオフ時の方が、ゲート電極の電圧の時定数が長く設定されており、半導体スイッチング素子のターンオフ時に最大パワーが印加する時点での第２ゲート電極の電圧Ｖ＊が、式（１）を満たすことを特徴とする。
　　式（１）　０≦Ｖ＊≦所定値＜＋Ｖｐ
（式中、＋Ｖｐは、半導体スイッチング素子のオン時のゲート駆動電圧である）
　これによれば、半導体スイッチング素子の高破壊耐量化を実現することができる。
（２）（１）の半導体スイッチング素子のゲート駆動回路において、半導体スイッチング素子のターンオフ時に最大パワーが印加する時点は、ターンオフ時に半導体スイッチング素子のコレクタ－エミッタ間電圧（ＶＣＥ）が、電源電圧（例えば、Ｖｃｃ）に略等しくなる時点である。
（３）（１）の半導体スイッチング素子のゲート駆動回路において、ゲート駆動回路は、第２ゲート電極Ｇｃのオフ時の時定数を制御するオフ側ゲート抵抗Ｒｇｃｏｆｆを有し、オフ側ゲート抵抗Ｒｇｃｏｆｆを調整することにより、ゲート抵抗での電圧降下が制御される。オフ側ゲート抵抗Ｒｇｃｏｆｆは、可変抵抗器で手動で調整してもよいし、例えば、指令論理部２２からの指令で可変抵抗器を調整してもよい。
（４）独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、第１ゲート電極Ｇｓのオフ時に、第１ゲート電極の電圧を負側電源電圧（例えば、－Ｖｍ）に下がるように指令され、第２ゲート電極Ｇｃのオフ時に、第２ゲート電極Ｇｃの電圧を２段階で負側電源電圧（例えば、－Ｖｍ）に下がるように指令される。
（５）（４）の半導体スイッチング素子のゲート駆動回路において、ゲート駆動回路は、第１電圧の電源（例えば、中間電圧５０）、ゲートスイッチ（例えば、第３ＮＭＯＳＦＥＴ５１）、および切替制御部５２を有し、切替制御部５２は、まず第２ゲート電極の電圧（ＶＧｃＥ）を第１電圧（（例えば、電源電圧＝Ｖ＊＊）まで低下させた後、所定時間（Δｔ）の経過後に、第２ゲート電極の電圧をゲート駆動回路の負側電源電圧（例えば、－Ｖｍ）まで低下させる。
（６）（１）乃至（５）のいずれかの半導体スイッチング素子のゲート駆動回路において、半導体スイッチング素子は、コレクタ側からのホールの注入効率が高いチップである第１チップＨｃと、コレクタ側からのホールの注入効率が低いチップである第２チップＨｓとが、コレクタ電極同士およびエミッタ電極同士が並列接続されて構成されてもよい。
（７）（６）の半導体スイッチング素子のゲート駆動回路において、第１チップＨｃのゲートには第２ゲート電極Ｇｃが、第２チップＨｓのゲートには第１ゲート電極Ｇｓおよび第２ゲート電極Ｇｃの両方が接続される。
（８）（６）の半導体スイッチング素子のゲート駆動回路において、半導体スイッチング素子３１は、ゲートに挟まれたｐベース層の下部にｎドリフト層よりも不純物濃度の高いｎ型半導体（ＤＨＢ）が、ゲートと接することなく設けられている。
（９）（１）又は（４）の半導体スイッチング素子のゲート駆動回路において、第１ゲート電極Ｇｓと第２ゲート電極Ｇｃとが同時にオフ信号を受けた場合に制御するとよい。
（１０）（１）の半導体スイッチング素子のゲート駆動回路において、所定値は、半導体スイッチング素子の閾値電圧Ｖｔｈである。
（１１）（１）の半導体スイッチング素子のゲート駆動回路において、所定値は、＋Ｖｐ／３である。
（１２）電動機制御システム１００は、インバータ回路２０における各アームの半導体スイッチング素子３１およびゲート駆動装置４０を備え、ゲート駆動装置４０は、（１）乃至（５）のいずれかの半導体スイッチング素子のゲート駆動回路であり、直流電源よりインバータ回路２０に供給された直流電力を基に、インバータ回路２０は、交流電流を出力して電動機７０を駆動する。
（１３）電動機制御システム１００は、インバータ回路２０における各アームの半導体スイッチング素子３１およびゲート駆動装置４０を備え、ゲート駆動装置４０は、（６）の半導体スイッチング素子のゲート駆動回路であり、直流電源よりインバータ回路２０に供給された直流電力を基に、インバータ回路２０は、交流電流を出力して電動機７０を駆動する。
（１４）半導体装置は、独立した２つのゲート電極で駆動制御する半導体スイッチング素子３１と、（１）乃至（５）のいずれかの半導体スイッチング素子のゲート駆動回路と、を有する。
（１５）半導体装置は、独立した２つのゲート電極で駆動制御する半導体スイッチング素子３１と、（６）の半導体スイッチング素子のゲート駆動回路と、を有する。
　１０　　直流電源
　２０　　インバータ回路
　２１　　平滑コンデンサ
　２２　　指令論理部
　２３　　正極接続線
　２４　　負極接続線
　３０　　インバータユニット
　３１　　半導体スイッチング素子
　３２　　還流ダイオード
　３３　　接続点
　４０，４０Ａ　　ゲート駆動装置（ゲート駆動回路）
　４１　　正側電源
　４２　　第１ＰＭＯＳＦＥＴ
　４３　　第２ＰＭＯＳＦＥＴ
　４４　　ディレイ制御部
　４５　　負側電源
　４６　　第１ＮＭＯＳＦＥＴ
　４７　　第２ＮＭＯＳＦＥＴ
　５０　　中間電源（第１電圧の電源）
　５１　　第３ＮＭＯＳＦＥＴ（ゲートスイッチ）
　５２　　切替制御部
　７０　　電動機
　１００　　電動機制御システム
　Ｇｓ　　第１ゲート電極
　Ｇｃ　　第２ゲート電極
　Ｈｃ　　第１チップ
　Ｈｓ　　第２チップ
　Ｒｇｃｏｎ，Ｒｇｓｏｎ　　オン側ゲート抵抗
　Ｒｇｃｏｆｆ，Ｒｇｓｏｆｆ　　オフ側ゲート抵抗（ゲート抵抗）
　Ｖｔｈ　　閾値電圧
　ＶＣＥ　　コレクタ－エミッタ間電圧
　Ｖｃｃ　　電源電圧
　τＧｓ，τＧｃ　　時定数

Claims (15)

  1. 　独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、
    　第１ゲート電極のオフ時に対し、第２ゲート電極のオフ時の方が、ゲート電極の電圧の時定数が長く設定されており、
    　前記半導体スイッチング素子のターンオフ時に最大パワーが印加する時点での前記第２ゲート電極の電圧Ｖ＊が、式（１）を満たす
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
    　　式（１）　０≦Ｖ＊≦所定値＜＋Ｖｐ
    （式中、＋Ｖｐは、前記半導体スイッチング素子のオン時のゲート駆動電圧である）
  2. 　請求項１に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記半導体スイッチング素子のターンオフ時に最大パワーが印加する時点は、ターンオフ時に半導体スイッチング素子のコレクタ－エミッタ間電圧が、電源電圧に略等しくなる時点である
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  3. 　請求項１に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記ゲート駆動回路は、前記第２ゲート電極のオフ時の時定数を制御するゲート抵抗を有し、前記ゲート抵抗を調整することにより、前記ゲート抵抗での電圧降下が制御される
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  4. 　独立した２つのゲート電極で駆動制御する半導体スイッチング素子のゲート駆動回路において、
    　第１ゲート電極のオフ時に、第１ゲート電極の電圧を負側電源電圧に下がるように指令され、
    　第２ゲート電極のオフ時に、第２ゲート電極の電圧を２段階で前記負側電源電圧に下がるように指令される
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  5. 　請求項４に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記ゲート駆動回路は、第１電圧の電源、ゲートスイッチ、および切替制御部を有し、
    　前記切替制御部は、まず前記第２ゲート電極の電圧を前記第１電圧まで低下させた後、所定時間の経過後に、前記第２ゲート電極の電圧を前記ゲート駆動回路の前記負側電源電圧まで低下させる
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  6. 　請求項１乃至５のいずれか１項に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記半導体スイッチング素子は、コレクタ側からのホールの注入効率が高いチップである第１チップと、コレクタ側からのホールの注入効率が低いチップである第２チップとが、コレクタ電極同士およびエミッタ電極同士が並列接続されて構成されることを特徴とする半導体スイッチング素子のゲート駆動回路。
  7. 　請求項６に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記第１チップのゲートには前記第２ゲート電極が、第２チップのゲートには前記第１ゲート電極および前記第２ゲート電極の両方が接続される
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  8. 　請求項６に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記半導体スイッチング素子は、ゲートに挟まれたｐベース層の下部にｎドリフト層よりも不純物濃度の高いｎ型半導体が、ゲートと接することなく設けられている
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  9. 　請求項１又は請求項４に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記第１ゲート電極と前記第２ゲート電極とが同時にオフ信号を受けた場合に制御する
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  10. 　請求項１に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記所定値は、前記半導体スイッチング素子の閾値電圧である
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  11. 　請求項１に記載の半導体スイッチング素子のゲート駆動回路であって、
    　前記所定値は、＋Ｖｐ／３である
    　ことを特徴とする半導体スイッチング素子のゲート駆動回路。
  12. 　インバータ回路における各アームの半導体スイッチング素子およびゲート駆動装置を備え、
    　前記ゲート駆動装置は、請求項１乃至５のいずれか１項に記載された半導体スイッチング素子のゲート駆動回路であり、
    　直流電源より前記インバータ回路に供給された直流電力を基に、前記インバータ回路は、交流電流を出力して電動機を駆動する電動機制御システム。
  13. 　インバータ回路における各アームの半導体スイッチング素子およびゲート駆動装置を備え、
    　前記ゲート駆動装置は、請求項６に記載された半導体スイッチング素子のゲート駆動回路であり、
    　直流電源より前記インバータ回路に供給された直流電力を基に、前記インバータ回路は、交流電流を出力して電動機を駆動する電動機制御システム。
  14. 　独立した２つのゲート電極で駆動制御する半導体スイッチング素子と、
    　請求項１乃至５のいずれか１項に記載された半導体スイッチング素子のゲート駆動回路と、を有する半導体装置。
  15. 　独立した２つのゲート電極で駆動制御する半導体スイッチング素子と、
    　請求項６に記載された半導体スイッチング素子のゲート駆動回路と、を有する半導体装置。
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