JP5284077B2

JP5284077B2 - 半導体装置ならびにそれを用いた電力変換装置

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Publication number: JP5284077B2
Application number: JP2008332412A
Authority: JP
Inventors: 順一坂野; 賢志原; 真司白川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2013-09-11
Anticipated expiration: 2028-12-26
Also published as: US20100165681A1; CN101771405A; JP2010153704A

Description

本発明は、電力用半導体を駆動する半導体装置ならびにそれを用いた電力変換装置に関するものである。

パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に代表される絶縁ゲート型の電力用半導体スイッチング素子は、そのゲートとソースもしくはエミッタ間に印加される電圧によりオン、オフを制御される。このオン、オフを制御する駆動回路は、たとえば特許文献１に開示されている。特許文献１には、モーターの電流を制御する主スイッチである６つのＭＯＳＦＥＴを駆動する駆動回路の出力段スイッチが、ＭＯＳＦＥＴで構成されている。電力を制御する主スイッチの一つであるＭＯＳＦＥＴ：Ｑ１のゲートーソース間の電圧ＶＧＳは、Ｔ２，Ｔ３の端子を経由し、Ｑ１のゲートに抵抗を介して接続されたｐ型ＭＯＳＦＥＴ：Ｍ１，Ｍ５ならびにｎ型のＭＯＳＦＥＴ：Ｍ２，Ｍ３，Ｍ４より制御される。前記ｐ型のＭＯＳＦＥＴがオン、ｎ型のＭＯＳＦＥＴのオフにより、Ｑ１はオンし主電流を流し、前記ｐ型のＭＯＳＦＥＴがオフ、ｎ型のＭＯＳＦＥＴのオンによりＱ１はオフし主電流を遮断する。この際、主スイッチ素子のオン、オフのスイッチングの速度は、前記ｐ型及び、ｎ型のＭＯＳＦＥＴの電流により主スイッチ素子のゲート−エミッタ間の容量が充放電されることによるＶＧＳの変化の速度に依存する。前記ｐ型及びｎ型のＭＯＳＦＥＴの素子のサイズは、必要な主スイッチのスイッチング時間内にＶＧＳが変化できる電流を流せるように決定される。

特開２００６−３５３０９３号公報

このような場合、主スイッチ素子の電流容量が増加するにつれ、主スイッチ素子のゲート容量も増加するため、駆動回路の出力段の素子であるＭＯＳＦＥＴの電流も増大しその素子面積が増大する。このため駆動回路の集積化が困難となり、駆動回路の出力段の素子を個別素子で構成する必要がある。これは部品点数が増加してしまうだけでなく、駆動回路の面積も増大するため、駆動回路ならびに主スイッチから構成される電力変換装置も大型化してしまうという問題があった。

本発明は、駆動回路の出力段の素子の電流駆動能力を高め小型化することで、駆動回路を集積化した、より小型で高性能な駆動回路と、さらにこれを用いることでより小型で高性能な電力変換装置を提供することを目的とする。

本発明はその一面において、絶縁ゲート型の主半導体スイッチング素子のオン、オフを制御する駆動回路において、前記主半導体スイッチング素子のゲート電圧を制御する回路の出力段に、絶縁ゲート型のバイポーラ半導体素子を用いたことを特徴とする。

本発明の望ましい実施態様においては、前記出力段の絶縁ゲート型のバイポーラ半導体素子に、絶縁ゲートバイポーラトランジスタを用いる。

本発明の望ましい実施態様においては、前記絶縁ゲートバイポーラトランジスタの１つのコレクタに対し、複数のチャネルを設ける。

本発明の望ましい実施態様においては、前記出力段の絶縁ゲートバイポーラトランジスタならびにその制御回路を誘電体分離型の半導体に集積する。

本発明の望ましい具体的実施形態においては、前記半導体装置の前記絶縁ゲートバイポーラトランジスタにおいて、第一導電型コレクタ層を囲むように形成された第二導電型のバッファー層内に第二導電型層を設け、この第二導電型層と第一導電型コレクタ層とを、コレクタ金属電極で接続している。

本発明の望ましい具体的実施形態においては、前記の半導体装置により構成されるゲート駆動回路と、これらによりゲートを駆動され、電力を制御する主スイッチング素子を用いた電力変換装置を構成する。

本発明の望ましい実施態様によれば、駆動回路の出力段の素子の電流駆動能力を高め小型化することで、駆動回路を集積化したより小型で高性能な駆動回路を提供できる。

また、この駆動回路を用いることでより、小型で高性能な電力変換装置を提供可能である。

本発明のその他の目的と特徴は、以下に述べる実施態様の中で明らかにする。

以下、本発明の実施の形態を添付の図面に基づいて詳細に説明する。

図１は本発明の半導体装置とそれを用いた電力変換装置の回路の実施の形態を示し、図２，図３は本発明の半導体装置の異なる実施形態の構造を断面図で示すもので、誘電体であるＳｉＯ２（二酸化ケイ素）で素子分離されたＳｉ基板上に集積化した例である。

図１において、負荷１４を経由して電源ＶＢ（１５）に接続された主スイッチング素子であるパワーＭＯＳＦＥＴＱ１１は、ゲート抵抗Ｒ１２を経由して駆動回路１１により制御され電力を変換する。このとき駆動回路１１の出力段１２は、Ｐ型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）Ｑ１２とＮ型ＩＧＢＴ１３と、これらとそれぞれ逆並列に接続されたダイオードＤ１１、Ｄ１２で構成されている。Ｑ１２はＭＯＳＦＥＴのＱ１４とＱ１６により、ゲートＧ１２が駆動され、一方、Ｑ１３はＭＯＳＦＥＴのＱ１５とＱ１７により、ゲートＧ１３が駆動される。これらは、出力段制御回路１６の指令により、ゲート電源ＶＤ（１３）からの電流を主スイッチＱ１１のゲートーソース間容量Ｃｇｓ（１７）へ流し充電する、もしくは容量Ｃｇｓ（１７）からの電荷を放電させる。ここで、Ｑ１３のゲートＧ１３とＱ１５の間には抵抗Ｒ１１が設けられている。

ここで、出力段のＱ１２、Ｑ１３は、図２に示すように誘電体であるＳｉＯ２で素子分離されたＳｉ基板上に集積化されている。これらのＱ１２、Ｑ１３のコレクターエミッタ間の耐圧は、ゲート電源ＶＤの電源電圧たとえば２０〜３０Ｖに対し、マージンを取って２倍以下の４０Ｖから６０Ｖ以下程度に設定される。また、主回路電源ＶＢの電圧は、１０Ｖ程度から数ＫＶ程度が想定される。

ここで、図２において、２０１はバックゲート給電ｐ＋層、２０２はｐ型チャネル層、２０３，２１５はｎ型及びｐ型の活性Ｓｉ層、２０４は素子分離用の埋め込み酸化膜、２０５は誘電体分離基板にのＳｉ支持基板である。また、２０６はエミッタｎ＋層、２０７，２１２はゲート酸化膜、２０８はコレクタｐ＋層、２０９はｎ型バッファー層、２１０はｐ型バッファー層、２１１はコレクタｎ＋層、２１３はバックゲート給電ｎ＋層、２１４はｎ型チャネル層である。

図３において、図２と同一符号は同一部を示し、そのほか、２２０はエミッタｎ＋層、２２１はゲート酸化膜、２２２は制御回路の集積される領域である。

図４は、図２および図３に示した本発明の実施例による半導体装置におけるゲートオン時の電圧−電流特性図である。図において、３０１はＭＯＳＦＥＴの特性、３０２はシングルチャネルＩＧＢＴの特性、３０３はマルチチャネルＩＧＢＴの特性である。

図２および図３に示すように、出力段の横型のｎ型ＩＧＢＴと、ｐ型の横型ＩＧＢＴを集積化した半導体装置においては、ＩＧＢＴはＭＯＳＦＥＴのドレインに、たとえば図２のｐ＋層２０８を加えて、ｐ＋層２０８とｎ層２０９によるｐｎダイオードが存在する構成である。このため、図４の電流−電圧特性に示すように、１Ｖ近くの立ち上がり電圧が発生する。このため、バイポーラ動作による導電率変調効果が顕著になる数１００Ｖを超える電源電圧の用途で広く使用されている。しかし、低電圧領域の用途では、立ち上がり電圧がなく抵抗が低いＭＯＳＦＥＴが広く使用されている。

発明者らの検討の結果、ＩＧＢＴは立ち上がり電圧が存在するものの、耐圧が５Ｖから４０Ｖ程度でも容量負荷となる絶縁ゲート型電力半導体のゲート制御用集積回路の出力段として有効なことが判った。その詳細を以下に示す。

ＩＧＢＴでは、ゲートで制御される多数キャリア電流に加えバイポーラ動作による少数キャリア注入による電流が追加される。このため、図４の特性３０１と３０２を比較すれば明らかなように、ゲートで制限される多数キャリア電流のみのＭＯＳＦＥＴに比べ飽和領域では電流を２倍以上駆動することが可能である。また、ＭＯＳＦＥＴとの構造の差はたとえば、図２のｐ＋層２０８をｎ＋層に置き換えるものであるため、ＩＧＢＴとすることによるサイズの増加は小さい。

主スイッチング素子のゲート容量であるＣｇｓ（１７）、Ｃｇｄ（１８）を充放電する動作はこの飽和領域の電流が主となるため、このように高い飽和電流が得られる特性を用いることで出力段素子の小型化が可能となる。また、先に述べたように、立ち上がり電圧の存在により低電圧の領域で高抵抗を示す。この立ち上がり電圧が、主スイッチング素子の電流が導通し始めるゲートしきい電圧に比べ大きいとノイズ等で誤作動する懸念がある。しかし、主スイッチング素子のしきい電圧が３Ｖ以上ある場合が多いのに対し、立ち上がり電圧は１Ｖ程度であるため十分対応が可能である。さらに、容量負荷を駆動するための損失Ｅは、容量をＣ，電源電圧をＶｄ，周波数をｆとするとＥ＝Ｃ×Ｖｄ＾２×ｆで与えられ、出力段素子の立ち上がり電圧には直接依存しない。このため、駆動回路の損失の増加も生じない。

また、ＩＧＢＴは少数キャリアの蓄積動作があるためＭＯＳＦＥＴに比べスイッチング動作が遅くなるが、素子構造を最適化すれば容量負荷駆動で数１０ＭＨｚ程度までは動作可能である。これは、一般的な１００ＫＨｚ程度までの電力変換装置の主スイッチのゲート駆動回路の出力段素子として十分な動作速度である。

さらに、ＩＧＢＴは少数キャリアによる高水準注入効果があるため、多数キャリア電流が増大した場合に問題となる電界強度の上昇が生じにくく、その結果生じるダイナミックなアバランシェ降伏もよりＭＯＳＦＥＴより高い電流で生じることが判った。このためさらに、ゲート酸化膜２０７、２１２を薄膜化して駆動能力を向上する、チャネル層である２０２、２１４を浅い接合にする等によりゲート駆動能力を高めることで、高電流駆動能力化が可能である。

図３に示した実施例は、さらに、ＩＧＢＴのゲートＧ１３をエミッタＥ１３の両側に設け、単一のコレクタＣ１３に対し、２つのチャネルを設けたマルチチャネルのＩＧＢＴとし、ゲート駆動能力を高めたものである。この場合、図４の特性３０３に示すように、単一のチャネルのＩＧＢＴの特性３０２の、さらに２倍の飽和電流が得られる。マルチチャネル数を増やせばさらに駆動能力最適化が可能である。

また、出力段の素子に別の絶縁ゲート型バイポーラ素子である、絶縁ゲート型サイリスタを用いても、ＩＧＢＴを出力段に用いるのと同様の効果が期待できる。

このように、本発明により、出力段素子の電流駆動能力の向上が可能であり、従来個別素子を用いる必要があった出力段回路も、集積化が容易になる。

本発明により、集積化される出力段の電流駆動能力が大幅に高くなった場合、Ｑ１２とＱ１３の素子のオン期間に重なりが生じると、制御用電源ＶＤから大きな貫通電流が流れ集積回路の発熱などが懸念される。このため、Ｑ１２とＱ１３のそれぞれのオン期間の間に双方がオフしている非ラップ期間を設けることが望ましい。図１の実施例の回路では抵抗Ｒ１１を設け、Ｑ１３のゲート電圧の上昇を遅くし、Ｑ１３のターンオンのみ遅延させることで非ラップ期間を設けている。また、図１の実施例では、出力段の一対のＩＧＢＴであるＱ１２、Ｑ１３には、それぞれ逆並列にダイオードＤ１１、Ｄ１２を接続し、ゲート電圧をクランプしている。ＩＧＢＴであるＱ１２、Ｑ１３は通常は逆方向に導通しない。このため、逆並列にダイオードＤ１１、Ｄ１２を接続し、容量Ｃｇｄ（１８）等を介してゲート電圧がＶＤ以上になるもしくはソース電位以下になる場合にゲート電圧をクランプし、Ｑ１１のゲート絶縁破壊を防ぐ構成としているのである。

図５は、本発明のさらに他の実施形態による半導体装置の半導体断面構造図である。本実施例は、図２のｎ型ＩＧＢＴの構造のみを示し、ｐ型ＩＧＢＴであるＱ１２は省略している。図において、４０１はバックゲート給電ｐ＋層、４０２はｐ型チャネル層、４０３はｎ型の活性Ｓｉ層、４０４は素子分離用の埋め込み酸化膜、４０５は誘電体分離基板のＳｉ支持基板である。また、４０６はエミッタｎ＋層、４０７はゲート酸化膜、４０８はコレクタｐ＋層、４０９はｎ型バッファー層、４１０はバッファー層給電用ｎ＋型、４１１はエミッタ電極、４１３はコレクタ電極、４１４はゲート電極である。

この実施例においては、ｎ型ＩＧＢＴのｎバッファー層４０９内にｎ＋層４１０を設け、ｎ＋層４１０とコレクタｐ＋層４０８とを、コレクタ金属電極４１３で接続している。このとき、同一素子内でＩＧＢＴとＭＯＳＦＥＴが並列に接続された構成となるため、ＭＯＳＦＥＴの内蔵ダイオードの働きで図１の実施例のダイオードＤ１１、Ｄ１２がＩＧＢＴに内蔵される構成となる。また、立ち上がり電圧も無くなるため、より低いゲートしきい電圧の主スイッチング素子を駆動可能となる。なお、図５の紙面奥行き方向すべてにおいて図の断面の構造とした場合、コレクタのｐ＋層４０８、ｎバッファー層４０９のｐｎ接合が順バイアスされにくくなるため、ＩＧＢＴ動作が大幅に減少し、当初のねらいである駆動能力の向上が得られにくくなる。このため、紙面奥行き方向において、ｎバッファー層４０９内に断続的にｎ＋層４１０を設ける必要がある。またこの場合、図では紙面横方向に、ｐ＋層４０８とｎ＋層４１０とを配置しているが、素子の横幅を削減するためには、ｎ＋層４１０はコレクタのｐ＋層４０８と紙面奥行き方向で交互に設けることが望ましい。

なお、本実施例の場合、ＩＧＢＴ内にＭＯＳＦＥＴが内蔵されるが、ＩＧＢＴの高い電流駆動能力を低減する方向となる。このため、これを避けることが可能な他の実施例として、ＩＧＢＴに内蔵せずに誘電体で分離された別のＳｉ活性領域に同一導電型の小型のＭＯＳＦＥＴを設けても良い。そして、ＩＧＢＴのコレクタとＭＯＳＦＥＴのドレイン、ＩＧＢＴのエミッタとＭＯＳＦＥＴのソース、並びにＩＧＢＴのゲートとＭＯＳＦＥＴのゲートをそれぞれ接続するのである。これにより、立ち上がり電圧がなくなるため、より低いゲートしきい電圧の主スイッチング素子を駆動可能となる。

図６は、本発明の他の実施形態による半導体装置の回路図である。本実施例は、図１の実施例で用いた出力段のｐ型ＩＧＢＴ（Ｑ１２）をｎ型ＩＧＢＴ（Ｑ５２）で置き換えたもので、さらに、Ｑ５２、Ｑ５３のゲート耐圧を、ゲート電源ＶＤの電圧より低くした場合の例である。この例では、出力段のＱ５３のゲート用電源ＶＣ（５７）の電圧は、主スイッチング素子のゲート電源ＶＤよりも低い。具体的には、ＶＤ＝１５Ｖ程度に対し、ＶＣ＝５Ｖ程度を想定している。ｎ型ＩＧＢＴがｐ型に比べ多数キャリアの移動度が高く、２倍程度の高電流駆動能力化が可能である。さらに、通常はｎ型ＩＧＢＴを駆動する場合、ゲートを駆動するためにゲート電源ＶＤより高い電圧の電源を設けて駆動する必要があるが、本実施例ではそのような追加の電源なしに動作が可能である。すなわち、Ｑ５８がオンし、Ｑ５４がオンすることで、ｎ型ＩＧＢＴ（Ｑ５２）はゲート電圧が上昇しオンする。これにより、Ｑ５２のエミッタ電圧が上昇しＶＤまで到達する。このとき、Ｑ５２のゲート電圧がＶＤを超えても、ダイオードＤ５３が逆阻止方向となり、Ｑ５４の内蔵ダイオードを経由したＱ５２のゲート電荷のゲート電源ＶＤへの放電が阻止されるため、Ｑ５２のゲート−エミッタ間電圧は保持できる。このため、Ｑ５２を駆動するための追加の電源が不要となり、より小型で集積化が容易な駆動回路を実現できる。すなわち、出力段の回路が、主半導体スイッチング素子Ｑ５１のゲートＧに電流を注入し充電する第一のｎ型の導電型の絶縁ゲートバイポーラトランジスタＱ５２と、主半導体スイッチング素子のゲートから電流を引き抜き放電する第二のｎ型の導電型の絶縁ゲートバイポーラトランジスタＱ５３とを備え、前記第一のｎ型の導電型の絶縁ゲートバイポーラトランジスタＱ５２のゲート電位が、前記主スイッチング素子のゲート電源ＶＤの電圧を超えた際に、前記第一のｎ型の導電型の絶縁ゲートバイポーラトランジスタＱ５２のゲートから前記主スイッチング素子のゲート電源ＶＤへの電流の放電を阻止する回路手段Ｄ５３を設けている。

さらに、本実施例では、Ｑ５２、Ｑ５３のゲートに印加される電圧が低いため、絶縁膜を薄膜化することによる高駆動能力化と、素子の小型化が可能である。ここで、ツェナーダイオードＤ５５は、Ｑ５２のゲート−エミッタ間に過大な電圧が印加されることを防ぐ目的で設けている。

図７は、本発明の一実施形態による半導体装置を用いた電力変換装置の回路図であり、モーター駆動用の３相インバータを構成した例である。図において、６０は負荷となる３相モーター、６１，６３，６５は、それぞれ順にＵ，Ｖ，Ｗ相上アームのパワーＭＯＳＦＥＴ：Ｑ６１，Ｑ６３，Ｑ６５である。また、６２，６４，６６は、それぞれ順にＵ，Ｖ，Ｗ相下アームのパワーＭＯＳＦＥＴ：Ｑ６２，Ｑ６４，Ｑ６６である。６７は、電源用コンデンサＣ、６８は駆動回路基板、６９は制御用入出力信号、７８は本発明の駆動回路により構成された１チップに集積化された３相インバータ駆動用集積回路である。３相インバータ駆動用集積回路７８において、７０はその制御回路部、７１，７３，７５はＵ，Ｖ，Ｗ相上アームの駆動回路部、７２，７４，７６はＵ，Ｖ，Ｗ相下アームの駆動回路部であり、それぞれが駆動するパワーＭＯＳＦＥＴと配線で接続されている。７７はパワーモジュール、７９は双方向レベル変換回路、８０は電源ＶＢである。各相の駆動回路部の出力段は、本発明により高駆動電流化が可能であるため小型であり、駆動対象であるパワーＭＯＳＦＥＴの容量が増大しても、１チップへの駆動回路の集積化が容易である。また、出力段が小さいため、他の周辺回路を集積化することも容易となる。このため、駆動回路基板の小型化や、さらには、駆動回路基板のパワーモジュール内への実装等が可能になり、電力変換装置の小型、高性能化が可能となる。

以上の本発明の実施形態によれば、駆動回路の出力段の素子の電流駆動能力を高め小型化することで、駆動回路を集積化したより小型で高性能な駆動回路を提供でき、さらにこの駆動回路を用いることで、より小型で高性能な電力変換装置を提供することができる。

本発明の一実施形態による半導体装置の回路図である。本発明の一実施形態による半導体装置の半導体断面構造図である。本発明の他の実施形態による半導体装置の半導体断面構造図である。本発明に採用できるＩＧＢＴとＭＯＳＦＥＴの電流−電圧特性図である。本発明のさらに他の実施形態による半導体装置の半導体断面構造図である。本発明の他の実施形態による半導体装置の回路図である。本発明の一実施形態による半導体装置を用いた電力変換装置の回路図である。

符号の説明

１１，５１…駆動回路、１２，５２…出力段回路、１３，１５，５３，５５，５７，８０…電源、１４，５４…負荷、１６，５６…出力段制御回路、１７，１８…主スイッチング素子の寄生容量、５７…電源、５８…インバータ論理回路、６０…モーター、６７…電源用コンデンサ、６８…駆動回路基板、６９…制御用入出力信号、７０〜７６…各アームの駆動回路部、７７…パワーモジュール、７８…３相インバータ駆動用集積回路、２０１…バックゲート給電ｐ＋層、２０２…ｐ型チャネル層、２０３，２１５…ｎ型及びｐ型の活性Ｓｉ層、２０４…素子分離用の埋め込み酸化膜、２０５…誘電体分離基板にのＳｉ支持基板、２０６，２２０…エミッタｎ＋層、２０７，２１２，２２１…ゲート酸化膜、２０８…コレクタｐ＋層、２０９…ｎ型バッファー層、２１０…ｐ型バッファー層、２１１…コレクタｎ＋層、２１３…バックゲート給電ｎ＋層、２１４…ｎ型チャネル層、２２２…制御回路の集積される領域、４０１…バックゲート給電ｐ＋層、４０２…ｐ型チャネル層、４０３…ｎ型の活性Ｓｉ層、４０４…素子分離用の埋め込み酸化膜、４０５…誘電体分離基板のＳｉ支持基板、４０６，２２０…エミッタｎ＋層、４０７…ゲート酸化膜、４０８…コレクタｐ＋層、４０９…ｎ型バッファー層、４１０…バッファー層給電用ｎ＋型、４１１…エミッタ電極、４１３…コレクタ電極、４１４…ゲート電極。

Claims

絶縁ゲート型の主半導体スイッチング素子のオン、オフを制御する駆動回路において、前記主半導体スイッチング素子のゲート電圧を制御する回路の出力段に、第１および第２の絶縁ゲートバイポーラトランジスタを用い、
前記第１および第２の絶縁ゲートバイポーラトランジスタのコレクタに対し、複数のチャネルを設け、
前記第１および第２の絶縁ゲートバイポーラトランジスタならびにその制御回路を誘電体分離型の半導体に集積し、
前記第１の絶縁ゲートバイポーラトランジスタは、第１および第２のＭＯＳＦＥＴによりゲートが駆動されて、前記主半導体スイッチング素子のゲートに電流を注入し充電し、
前記第２の絶縁ゲートバイポーラトランジスタは、第３および第４のＭＯＳＦＥＴによりゲートが駆動されて、前記主半導体スイッチング素子の前記ゲートから電流を引き抜き放電し、
前記第２の絶縁ゲートバイポーラトランジスタのゲートと前記第３のＭＯＳＦＥＴとの間に抵抗を設け、前記第２の絶縁ゲートバイポーラトランジスタのみ遅延させて、前記第１および第２の絶縁ゲートバイポーラトランジスタのそれぞれのオン期間が重ならない非ラップ期間を設けることを特徴とする半導体装置。
請求項１において、前記絶縁ゲートバイポーラトランジスタと並列にＭＯＳ型トランジスタを設け、前記ＭＯＳ型トランジスタのドレインを前記絶縁ゲートバイポーラトランジスタのコレクタ接続し、前記ＭＯＳ型トランジスタのソースを前記絶縁ゲートバイポーラトランジスタのエミッタに、それぞれ接続したことを特徴とする半導体装置。
請求項１〜２のいずれかにおいて、前記第１および第２の絶縁ゲートバイポーラトランジスタにそれぞれ逆並列にダイオードを接続したことを特徴とする半導体装置。
請求項１〜３のいずれかにおいて、前記第１および第２の絶縁ゲートバイポーラトランジスタの導電型がｎ型であり、前記第１の絶縁ゲートバイポーラトランジスタのゲート電位が、前記主半導体スイッチング素子のゲート電源電圧を超えた際に、前記第１の絶縁ゲートバイポーラトランジスタのゲートから前記主スイッチング素子のゲート電源への電流の放電を阻止する回路手段を設けたことを特徴とする半導体装置。