JP3617433B2 - 駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源線間にハイサイド側スイッチング回路とロウサイド側スイッチング回路とが出力端子を介して直列に接続され、その出力端子に接続されたスイッチング素子をオンオフ駆動する駆動回路に関する。
【０００２】
【発明が解決しようとする課題】
この種の駆動回路の従来構成について、図９および図１０を参照しながら説明する。図１０は、駆動回路の電気的構成を概略的に示している。ＩＣとして構成された駆動回路１は、入力端子２に与えられる制御信号Ｓａに従って、出力端子３に接続されたスイッチング素子例えばＮチャネル型ＭＯＳＦＥＴ４のゲートに対し駆動用の電圧Ｖｏを出力するように構成されている。この駆動回路１において、正側の電源線５と負側の電源線６（以下、グランド線６と称す）との間には、ハイサイド側トランジスタＴ１のコレクタ・エミッタ間、抵抗Ｒ１、およびロウサイド側トランジスタＴ２のコレクタ・エミッタ間が直列に接続され、抵抗Ｒ１とトランジスタＴ２のコレクタとの共通接続点が上記出力端子３に接続されている。
【０００３】
さらに、駆動回路１は、プリドライブ回路７、８、入力端子２とこれらプリドライブ回路７、８の入力端子との間に介在するトランジスタＴ３、およびトランジスタＴ３にバイアス電流を供給する定電流回路ＣＳ１を備えている。プリドライブ回路７、８は、トランジスタＴ３からの信号を受けて互いに反転した論理で動作し、それぞれトランジスタＴ１、Ｔ２を駆動するようになっている。
【０００４】
すなわち、上記駆動回路１はプッシュプル回路であって、入力端子２にＬレベルの制御信号Ｓａが与えられると、トランジスタＴ３がオフ、トランジスタＴ１がオン、トランジスタＴ２がオフとなり、ＭＯＳＦＥＴ４のゲートには電源線５の電圧Ｖｂが印加されてＭＯＳＦＥＴ４がオン状態となる。また、入力端子２にＨレベルの制御信号Ｓａが与えられると、トランジスタＴ３がオン、トランジスタＴ１がオフ、トランジスタＴ２がオンとなり、ＭＯＳＦＥＴ４のゲートにはグランド線６の電圧（０Ｖ）が印加されてＭＯＳＦＥＴ４がオフ状態となる。
【０００５】
図９は、この駆動回路１の具体的な回路構成の一例を示している。ただし、この図９に示す駆動回路１のプリドライブ回路７、８は、回路構成を簡単化するために一部回路を共用化した構成となっている。すなわち、プリドライブ回路７、８は、トランジスタＴ１をオフさせるとともにトランジスタＴ２をオンさせるためのトランジスタＴ４、トランジスタＴ２をオフさせるためのトランジスタＴ５、トランジスタＴ４を駆動するためのトランジスタＴ６、および抵抗Ｒ２〜Ｒ８から構成されている。
【０００６】
ここで、Ｌレベルの制御信号ＳａによりトランジスタＴ３がオフすると、トランジスタＴ５、Ｔ６がオン、トランジスタＴ４がオフとなって、トランジスタＴ１がオン、トランジスタＴ２がオフとなる。また、Ｈレベルの制御信号ＳａによりトランジスタＴ３がオンすると、トランジスタＴ５、Ｔ６がオフ、トランジスタＴ４がオンとなって、トランジスタＴ１がオフ、トランジスタＴ２がオンとなる。
【０００７】
ところで、ＭＯＳＦＥＴ４には、そのゲート・ソース間およびゲート・ドレイン間にそれぞれ容量Ｃｇｓおよび容量Ｃｇｄが存在している。これらのゲート容量は、図１０において等価的に破線で示されている。ＭＯＳＦＥＴ４のターンオン時間およびターンオフ時間を短縮化し、ＭＯＳＦＥＴ４を高速にスイッチング動作させるためには、駆動回路１に大きな電流出力能力を持たせ、オンオフ切り換え時において上記ＭＯＳＦＥＴ４のゲート容量を大きな電流で充放電する必要がある。
【０００８】
そこで、駆動回路１においては、ＭＯＳＦＥＴ４がオン状態からオフ状態に切り換わる際、トランジスタＴ２がコレクタ電流としてＭＯＳＦＥＴ４のゲート容量の電荷を短時間で引き抜けるように、トランジスタＴ２のベース電流が大きく設定されている。また、ＭＯＳＦＥＴ４がオフ状態からオン状態に切り換わる際、トランジスタＴ１がコレクタ電流としてＭＯＳＦＥＴ４のゲート容量を短時間で充電できるように、トランジスタＴ１のベース電流も大きく設定されている。こうしたベース電流の設定は、抵抗Ｒ４、Ｒ６などの抵抗値の設定により行われる。
【０００９】
しかしながら、主として電源線５から抵抗Ｒ６およびトランジスタＴ４を介して流れるトランジスタＴ２のベース電流は、オンオフ切り換え時のみならず、トランジスタＴ２がオン状態（ＭＯＳＦＥＴ４がオフ状態）にある定常動作期間中にも継続して流れ続ける。従って、ターンオフ時間の短縮化のためにトランジスタＴ２のベース電流を増やすほど、駆動回路１の消費電流が増大し、抵抗Ｒ４、Ｒ６などでの損失が定常的に増大して発熱が大きくなってしまう。特に、駆動回路１はＩＣ化されているので、発熱が大きいとＩＣとして動作を保証する周囲温度を低下させてしまう。
【００１０】
また、具体的には図示しないが、例えばスイッチング素子としてＰチャネル型のＭＯＳＦＥＴを駆動する駆動回路においては、上述同様の理由によって、ハイサイド側のトランジスタＴ１がオン状態にある定常動作期間中に大きなベース電流が流れ続け、やはり回路損失が増大してしまう。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、その目的は、駆動対象であるスイッチング素子のスイッチング速度を低下させることなく、自らの消費電流および消費電力を低減可能な駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載した手段によれば、ハイサイド側スイッチング回路がオン、ロウサイド側スイッチング回路がオフになると、出力端子つまりスイッチング素子の制御端子（ゲートまたはベース）にハイサイド側電源線の電圧が印加されてスイッチング素子がターンオンする。また、ハイサイド側スイッチング回路がオフ、ロウサイド側スイッチング回路がオンになると、制御端子にロウサイド側電源線の電圧が印加されてスイッチング素子がターンオフする。
【００１３】
一般に、スイッチング素子の制御端子と主端子（ソースおよびドレインまたはエミッタおよびコレクタ）との間には容量成分（ゲート容量またはベース容量）が存在するので、スイッチング素子を高速にスイッチング動作させるために、ハイサイド側スイッチング回路およびロウサイド側スイッチング回路は大きな電流出力能力を有している。これに伴って、ハイサイド側スイッチング回路およびロウサイド側スイッチング回路は、そのオン状態において大きな電流を消費してしまう。
【００１４】
本駆動回路は、電圧検出回路により検出された出力電圧がオフ判定電圧よりも高い場合、つまりスイッチング素子がターンオフ過程にある場合には、ロウサイド側スイッチング回路をオン状態に保つので、スイッチング素子の制御端子に対し十分な駆動電流が供給され、従来回路と同程度に短いターンオフ時間を得られる。また、本駆動回路は、電圧検出回路により検出された出力電圧がオフ判定電圧以下である場合、つまりスイッチング素子がオフ状態にある場合には、ロウサイド側スイッチング回路をオフ状態に保つので、ロウサイド側スイッチング回路の消費電流を低減することができる。
【００１５】
その結果、駆動回路全体としての消費電力（つまり発熱）が小さくなって、従来よりも周囲温度が高い環境下においても本駆動回路を使用可能となる。本駆動回路は、スイッチング素子をオフ状態とする時間が長いほど、消費電流および消費電力の低減効果が大きくなる。
【００１６】
請求項２に記載した手段によれば、電圧検出回路により検出された出力電圧がオン判定電圧よりも低い場合、つまりスイッチング素子がターンオン過程にある場合には、ハイサイド側スイッチング回路がオン状態に保たれるので、スイッチング素子の制御端子に対し十分な駆動電流が供給され、従来回路と同程度に短いターンオン時間を得られる。また、本駆動回路は、電圧検出回路により検出された出力電圧がオン判定電圧以上である場合、つまりスイッチング素子がオン状態にある場合には、ハイサイド側スイッチング回路をオフ状態に保つので、ハイサイド側スイッチング回路の消費電流および消費電力を低減ことができる。
【００１７】
その結果、駆動回路全体としての発熱が小さくなって、従来よりも周囲温度が高い環境下においても本駆動回路を使用可能となる。本駆動回路は、スイッチング素子をオン状態とする時間が長いほど、消費電流および消費電力の低減効果が大きくなる。
【００１８】
請求項３に記載した手段によれば、請求項１に記載した構成と請求項２に記載した構成とをともに有しているので、従来回路と同程度に短いターンオフ時間とターンオン時間とを確保しつつロウサイド側スイッチング回路およびハイサイド側スイッチング回路の消費電流を低減することができる。その結果、スイッチング素子のオンオフ駆動パターンにかかわらず、駆動回路の消費電力（つまり発熱）を小さくすることができる。
【００１９】
請求項４に記載した手段によれば、論理回路は、比較回路から出力電圧がオフ判定電圧よりも高いという比較結果を受けると、プリドライブ回路が出力トランジスタをオン駆動するように当該プリドライブ回路を制御し、比較回路から出力電圧がオフ判定電圧以下であるという比較結果を受けると、プリドライブ回路が出力トランジスタをオフ駆動するように当該プリドライブ回路を制御する。この制御により、出力電圧がオフ判定電圧以下である場合における出力トランジスタのベース電流（またはゲート駆動電流）をカットして、消費電流を低減することができる。
【００２０】
請求項５に記載した手段によれば、論理回路は、比較回路から出力電圧がオン判定電圧よりも低いという比較結果を受けると、プリドライブ回路が出力トランジスタをオン駆動するように当該プリドライブ回路を制御し、比較回路から出力電圧がオン判定電圧以上であるという比較結果を受けると、プリドライブ回路が出力トランジスタをオフ駆動するように当該プリドライブ回路を制御する。この制御により、出力電圧がオン判定電圧以上である場合における出力トランジスタのベース電流（またはゲート駆動電流）をカットして、消費電流を低減することができる。
【００２１】
請求項６に記載した手段によれば、比較回路としてのコンパレータが、電圧検出回路により検出された出力電圧とオフ判定電圧またはオン判定電圧とを比較して、ＨレベルまたはＬレベルの比較結果を出力する。
【００２２】
請求項７に記載した手段によれば、電圧検出回路により検出された出力電圧が判定用トランジスタのオンしきい値よりも低い場合には、比較結果として判定用トランジスタがオフとなり、前記検出された出力電圧が判定用トランジスタのオンしきい値よりも高い場合には、比較結果として判定用トランジスタがオンとなる。
【００２３】
請求項８に記載した手段によれば、出力電圧は抵抗分圧回路により分圧されて検出されるので、この抵抗分圧比を適宜設定することにより、オフ判定電圧レベルおよびオン判定電圧レベルをスイッチング素子のオンしきい値特性に応じて任意に設定可能となる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図１ないし図４を参照しながら説明する。
図２には、駆動回路（１チャンネル分）の電気的構成が概略的に示されている。この図２に示される駆動回路１１の例えば６チャンネル分の回路が、図示しない他の回路とともにエンジン制御用のＩＣを構成している。駆動回路１１は、図示しないＣＰＵから上記ＩＣの入力端子１２に与えられる制御信号Ｓａに従って、上記ＩＣの出力端子１３に接続されたスイッチング素子例えばＮチャネル型のＭＯＳＦＥＴ１４のゲートに対して駆動用の電圧Ｖｏを出力するように構成されている。
【００２５】
ＭＯＳＦＥＴ１４のドレインと図示しないバッテリの正側端子との間には、図示しないソレノイドなどの負荷が接続されている。また、ＭＯＳＦＥＴ１４のソースは、前記バッテリの負側端子に繋がるパワー用のグランド線１５に接続されている。一般に、ＭＯＳＦＥＴ１４のゲート・ソース間およびゲート・ドレイン間には、それぞれ容量Ｃｇｓおよび容量Ｃｇｄが存在している。これらのゲート容量は、図２において等価的に破線で示されている。
【００２６】
上記ＩＣ内部の正側の電源線１６と負側の電源線１７（以下、グランド線１７と称す）には、バッテリから図示しないイグニッションスイッチを介して電源電圧Ｖｂ（例えば１４Ｖ）が供給されている。これら電源線１６とグランド線１７との間には、ＮＰＮ型トランジスタＴ１１のコレクタ・エミッタ間、抵抗Ｒ１１、およびＮＰＮ型トランジスタＴ１２のコレクタ・エミッタ間が直列に接続され、抵抗Ｒ１１とトランジスタＴ１２のコレクタとの共通接続点が上記出力端子１３に接続されている。トランジスタＴ１１、Ｔ１２は、それぞれハイサイド側の出力トランジスタ、ロウサイド側の出力トランジスタに相当する。
【００２７】
駆動回路１１は、トランジスタＴ１１を制御するための出力制御回路１８、トランジスタＴ１２を制御するための出力制御回路１９、入力端子１２と出力制御回路１７、１８の各入力端子との間に介在するＮＰＮ型のトランジスタＴ１３、およびトランジスタＴ１３にバイアス電流を供給する定電流回路ＣＳ１１を備えている。また、出力端子１３とグランド線１７との間には、出力端子１３の電圧（出力電圧Ｖｏ）を検出するための電圧検出回路２０が設けられている。ここで、トランジスタＴ１１と出力制御回路１８とがハイサイド側スイッチング回路に相当し、トランジスタＴ１２と出力制御回路１９とがロウサイド側スイッチング回路に相当する。
【００２８】
図１には、駆動回路１１の具体的な回路構成が示されている。この図１において、定電流回路ＣＳ１２、ＣＳ１４〜ＣＳ１７、ＮＰＮ型のトランジスタＴ１４、Ｔ１５、Ｔ１７〜Ｔ２０、および抵抗Ｒ１２〜Ｒ１７により論理回路２１が構成され、定電流回路ＣＳ１３とＮＰＮ型のトランジスタＴ１６（判定用トランジスタに相当）により比較回路２２が構成されている。
【００２９】
また、ＰＮＰ型のトランジスタＴ２１、ＮＰＮ型のトランジスタＴ２２、Ｔ２３、および抵抗Ｒ１８〜Ｒ２０によりハイサイド側のプリドライブ回路２３が構成され、ＰＮＰ型のトランジスタＴ２４、ＮＰＮ型のトランジスタＴ２５、Ｔ２６、および抵抗Ｒ２１〜Ｒ２４によりロウサイド側のプリドライブ回路２４が構成されている。
【００３０】
図２に示す出力制御回路１８は、図１に示す論理回路２１およびプリドライブ回路２２から構成され、図２に示す出力制御回路１９は、図１に示す論理回路２１、比較回路２２、およびプリドライブ回路２４から構成されている。このように、図１に示す回路にあっては、出力制御回路１８と１９とは一部の回路（論理回路２１）について共用化された回路構成となっている。
【００３１】
論理回路２１において、定電流回路ＣＳ１２とグランド線１７との間には、トランジスタＴ１４とＴ１５の各コレクタ・エミッタ間が並列に接続され、定電流回路ＣＳ１４〜ＣＳ１７とグランド線１７との各間には、それぞれトランジスタＴ１７〜Ｔ２０のコレクタ・エミッタ間が接続されている。トランジスタＴ１４、Ｔ１７、Ｔ１８の各ベースは、それぞれ抵抗Ｒ１３、Ｒ１４、Ｒ１５を介してトランジスタＴ１３のコレクタに接続され、トランジスタＴ１９、Ｔ２０の各ベースは、それぞれ抵抗Ｒ１６、Ｒ１７を介してトランジスタＴ１８のコレクタに接続されている。また、トランジスタＴ１５のベースには、トランジスタＴ１６のコレクタが接続されている。
【００３２】
プリドライブ回路２３において、電源線１６とグランド線１７との間には、抵抗Ｒ１８、Ｒ１９、トランジスタＴ２２のコレクタ・エミッタ間が直列に接続されているとともに、トランジスタＴ２１のエミッタ・コレクタ間、抵抗Ｒ２０、トランジスタＴ２３のコレクタ・エミッタ間が直列に接続されている。トランジスタＴ２１、Ｔ２２、Ｔ２３の各ベースは、それぞれ抵抗Ｒ１８とＲ１９との共通接続点、トランジスタＴ２０のコレクタ、トランジスタＴ１７のコレクタに接続されており、トランジスタＴ２３のコレクタは上記トランジスタＴ１１のベースに接続されている。
【００３３】
プリドライブ回路２４において、電源線１６とグランド線１７との間には、抵抗Ｒ２１、Ｒ２２、トランジスタＴ２５のコレクタ・エミッタ間が直列に接続されているとともに、トランジスタＴ２４のエミッタ・コレクタ間、抵抗Ｒ２３、トランジスタＴ２６のコレクタ・エミッタ間が直列に接続されている。トランジスタＴ２４、Ｔ２５、Ｔ２６の各ベースは、それぞれ抵抗Ｒ２１とＲ２２との共通接続点、トランジスタＴ１４およびＴ１５のコレクタ、トランジスタＴ１９のコレクタに接続されており、トランジスタＴ２６のコレクタは上記トランジスタＴ１２のベースに接続されている。なお、トランジスタＴ１２のベース・エミッタ間には抵抗Ｒ２４が接続されている。
【００３４】
電圧検出回路２０は、出力端子１３とグランド線１７との間に直列接続された抵抗Ｒ２５、Ｒ２６からなる抵抗分圧回路により構成されており、この電圧検出回路２０により検出された検出出力電圧Ｖｐは、抵抗Ｒ２７を介してトランジスタＴ１６のベースに印加されるようになっている。ここで、出力電圧Ｖｏと検出出力電圧Ｖｐとは以下の（１）式の関係を有している。なお、本実施形態においては、抵抗Ｒ１１〜Ｒ２７の各抵抗値を、それぞれ符号と同じＲ１１〜Ｒ２７を用いて表している。
Ｖｐ＝Ｒ２６／（Ｒ２５＋Ｒ２６）・Ｖｏ …（１）
【００３５】
また、本実施形態においては、電圧検出回路２０に流れる電流が小さくなるようにＲ２５＝１ｋΩ、Ｒ２６＝１００ｋΩに設定したため、近似的には以下の （２）式が成立するようになっている。
Ｖｐ＝Ｖｏ …（２）
【００３６】
次に、本実施形態の作用について図３および図４も参照しながら説明する。 まず、入力端子１２に与えられる制御信号Ｓａのレベル変化時における駆動回路１１の動作について説明する。なお、本実施形態において、ＬレベルとはトランジスタのＶｆ（約０．７Ｖ）よりも低い電圧（例えば０Ｖ）を意味し、ＨレベルとはトランジスタのＶｆ以上の電圧を意味している。また、本実施形態で用いられる制御信号Ｓａは、例えば４ｍｓ周期のＨレベルパルス信号（パルス幅：２００μｓ〜４００μｓ）である。
【００３７】
（１）制御信号ＳａがＨレベルからＬレベルに変化する場合
トランジスタＴ１３がオフ、トランジスタＴ１４、Ｔ１７、Ｔ１８がオン、トランジスタＴ１９、Ｔ２０がオフとなる。トランジスタＴ１４がオンするため、トランジスタＴ１４、Ｔ１５のコレクタ電圧は、検出出力電圧Ｖｐの大きさにかかわらずＬレベルとなる。
【００３８】
論理回路２１による上記動作により、ハイサイド側にあっては、トランジスタＴ２２がオン、トランジスタＴ２３がオフとなり、トランジスタＴ２１およびトランジスタＴ１１がオンとなる。また、ロウサイド側にあっては、トランジスタＴ２５がオフ、トランジスタＴ２６がオンとなり、トランジスタＴ２４およびトランジスタＴ１２がオフとなる。
【００３９】
その結果、駆動回路１１は、制御信号Ｓａのレベル変化時において、電源線１６からトランジスタＴ１１、抵抗Ｒ１１、出力端子１３を介してＭＯＳＦＥＴ１４のゲート容量に対して充電電流を出力する。このゲート容量の充電すなわちゲート駆動に伴って、出力電圧Ｖｏは０Ｖからほぼ電圧Ｖｂに等しいレベルにまで急上昇し、その出力電圧ＶｏがＭＯＳＦＥＴ１４のしきい値Ｖｔｈ以上になるとＭＯＳＦＥＴ１４がオン状態に移行する。
【００４０】
（２）制御信号ＳａがＬレベルからＨレベルに変化する場合
トランジスタＴ１３がオン、トランジスタＴ１４、Ｔ１７、Ｔ１８がオフ、トランジスタＴ１９、Ｔ２０がオンとなる。これにより、ハイサイド側にあっては、トランジスタＴ２２がオフ、トランジスタＴ２３がオンとなり、トランジスタＴ２１およびトランジスタＴ１１がオフとなる。これに対し、トランジスタＴ１４、Ｔ１５のコレクタ電圧、ひいてはロウサイド側のトランジスタＴ２４、Ｔ２５、Ｔ１２のオンオフ状態は、出力電圧Ｖｏの大きさに応じて決定される。
【００４１】
すなわち、制御信号ＳａがＬレベルからＨレベルに変化した後、出力電圧Ｖｏが以下の（３）式を満たしている期間は、トランジスタＴ１６がオンとなり、これによりトランジスタＴ１５がオフとなる。
Ｖｏ≧（Ｒ２５＋Ｒ２６）／Ｒ２６・Ｖｆ …（３）
【００４２】
この期間、トランジスタＴ１４、Ｔ１５のコレクタ電圧はＨレベルとなる。これにより、ロウサイド側のトランジスタＴ２５がオン、トランジスタＴ２６がオフとなり、トランジスタＴ２４およびトランジスタＴ１２がオンとなる。
【００４３】
その結果、駆動回路１１は、ＭＯＳＦＥＴ１４のゲート容量に蓄積された電荷を、出力端子１３およびトランジスタＴ１２を介してグランド線１７へと放電させる。このゲート容量の放電すなわちゲート駆動に伴って、出力電圧Ｖｏはほぼ電圧Ｖｂに等しい電圧レベルから急激に下降し、その出力電圧ＶｏがＭＯＳＦＥＴ１４のしきい値Ｖｔｈ未満になるとＭＯＳＦＥＴ１４がオフ状態に移行する。
【００４４】
ＭＯＳＦＥＴ１４がオフ状態に移行した後、出力電圧Ｖｏがさらに低下して以下の（４）式を満たすようになると、トランジスタＴ１６がオフとなり、これによりトランジスタＴ１５がオンとなる。この（４）式の右辺により計算される電圧は、本発明におけるオフ判定電圧に相当し、このオフ判定電圧はＭＯＳＦＥＴ１４のしきい値Ｖｔｈよりも低い値となるように設定されている。
Ｖｏ＜（Ｒ２５＋Ｒ２６）／Ｒ２６・Ｖｆ …（４）
【００４５】
そして、トランジスタＴ１６がオフ（トランジスタＴ１５がオン）になると、ロウサイド側のトランジスタＴ２５がオンからオフに変化し、その結果トランジスタＴ２４およびトランジスタＴ１２がオンからオフに変化する。
【００４６】
このように、制御信号ＳａがＬレベルからＨレベルに変化する場合には、少なくともＭＯＳＦＥＴ１４がオン状態からオフ状態に移行するまでの期間においては、ロウサイド側のトランジスタＴ１２がオンとなって、ゲート容量に蓄積された電荷が急速に引き抜かれる。そして、ＭＯＳＦＥＴ１４がオフ状態の下で（４）式の条件が満たされている場合において、ハイサイド側のトランジスタＴ１１に加えロウサイド側のトランジスタＴ１２もオフ状態となる。
【００４７】
この場合、電圧検出回路２０を構成する抵抗Ｒ２５、Ｒ２６は、ＭＯＳＦＥＴ１４のゲートに対してプルダウン抵抗として機能するので、トランジスタＴ１１、Ｔ１２がともにオフ状態となっても、ＭＯＳＦＥＴ１４のゲートがハイインピーダンスの状態になることはない。また、例えばノイズの混入によりゲート電圧がオフ判定電圧以上に上昇すると、ロウサイド側のトランジスタＴ１２が直ちにオンしてゲート電圧を低下させる。このため、ＭＯＳＦＥＴ１４が誤ってオン状態となることがなくなる。
【００４８】
続いて、本実施形態の駆動回路１１、および「発明が解決しようとする課題」において従来構成として説明した駆動回路１（図９参照）について、制御信号ＳａがＨレベルの場合における消費電流および消費電力を計算する。
【００４９】
（１）駆動回路１１（本実施形態）
ロウサイド側のトランジスタＴ１２がオフ状態となることにより低減される消費電流は（５）式の通りである。
【００５０】
トランジスタＴ１２がオフ状態の場合における消費電流および消費電力は、それぞれ以下の（６）式および（７）式のようになる。ここで、ＩＣＳは定電流回路ＣＳ１１〜ＣＳ１７の電流値である。
【００５１】
この（７）式において、第１項は、定電流回路ＣＳ１１、ＣＳ１２、ＣＳ１６、ＣＳ１７の電流による消費電力で、第２項は、定電流回路ＣＳ１３、ＣＳ１４、ＣＳ１５の電流による消費電力である。また第３項は、トランジスタＴ１２がオフ状態となった時の出力電圧Ｖｏ（ＶＢＥ（Ｔ１６） ）による消費電力である。
【００５２】
ここで、実際の回路における設計値として、Ｖｂ＝１４Ｖ、ＶＢＥ＝０．７Ｖ、ＶＣＥ＝０．０５Ｖ、Ｒ２５＝１ｋΩ、Ｒ２６＝１００ｋΩ、ＩＣＳ＝５０μＡを用いて上記（６）式および（７）式を計算すると、消費電流＝０．３５ｍＡ、消費電力＝０．１２ｍＷとなる。
【００５３】
（２）駆動回路１（従来回路）
【００５４】
ここで、実際の回路における設計値として、Ｖｂ＝１４Ｖ、ＶＢＥ＝０．７Ｖ、ＶＣＥ＝０．０５Ｖ、Ｒ４＝２４ｋΩ、Ｒ６＝３．９ｋΩ、ＩＣＳ＝５０μＡを用いて上記（８）式および（９）式を計算すると、消費電流＝３．９７ｍＡ、消費電力＝５４．９１ｍＷとなる。
【００５５】
従って、本実施形態の駆動回路１１と従来構成の駆動回路１とについて、制御信号ＳａがＨレベルの場合における消費電流および消費電力を比較すると、駆動回路１１の方が消費電流として３．６２ｍＡ、消費電力として５４．７９ｍＷだけ低減する。消費電力が低減したことに伴って、駆動回路１１の発熱も小さくなる。
【００５６】
なお、ここでは駆動回路１１を駆動回路１と比較したが、駆動回路１１を当該駆動回路１１から本発明の特徴部分である電圧検出回路２０と比較回路２２とを除いた駆動回路と比較した場合であっても、制御信号ＳａがＨレベルの場合における消費電流および消費電力は、駆動回路１１の方が低減される。
【００５７】
図３および図４は、それぞれ駆動回路１１および駆動回路１について、制御信号ＳａをＨレベル、Ｌレベル、Ｈレベルと変化させた場合における消費電流のシミュレーション波形を示している。これら、図３および図４において、横軸は時間（μｓ）、縦軸は消費電流（Ａ）を示しており、回路定数は上述した値を使用している。
【００５８】
制御信号ＳａがＨレベルの期間（０〜１０μｓ、２０〜３０μｓ）において、図３に示す駆動回路１１の消費電流は、図４に示す駆動回路１の消費電流に比べ十分に低減していることが分かる。
【００５９】
また、駆動回路１１の場合、制御信号ＳａがＨレベルからＬレベルに変化する時、トランジスタＴ１１、Ｔ１２がともにオフの状態からトランジスタＴ１１がオン状態に移行するので、トランジスタＴ１１およびＴ１２を通過する貫通電流が流れない。このため、制御信号ＳａがＨレベルからＬレベルに変化する時に一時的に流れる消費電流は、ＭＯＳＦＥＴ１４のゲート容量の充電電流によるもののみとなり、その消費電流（最大値０．１Ａ）は、貫通電流が流れる駆動回路１の消費電流（最大値０．２４Ａ）に比べて小さくなる。
【００６０】
なお、制御信号ＳａがＬレベルからＨレベルに変化する時、駆動回路１１の消費電流がわずかに増加しているが、これはシミュレーションに用いたＰＮＰ型のトランジスタＴ２１のターンオフ時間が長いために、貫通電流が発生していることによる。この貫通電流は、トランジスタＴ２１に高速タイプのトランジスタを採用することにより抑制することができる。
【００６１】
以上説明したように、本実施形態の駆動回路１１は、電源線１６とグランド線１７との間に出力端子１３を挟んでハイサイド側のトランジスタＴ１１とロウサイド側のトランジスタＴ１２とが直列接続された構成を備えるとともに、これらトランジスタＴ１１、Ｔ１２が大きな電流駆動能力を持つように、トランジスタＴ１１、Ｔ１２に対しそれぞれ大きなベース電流を供給可能なプリドライブ回路２３、２４を備えている。
【００６２】
従って、駆動回路１１は、プリドライブ回路２３を用いてトランジスタＴ１１をオンすることにより、出力端子１３に接続されたＭＯＳＦＥＴ１４のゲート容量を大電流で充電でき、ＭＯＳＦＥＴ１４のターンオン時間を短縮できる。また、駆動回路１１は、プリドライブ回路２４を用いてトランジスタＴ１２をオンすることにより、ＭＯＳＦＥＴ１４のゲート容量を大電流で放電でき、ＭＯＳＦＥＴ１４のターンオフ時間を短縮できる。
【００６３】
さらに、駆動回路１１は、出力電圧Ｖｏ（つまりＭＯＳＦＥＴ１４のゲート電圧）を検出する電圧検出回路２０と、その検出された出力電圧ＶｏとＭＯＳＦＥＴ１４のしきい値Ｖｔｈよりも低く設定されたオフ判定電圧とを比較する比較回路２２とを備え、出力電圧Ｖｏがオフ判定電圧よりも低下している場合にプリドライブ回路２４をオフ状態としてトランジスタＴ１２へのベース電流の供給を停止するよう構成されている。
【００６４】
この構成により、ＭＯＳＦＥＴ１４がターンオフ過程にある場合には、トランジスタＴ１２がオンとなってＭＯＳＦＥＴ１４が急速にターンオフし、ＭＯＳＦＥＴ１４がターンオフした後は、プリドライブ回路２４に流れる電流（トランジスタＴ１２のベース電流を含む）がカットされて消費電流、消費電力が低減する。その結果、従来の駆動回路１と比較して、（ターンオン時間は勿論）ターンオフ時間を増大させることなく、駆動回路１１が形成されたＩＣの発熱を低減することができる。これにより、上記ＩＣは、従来の駆動回路１が形成されたＩＣよりも周囲温度が高い環境下において使用可能になるとともに、より多くの駆動回路１１（より多くのチャンネル）を内蔵した状態で使用可能となる。
【００６５】
この駆動回路１１は、ＭＯＳＦＥＴ１４がオフ状態にある時間が長いほど消費電流および消費電力の低減効果が大きくなる。また、電圧検出回路２０を構成する抵抗Ｒ２５、Ｒ２６が、ＭＯＳＦＥＴ１４のゲートに対してプルダウン抵抗として機能するので、トランジスタＴ１１、Ｔ１２がオフとなってもＭＯＳＦＥＴ１４は安定してオフ状態に保持される。
【００６６】
（第２の実施形態）
次に、本発明の第２の実施形態について、駆動回路（１チャンネル分）の電気的構成を概略的に示す図６および具体的に示す図５を参照しながら説明する。上述した第１の実施形態は、Ｎチャネル型のＭＯＳＦＥＴ１４がオフ状態にある場合の消費電力を低減するように構成されていたのに対し、本実施形態は、Ｐチャネル型のＭＯＳＦＥＴがオフ状態にある場合の消費電力を低減するように構成されている点を異にする。なお、図５および図６において、それぞれ図１および図２と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００６７】
図６において、駆動回路２５が形成されたＩＣの出力端子１３には、スイッチング素子としてＰチャネル型のＭＯＳＦＥＴ２６のゲートが接続されている。このＭＯＳＦＥＴ２６のドレインは、図示しないソレノイドなどの負荷に接続されており、ＭＯＳＦＥＴ２６のソースは、バッテリの正側端子に繋がるパワー用の電源線２７に接続されている。ＭＯＳＦＥＴ２６にも、破線で示すゲート容量Ｃｇｓ、Ｃｇｄが存在する。
【００６８】
駆動回路２５は、トランジスタＴ１１を駆動するための出力制御回路２８およびトランジスタＴ１２を制御するための出力制御回路２９を備えている。また、出力端子１３と電源線１６との間には、出力端子１３の電圧（出力電圧Ｖｏ）を検出するための電圧検出回路３０が設けられている。ここで、トランジスタＴ１１と出力制御回路２８とがハイサイド側スイッチング回路に相当し、トランジスタＴ１２と出力制御回路２９とがロウサイド側スイッチング回路に相当する。なお、本実施形態でいう出力電圧Ｖｏは、電源線１６の電位を基準電位とするとともに、負方向（つまり電源線１６の電位から下がる方向）を正方向の電圧としている。
【００６９】
図５において、比較回路３２は、定電流回路ＣＳ１８とＮＰＮ型のトランジスタＴ２９（判定用トランジスタに相当）とから構成されている。トランジスタＴ２９のベース・エミッタ間には抵抗Ｒ２８が接続されている。また、論理回路３１において、トランジスタＴ２０にはトランジスタＴ２８が並列に接続されており、そのトランジスタＴ２８のベースは上記トランジスタＴ２９のコレクタに接続されている。
【００７０】
電圧検出回路３０は、出力端子１３と電源線１６との間に直列接続された抵抗Ｒ２９とＲ３０との抵抗分圧回路、エミッタが電源線１６に接続されたＰＮＰ型のトランジスタＴ２７、このトランジスタＴ２７のベースと前記抵抗分圧回路の分圧点との間に接続された抵抗Ｒ３１とから構成されている。トランジスタＴ２７のベースは、抵抗Ｒ３２を介して上記トランジスタＴ２９のベースに接続されている。
【００７１】
次に、本実施形態の作用について説明する。
入力端子１２に与えられる制御信号Ｓａのレベル変化時における動作は、以下のようになる。
【００７２】
（１）制御信号ＳａがＨレベルからＬレベルに変化する場合
トランジスタＴ１３がオフ、トランジスタＴ１４、Ｔ１７、Ｔ１８がオン、トランジスタＴ１９、Ｔ２０がオフとなる。これにより、ロウサイド側にあっては、トランジスタＴ２５がオフ、トランジスタＴ２６がオンとなり、トランジスタＴ２４およびトランジスタＴ１２がオフとなる。これに対し、トランジスタＴ２０、Ｔ２８のコレクタ電圧、ひいてはハイサイド側のトランジスタＴ２２、Ｔ１１のオンオフ状態は、出力電圧Ｖｏの大きさに応じて決定される。
【００７３】
すなわち、制御信号ＳａがＨレベルからＬレベルに変化した後、出力電圧Ｖｏが以下の（１０）式を満たしている期間は、トランジスタＴ２７、Ｔ２９がオンとなり、これによりトランジスタＴ２８がオフとなる。
Ｖｏ≧（Ｒ２９＋Ｒ３０）／Ｒ３０・Ｖｆ …（１０）
【００７４】
この期間、トランジスタＴ２０、Ｔ２８のコレクタ電圧はＨレベルとなる。これにより、ハイサイド側のトランジスタＴ２２がオン、トランジスタＴ２３がオフとなり、トランジスタＴ２１およびトランジスタＴ１１がオンとなる。
【００７５】
その結果、駆動回路２５は、ＭＯＳＦＥＴ２６のゲート容量に蓄積された電荷を、出力端子１３およびトランジスタＴ１１を介して電源線１６へと放電させる。これにより、出力電圧Ｖｏがしきい値Ｖｔｈ未満になるとＭＯＳＦＥＴ２６がオフ状態に移行する。
【００７６】
ＭＯＳＦＥＴ２６がオフ状態に移行した後、出力電圧Ｖｏがさらに低下して以下の（１１）式を満たすようになると、トランジスタＴ２７、Ｔ２９がオフとなり、これによりトランジスタＴ２８がオンとなる。この（１１）式の右辺により計算される電圧は、本発明におけるオフ判定電圧に相当し、このオフ判定電圧はＭＯＳＦＥＴ２６のしきい値Ｖｔｈよりも低い値となるように設定されている。
Ｖｏ＜（Ｒ２９＋Ｒ３０）／Ｒ３０・Ｖｆ …（１１）
【００７７】
そして、トランジスタＴ２９がオフ（トランジスタＴ２８がオン）になると、ハイサイド側のトランジスタＴ２２がオンからオフに変化し、その結果トランジスタＴ２１およびトランジスタＴ１１がオンからオフに変化する。なお、電圧検出回路３０を構成する抵抗Ｒ２９、Ｒ３０は、ＭＯＳＦＥＴ２６のゲートに対してプルアップ抵抗として機能する。
【００７８】
（２）制御信号ＳａがＬレベルからＨレベルに変化する場合
トランジスタＴ１３がオン、トランジスタＴ１４、Ｔ１７、Ｔ１８がオフ、トランジスタＴ１９、Ｔ２０がオンとなる。トランジスタＴ２０がオンするため、トランジスタＴ１９、Ｔ２０のコレクタ電位は、検出出力電圧Ｖｐの大きさにかかわらずＬレベルとなる。
【００７９】
その結果、ハイサイド側にあっては、トランジスタＴ２２がオフ、トランジスタＴ２３がオンとなり、トランジスタＴ２１およびトランジスタＴ１１がオフとなる。また、ロウサイド側にあっては、トランジスタＴ２５がオン、トランジスタＴ２６がオフとなり、トランジスタＴ２４およびトランジスタＴ１２がオンとなる。出力電圧ＶｏがＭＯＳＦＥＴ２６のしきい値Ｖｔｈ以上になると、ＭＯＳＦＥＴ２６がオン状態に移行する。
【００８０】
以上説明したように、本実施形態の駆動回路２５は、電源線１６の電位を基準とした出力電圧Ｖｏを検出する電圧検出回路３０と、その検出された出力電圧ＶｏとＭＯＳＦＥＴ２６のしきい値Ｖｔｈよりも低く設定されたオフ判定電圧とを比較する比較回路３２とを備え、出力電圧Ｖｏがオフ判定電圧よりも低下している場合にプリドライブ回路２３をオフ状態としてトランジスタＴ１１へのベース電流の供給を停止するよう構成されている。
【００８１】
従って、ＭＯＳＦＥＴ２６がターンオフ過程にある場合には、トランジスタＴ１１がオンとなってＭＯＳＦＥＴ２６が急速にターンオフし、ＭＯＳＦＥＴ２６がターンオフした後は、プリドライブ回路２３に流れる電流（トランジスタＴ１１のベース電流を含む）がカットされて駆動回路２５の消費電流および消費電力が低減する。その結果、第１の実施形態と同様の効果が得られる。また、駆動回路２５は、ＭＯＳＦＥＴ２６がオフ状態にある時間が長いほど、消費電力の低減効果が大きくなる。
【００８２】
（第３の実施形態）
次に、本発明の第３の実施形態について、駆動回路の電気的構成を概略的に示す図７を参照しながら説明する。なお、図７において、上述した図２または図６と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００８３】
図７に示す駆動回路３３は、Ｎチャネル型のＭＯＳＦＥＴ１４を駆動するためのもので、図２に示す駆動回路１１と図６に示す駆動回路２５とを組み合わせた回路構成となっている。すなわち、トランジスタＴ１１を駆動するための出力制御回路３４は、出力制御回路１８、２８の両回路を含んだ構成となっており、トランジスタＴ１２を制御するための出力制御回路３５は、出力制御回路１９、２９の両回路を含んだ構成となっている。
【００８４】
また、駆動回路３３は、電圧検出回路２０と３０とを備えている。この場合、上述した（１１）式の右辺により計算される電圧は、本発明におけるオン判定電圧に相当し、このオン判定電圧はＭＯＳＦＥＴ１４がオン状態となる電圧範囲内の値に設定されている。
【００８５】
上記構成を有する駆動回路３３によれば、制御信号Ｓａのレベル変化に応じてＭＯＳＦＥＴ１４がターンオンまたはターンオフする時には、それぞれハイサイド側のトランジスタＴ１１またはロウサイド側のトランジスタＴ１２がオンすることにより大きな電流でＭＯＳＦＥＴ１４のゲート容量を充放電できるで、ターンオン時間またはターンオフ時間が増加することがない。
【００８６】
そして、ＭＯＳＦＥＴ１４がオン状態またはオフ状態に移行した後の定常状態においては、プリドライブ回路３４、３５がともにオフ状態となって、トランジスタＴ１１、Ｔ１２へのベース電流がともにカットされるので、ＭＯＳＦＥＴ１４の動作パターン（オン状態とオフ状態の割合）に関わらず駆動回路３３の消費電流および消費電力を低減することができ、上述した駆動回路１１に比べてＩＣの発熱を一層低減することができる。
【００８７】
（第４の実施形態）
次に、本発明の第４の実施形態について、駆動回路に用いられる比較回路の電気的構成を示す図８を参照しながら説明する。
図８に示すように、本実施形態では、比較回路として図１に示すトランジスタＴ１６および定電流回路ＣＳ１３に代えてコンパレータ３６が用いられる。このコンパレータ３６の反転入力端子は、抵抗Ｒ２５、Ｒ２６からなる抵抗分圧回路の分圧点に接続され、非反転入力端子には、上述したオフ判定電圧に相当する一定電圧Ｖｃが与えられている。また、コンパレータ３６の出力端子は、図１に示すトランジスタＴ１５のベースに接続されている。
【００８８】
この構成によれば、抵抗分圧回路の分圧比を変更することなく、オフ判定電圧Ｖｃを直接的に可変することができる。また、基準電圧として判定用トランジスタＴ１６のベース・エミッタ間電圧Ｖｆを用いる場合に比べ、比較電圧精度を高めることができる。
【００８９】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各駆動回路１１、２５、３３は、ＭＯＳＦＥＴに限らずバイポーラトランジスタやＩＧＢＴなどのスイッチング素子を駆動可能である。また、各駆動回路１１、２５、３３は、Ｐチャネル型、Ｎチャネル型、ＰＮＰ型、ＮＰＮ型の何れのスイッチング素子も駆動可能である。また、駆動回路１１、２５、３３について、バイポーラトランジスタを用いて構成したが、ＭＯＳＦＥＴを用いて構成しても良い。
【００９０】
第３の実施形態において、２つの電圧検出回路２０と３０とを備えたが、一方例えば電圧検出回路２０のみを設け、出力制御回路３４、３５は、この検出出力電圧Ｖｐに基づいて比較動作、論理動作およびプリドライブ動作を実行するように構成しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す駆動回路の具体的な電気的構成図
【図２】駆動回路の概略的な電気的構成図
【図３】駆動回路１１についての消費電流のシミュレーション波形図
【図４】駆動回路１についての消費電流のシミュレーション波形図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】図２相当図
【図７】本発明の第３の実施形態を示す図２相当図
【図８】本発明の第４の実施形態を示す比較回路の電気的構成図
【図９】従来構成を示す図１相当図
【図１０】図２相当図
【符号の説明】
１１、２５、３３は駆動回路、１３は出力端子、１４、２６はＭＯＳＦＥＴ （スイッチング素子）、１６は電源線、１７はグランド線（電源線）、２０、３０は電圧検出回路、２１、３１は論理回路、２２、３２は比較回路、２３、２４はプリドライブ回路、Ｔ１１、Ｔ１２はトランジスタ（出力トランジスタ）、Ｔ１６、Ｔ２９はトランジスタ（判定用トランジスタ）、３６はコンパレータ（比較回路）である。
【発明の属する技術分野】
本発明は、電源線間にハイサイド側スイッチング回路とロウサイド側スイッチング回路とが出力端子を介して直列に接続され、その出力端子に接続されたスイッチング素子をオンオフ駆動する駆動回路に関する。
【０００２】
【発明が解決しようとする課題】
この種の駆動回路の従来構成について、図９および図１０を参照しながら説明する。図１０は、駆動回路の電気的構成を概略的に示している。ＩＣとして構成された駆動回路１は、入力端子２に与えられる制御信号Ｓａに従って、出力端子３に接続されたスイッチング素子例えばＮチャネル型ＭＯＳＦＥＴ４のゲートに対し駆動用の電圧Ｖｏを出力するように構成されている。この駆動回路１において、正側の電源線５と負側の電源線６（以下、グランド線６と称す）との間には、ハイサイド側トランジスタＴ１のコレクタ・エミッタ間、抵抗Ｒ１、およびロウサイド側トランジスタＴ２のコレクタ・エミッタ間が直列に接続され、抵抗Ｒ１とトランジスタＴ２のコレクタとの共通接続点が上記出力端子３に接続されている。
【０００３】
さらに、駆動回路１は、プリドライブ回路７、８、入力端子２とこれらプリドライブ回路７、８の入力端子との間に介在するトランジスタＴ３、およびトランジスタＴ３にバイアス電流を供給する定電流回路ＣＳ１を備えている。プリドライブ回路７、８は、トランジスタＴ３からの信号を受けて互いに反転した論理で動作し、それぞれトランジスタＴ１、Ｔ２を駆動するようになっている。
【０００４】
すなわち、上記駆動回路１はプッシュプル回路であって、入力端子２にＬレベルの制御信号Ｓａが与えられると、トランジスタＴ３がオフ、トランジスタＴ１がオン、トランジスタＴ２がオフとなり、ＭＯＳＦＥＴ４のゲートには電源線５の電圧Ｖｂが印加されてＭＯＳＦＥＴ４がオン状態となる。また、入力端子２にＨレベルの制御信号Ｓａが与えられると、トランジスタＴ３がオン、トランジスタＴ１がオフ、トランジスタＴ２がオンとなり、ＭＯＳＦＥＴ４のゲートにはグランド線６の電圧（０Ｖ）が印加されてＭＯＳＦＥＴ４がオフ状態となる。
【０００５】
図９は、この駆動回路１の具体的な回路構成の一例を示している。ただし、この図９に示す駆動回路１のプリドライブ回路７、８は、回路構成を簡単化するために一部回路を共用化した構成となっている。すなわち、プリドライブ回路７、８は、トランジスタＴ１をオフさせるとともにトランジスタＴ２をオンさせるためのトランジスタＴ４、トランジスタＴ２をオフさせるためのトランジスタＴ５、トランジスタＴ４を駆動するためのトランジスタＴ６、および抵抗Ｒ２〜Ｒ８から構成されている。
【０００６】
ここで、Ｌレベルの制御信号ＳａによりトランジスタＴ３がオフすると、トランジスタＴ５、Ｔ６がオン、トランジスタＴ４がオフとなって、トランジスタＴ１がオン、トランジスタＴ２がオフとなる。また、Ｈレベルの制御信号ＳａによりトランジスタＴ３がオンすると、トランジスタＴ５、Ｔ６がオフ、トランジスタＴ４がオンとなって、トランジスタＴ１がオフ、トランジスタＴ２がオンとなる。
【０００７】
ところで、ＭＯＳＦＥＴ４には、そのゲート・ソース間およびゲート・ドレイン間にそれぞれ容量Ｃｇｓおよび容量Ｃｇｄが存在している。これらのゲート容量は、図１０において等価的に破線で示されている。ＭＯＳＦＥＴ４のターンオン時間およびターンオフ時間を短縮化し、ＭＯＳＦＥＴ４を高速にスイッチング動作させるためには、駆動回路１に大きな電流出力能力を持たせ、オンオフ切り換え時において上記ＭＯＳＦＥＴ４のゲート容量を大きな電流で充放電する必要がある。
【０００８】
そこで、駆動回路１においては、ＭＯＳＦＥＴ４がオン状態からオフ状態に切り換わる際、トランジスタＴ２がコレクタ電流としてＭＯＳＦＥＴ４のゲート容量の電荷を短時間で引き抜けるように、トランジスタＴ２のベース電流が大きく設定されている。また、ＭＯＳＦＥＴ４がオフ状態からオン状態に切り換わる際、トランジスタＴ１がコレクタ電流としてＭＯＳＦＥＴ４のゲート容量を短時間で充電できるように、トランジスタＴ１のベース電流も大きく設定されている。こうしたベース電流の設定は、抵抗Ｒ４、Ｒ６などの抵抗値の設定により行われる。
【０００９】
しかしながら、主として電源線５から抵抗Ｒ６およびトランジスタＴ４を介して流れるトランジスタＴ２のベース電流は、オンオフ切り換え時のみならず、トランジスタＴ２がオン状態（ＭＯＳＦＥＴ４がオフ状態）にある定常動作期間中にも継続して流れ続ける。従って、ターンオフ時間の短縮化のためにトランジスタＴ２のベース電流を増やすほど、駆動回路１の消費電流が増大し、抵抗Ｒ４、Ｒ６などでの損失が定常的に増大して発熱が大きくなってしまう。特に、駆動回路１はＩＣ化されているので、発熱が大きいとＩＣとして動作を保証する周囲温度を低下させてしまう。
【００１０】
また、具体的には図示しないが、例えばスイッチング素子としてＰチャネル型のＭＯＳＦＥＴを駆動する駆動回路においては、上述同様の理由によって、ハイサイド側のトランジスタＴ１がオン状態にある定常動作期間中に大きなベース電流が流れ続け、やはり回路損失が増大してしまう。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、その目的は、駆動対象であるスイッチング素子のスイッチング速度を低下させることなく、自らの消費電流および消費電力を低減可能な駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載した手段によれば、ハイサイド側スイッチング回路がオン、ロウサイド側スイッチング回路がオフになると、出力端子つまりスイッチング素子の制御端子（ゲートまたはベース）にハイサイド側電源線の電圧が印加されてスイッチング素子がターンオンする。また、ハイサイド側スイッチング回路がオフ、ロウサイド側スイッチング回路がオンになると、制御端子にロウサイド側電源線の電圧が印加されてスイッチング素子がターンオフする。
【００１３】
一般に、スイッチング素子の制御端子と主端子（ソースおよびドレインまたはエミッタおよびコレクタ）との間には容量成分（ゲート容量またはベース容量）が存在するので、スイッチング素子を高速にスイッチング動作させるために、ハイサイド側スイッチング回路およびロウサイド側スイッチング回路は大きな電流出力能力を有している。これに伴って、ハイサイド側スイッチング回路およびロウサイド側スイッチング回路は、そのオン状態において大きな電流を消費してしまう。
【００１４】
本駆動回路は、電圧検出回路により検出された出力電圧がオフ判定電圧よりも高い場合、つまりスイッチング素子がターンオフ過程にある場合には、ロウサイド側スイッチング回路をオン状態に保つので、スイッチング素子の制御端子に対し十分な駆動電流が供給され、従来回路と同程度に短いターンオフ時間を得られる。また、本駆動回路は、電圧検出回路により検出された出力電圧がオフ判定電圧以下である場合、つまりスイッチング素子がオフ状態にある場合には、ロウサイド側スイッチング回路をオフ状態に保つので、ロウサイド側スイッチング回路の消費電流を低減することができる。
【００１５】
その結果、駆動回路全体としての消費電力（つまり発熱）が小さくなって、従来よりも周囲温度が高い環境下においても本駆動回路を使用可能となる。本駆動回路は、スイッチング素子をオフ状態とする時間が長いほど、消費電流および消費電力の低減効果が大きくなる。
【００１６】
請求項２に記載した手段によれば、電圧検出回路により検出された出力電圧がオン判定電圧よりも低い場合、つまりスイッチング素子がターンオン過程にある場合には、ハイサイド側スイッチング回路がオン状態に保たれるので、スイッチング素子の制御端子に対し十分な駆動電流が供給され、従来回路と同程度に短いターンオン時間を得られる。また、本駆動回路は、電圧検出回路により検出された出力電圧がオン判定電圧以上である場合、つまりスイッチング素子がオン状態にある場合には、ハイサイド側スイッチング回路をオフ状態に保つので、ハイサイド側スイッチング回路の消費電流および消費電力を低減ことができる。
【００１７】
その結果、駆動回路全体としての発熱が小さくなって、従来よりも周囲温度が高い環境下においても本駆動回路を使用可能となる。本駆動回路は、スイッチング素子をオン状態とする時間が長いほど、消費電流および消費電力の低減効果が大きくなる。
【００１８】
請求項３に記載した手段によれば、請求項１に記載した構成と請求項２に記載した構成とをともに有しているので、従来回路と同程度に短いターンオフ時間とターンオン時間とを確保しつつロウサイド側スイッチング回路およびハイサイド側スイッチング回路の消費電流を低減することができる。その結果、スイッチング素子のオンオフ駆動パターンにかかわらず、駆動回路の消費電力（つまり発熱）を小さくすることができる。
【００１９】
請求項４に記載した手段によれば、論理回路は、比較回路から出力電圧がオフ判定電圧よりも高いという比較結果を受けると、プリドライブ回路が出力トランジスタをオン駆動するように当該プリドライブ回路を制御し、比較回路から出力電圧がオフ判定電圧以下であるという比較結果を受けると、プリドライブ回路が出力トランジスタをオフ駆動するように当該プリドライブ回路を制御する。この制御により、出力電圧がオフ判定電圧以下である場合における出力トランジスタのベース電流（またはゲート駆動電流）をカットして、消費電流を低減することができる。
【００２０】
請求項５に記載した手段によれば、論理回路は、比較回路から出力電圧がオン判定電圧よりも低いという比較結果を受けると、プリドライブ回路が出力トランジスタをオン駆動するように当該プリドライブ回路を制御し、比較回路から出力電圧がオン判定電圧以上であるという比較結果を受けると、プリドライブ回路が出力トランジスタをオフ駆動するように当該プリドライブ回路を制御する。この制御により、出力電圧がオン判定電圧以上である場合における出力トランジスタのベース電流（またはゲート駆動電流）をカットして、消費電流を低減することができる。
【００２１】
請求項６に記載した手段によれば、比較回路としてのコンパレータが、電圧検出回路により検出された出力電圧とオフ判定電圧またはオン判定電圧とを比較して、ＨレベルまたはＬレベルの比較結果を出力する。
【００２２】
請求項７に記載した手段によれば、電圧検出回路により検出された出力電圧が判定用トランジスタのオンしきい値よりも低い場合には、比較結果として判定用トランジスタがオフとなり、前記検出された出力電圧が判定用トランジスタのオンしきい値よりも高い場合には、比較結果として判定用トランジスタがオンとなる。
【００２３】
請求項８に記載した手段によれば、出力電圧は抵抗分圧回路により分圧されて検出されるので、この抵抗分圧比を適宜設定することにより、オフ判定電圧レベルおよびオン判定電圧レベルをスイッチング素子のオンしきい値特性に応じて任意に設定可能となる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図１ないし図４を参照しながら説明する。
図２には、駆動回路（１チャンネル分）の電気的構成が概略的に示されている。この図２に示される駆動回路１１の例えば６チャンネル分の回路が、図示しない他の回路とともにエンジン制御用のＩＣを構成している。駆動回路１１は、図示しないＣＰＵから上記ＩＣの入力端子１２に与えられる制御信号Ｓａに従って、上記ＩＣの出力端子１３に接続されたスイッチング素子例えばＮチャネル型のＭＯＳＦＥＴ１４のゲートに対して駆動用の電圧Ｖｏを出力するように構成されている。
【００２５】
ＭＯＳＦＥＴ１４のドレインと図示しないバッテリの正側端子との間には、図示しないソレノイドなどの負荷が接続されている。また、ＭＯＳＦＥＴ１４のソースは、前記バッテリの負側端子に繋がるパワー用のグランド線１５に接続されている。一般に、ＭＯＳＦＥＴ１４のゲート・ソース間およびゲート・ドレイン間には、それぞれ容量Ｃｇｓおよび容量Ｃｇｄが存在している。これらのゲート容量は、図２において等価的に破線で示されている。
【００２６】
上記ＩＣ内部の正側の電源線１６と負側の電源線１７（以下、グランド線１７と称す）には、バッテリから図示しないイグニッションスイッチを介して電源電圧Ｖｂ（例えば１４Ｖ）が供給されている。これら電源線１６とグランド線１７との間には、ＮＰＮ型トランジスタＴ１１のコレクタ・エミッタ間、抵抗Ｒ１１、およびＮＰＮ型トランジスタＴ１２のコレクタ・エミッタ間が直列に接続され、抵抗Ｒ１１とトランジスタＴ１２のコレクタとの共通接続点が上記出力端子１３に接続されている。トランジスタＴ１１、Ｔ１２は、それぞれハイサイド側の出力トランジスタ、ロウサイド側の出力トランジスタに相当する。
【００２７】
駆動回路１１は、トランジスタＴ１１を制御するための出力制御回路１８、トランジスタＴ１２を制御するための出力制御回路１９、入力端子１２と出力制御回路１７、１８の各入力端子との間に介在するＮＰＮ型のトランジスタＴ１３、およびトランジスタＴ１３にバイアス電流を供給する定電流回路ＣＳ１１を備えている。また、出力端子１３とグランド線１７との間には、出力端子１３の電圧（出力電圧Ｖｏ）を検出するための電圧検出回路２０が設けられている。ここで、トランジスタＴ１１と出力制御回路１８とがハイサイド側スイッチング回路に相当し、トランジスタＴ１２と出力制御回路１９とがロウサイド側スイッチング回路に相当する。
【００２８】
図１には、駆動回路１１の具体的な回路構成が示されている。この図１において、定電流回路ＣＳ１２、ＣＳ１４〜ＣＳ１７、ＮＰＮ型のトランジスタＴ１４、Ｔ１５、Ｔ１７〜Ｔ２０、および抵抗Ｒ１２〜Ｒ１７により論理回路２１が構成され、定電流回路ＣＳ１３とＮＰＮ型のトランジスタＴ１６（判定用トランジスタに相当）により比較回路２２が構成されている。
【００２９】
また、ＰＮＰ型のトランジスタＴ２１、ＮＰＮ型のトランジスタＴ２２、Ｔ２３、および抵抗Ｒ１８〜Ｒ２０によりハイサイド側のプリドライブ回路２３が構成され、ＰＮＰ型のトランジスタＴ２４、ＮＰＮ型のトランジスタＴ２５、Ｔ２６、および抵抗Ｒ２１〜Ｒ２４によりロウサイド側のプリドライブ回路２４が構成されている。
【００３０】
図２に示す出力制御回路１８は、図１に示す論理回路２１およびプリドライブ回路２２から構成され、図２に示す出力制御回路１９は、図１に示す論理回路２１、比較回路２２、およびプリドライブ回路２４から構成されている。このように、図１に示す回路にあっては、出力制御回路１８と１９とは一部の回路（論理回路２１）について共用化された回路構成となっている。
【００３１】
論理回路２１において、定電流回路ＣＳ１２とグランド線１７との間には、トランジスタＴ１４とＴ１５の各コレクタ・エミッタ間が並列に接続され、定電流回路ＣＳ１４〜ＣＳ１７とグランド線１７との各間には、それぞれトランジスタＴ１７〜Ｔ２０のコレクタ・エミッタ間が接続されている。トランジスタＴ１４、Ｔ１７、Ｔ１８の各ベースは、それぞれ抵抗Ｒ１３、Ｒ１４、Ｒ１５を介してトランジスタＴ１３のコレクタに接続され、トランジスタＴ１９、Ｔ２０の各ベースは、それぞれ抵抗Ｒ１６、Ｒ１７を介してトランジスタＴ１８のコレクタに接続されている。また、トランジスタＴ１５のベースには、トランジスタＴ１６のコレクタが接続されている。
【００３２】
プリドライブ回路２３において、電源線１６とグランド線１７との間には、抵抗Ｒ１８、Ｒ１９、トランジスタＴ２２のコレクタ・エミッタ間が直列に接続されているとともに、トランジスタＴ２１のエミッタ・コレクタ間、抵抗Ｒ２０、トランジスタＴ２３のコレクタ・エミッタ間が直列に接続されている。トランジスタＴ２１、Ｔ２２、Ｔ２３の各ベースは、それぞれ抵抗Ｒ１８とＲ１９との共通接続点、トランジスタＴ２０のコレクタ、トランジスタＴ１７のコレクタに接続されており、トランジスタＴ２３のコレクタは上記トランジスタＴ１１のベースに接続されている。
【００３３】
プリドライブ回路２４において、電源線１６とグランド線１７との間には、抵抗Ｒ２１、Ｒ２２、トランジスタＴ２５のコレクタ・エミッタ間が直列に接続されているとともに、トランジスタＴ２４のエミッタ・コレクタ間、抵抗Ｒ２３、トランジスタＴ２６のコレクタ・エミッタ間が直列に接続されている。トランジスタＴ２４、Ｔ２５、Ｔ２６の各ベースは、それぞれ抵抗Ｒ２１とＲ２２との共通接続点、トランジスタＴ１４およびＴ１５のコレクタ、トランジスタＴ１９のコレクタに接続されており、トランジスタＴ２６のコレクタは上記トランジスタＴ１２のベースに接続されている。なお、トランジスタＴ１２のベース・エミッタ間には抵抗Ｒ２４が接続されている。
【００３４】
電圧検出回路２０は、出力端子１３とグランド線１７との間に直列接続された抵抗Ｒ２５、Ｒ２６からなる抵抗分圧回路により構成されており、この電圧検出回路２０により検出された検出出力電圧Ｖｐは、抵抗Ｒ２７を介してトランジスタＴ１６のベースに印加されるようになっている。ここで、出力電圧Ｖｏと検出出力電圧Ｖｐとは以下の（１）式の関係を有している。なお、本実施形態においては、抵抗Ｒ１１〜Ｒ２７の各抵抗値を、それぞれ符号と同じＲ１１〜Ｒ２７を用いて表している。
Ｖｐ＝Ｒ２６／（Ｒ２５＋Ｒ２６）・Ｖｏ …（１）
【００３５】
また、本実施形態においては、電圧検出回路２０に流れる電流が小さくなるようにＲ２５＝１ｋΩ、Ｒ２６＝１００ｋΩに設定したため、近似的には以下の （２）式が成立するようになっている。
Ｖｐ＝Ｖｏ …（２）
【００３６】
次に、本実施形態の作用について図３および図４も参照しながら説明する。 まず、入力端子１２に与えられる制御信号Ｓａのレベル変化時における駆動回路１１の動作について説明する。なお、本実施形態において、ＬレベルとはトランジスタのＶｆ（約０．７Ｖ）よりも低い電圧（例えば０Ｖ）を意味し、ＨレベルとはトランジスタのＶｆ以上の電圧を意味している。また、本実施形態で用いられる制御信号Ｓａは、例えば４ｍｓ周期のＨレベルパルス信号（パルス幅：２００μｓ〜４００μｓ）である。
【００３７】
（１）制御信号ＳａがＨレベルからＬレベルに変化する場合
トランジスタＴ１３がオフ、トランジスタＴ１４、Ｔ１７、Ｔ１８がオン、トランジスタＴ１９、Ｔ２０がオフとなる。トランジスタＴ１４がオンするため、トランジスタＴ１４、Ｔ１５のコレクタ電圧は、検出出力電圧Ｖｐの大きさにかかわらずＬレベルとなる。
【００３８】
論理回路２１による上記動作により、ハイサイド側にあっては、トランジスタＴ２２がオン、トランジスタＴ２３がオフとなり、トランジスタＴ２１およびトランジスタＴ１１がオンとなる。また、ロウサイド側にあっては、トランジスタＴ２５がオフ、トランジスタＴ２６がオンとなり、トランジスタＴ２４およびトランジスタＴ１２がオフとなる。
【００３９】
その結果、駆動回路１１は、制御信号Ｓａのレベル変化時において、電源線１６からトランジスタＴ１１、抵抗Ｒ１１、出力端子１３を介してＭＯＳＦＥＴ１４のゲート容量に対して充電電流を出力する。このゲート容量の充電すなわちゲート駆動に伴って、出力電圧Ｖｏは０Ｖからほぼ電圧Ｖｂに等しいレベルにまで急上昇し、その出力電圧ＶｏがＭＯＳＦＥＴ１４のしきい値Ｖｔｈ以上になるとＭＯＳＦＥＴ１４がオン状態に移行する。
【００４０】
（２）制御信号ＳａがＬレベルからＨレベルに変化する場合
トランジスタＴ１３がオン、トランジスタＴ１４、Ｔ１７、Ｔ１８がオフ、トランジスタＴ１９、Ｔ２０がオンとなる。これにより、ハイサイド側にあっては、トランジスタＴ２２がオフ、トランジスタＴ２３がオンとなり、トランジスタＴ２１およびトランジスタＴ１１がオフとなる。これに対し、トランジスタＴ１４、Ｔ１５のコレクタ電圧、ひいてはロウサイド側のトランジスタＴ２４、Ｔ２５、Ｔ１２のオンオフ状態は、出力電圧Ｖｏの大きさに応じて決定される。
【００４１】
すなわち、制御信号ＳａがＬレベルからＨレベルに変化した後、出力電圧Ｖｏが以下の（３）式を満たしている期間は、トランジスタＴ１６がオンとなり、これによりトランジスタＴ１５がオフとなる。
Ｖｏ≧（Ｒ２５＋Ｒ２６）／Ｒ２６・Ｖｆ …（３）
【００４２】
この期間、トランジスタＴ１４、Ｔ１５のコレクタ電圧はＨレベルとなる。これにより、ロウサイド側のトランジスタＴ２５がオン、トランジスタＴ２６がオフとなり、トランジスタＴ２４およびトランジスタＴ１２がオンとなる。
【００４３】
その結果、駆動回路１１は、ＭＯＳＦＥＴ１４のゲート容量に蓄積された電荷を、出力端子１３およびトランジスタＴ１２を介してグランド線１７へと放電させる。このゲート容量の放電すなわちゲート駆動に伴って、出力電圧Ｖｏはほぼ電圧Ｖｂに等しい電圧レベルから急激に下降し、その出力電圧ＶｏがＭＯＳＦＥＴ１４のしきい値Ｖｔｈ未満になるとＭＯＳＦＥＴ１４がオフ状態に移行する。
【００４４】
ＭＯＳＦＥＴ１４がオフ状態に移行した後、出力電圧Ｖｏがさらに低下して以下の（４）式を満たすようになると、トランジスタＴ１６がオフとなり、これによりトランジスタＴ１５がオンとなる。この（４）式の右辺により計算される電圧は、本発明におけるオフ判定電圧に相当し、このオフ判定電圧はＭＯＳＦＥＴ１４のしきい値Ｖｔｈよりも低い値となるように設定されている。
Ｖｏ＜（Ｒ２５＋Ｒ２６）／Ｒ２６・Ｖｆ …（４）
【００４５】
そして、トランジスタＴ１６がオフ（トランジスタＴ１５がオン）になると、ロウサイド側のトランジスタＴ２５がオンからオフに変化し、その結果トランジスタＴ２４およびトランジスタＴ１２がオンからオフに変化する。
【００４６】
このように、制御信号ＳａがＬレベルからＨレベルに変化する場合には、少なくともＭＯＳＦＥＴ１４がオン状態からオフ状態に移行するまでの期間においては、ロウサイド側のトランジスタＴ１２がオンとなって、ゲート容量に蓄積された電荷が急速に引き抜かれる。そして、ＭＯＳＦＥＴ１４がオフ状態の下で（４）式の条件が満たされている場合において、ハイサイド側のトランジスタＴ１１に加えロウサイド側のトランジスタＴ１２もオフ状態となる。
【００４７】
この場合、電圧検出回路２０を構成する抵抗Ｒ２５、Ｒ２６は、ＭＯＳＦＥＴ１４のゲートに対してプルダウン抵抗として機能するので、トランジスタＴ１１、Ｔ１２がともにオフ状態となっても、ＭＯＳＦＥＴ１４のゲートがハイインピーダンスの状態になることはない。また、例えばノイズの混入によりゲート電圧がオフ判定電圧以上に上昇すると、ロウサイド側のトランジスタＴ１２が直ちにオンしてゲート電圧を低下させる。このため、ＭＯＳＦＥＴ１４が誤ってオン状態となることがなくなる。
【００４８】
続いて、本実施形態の駆動回路１１、および「発明が解決しようとする課題」において従来構成として説明した駆動回路１（図９参照）について、制御信号ＳａがＨレベルの場合における消費電流および消費電力を計算する。
【００４９】
（１）駆動回路１１（本実施形態）
ロウサイド側のトランジスタＴ１２がオフ状態となることにより低減される消費電流は（５）式の通りである。
トランジスタＴ１２がオフ状態の場合における消費電流および消費電力は、それぞれ以下の（６）式および（７）式のようになる。ここで、ＩＣＳは定電流回路ＣＳ１１〜ＣＳ１７の電流値である。
この（７）式において、第１項は、定電流回路ＣＳ１１、ＣＳ１２、ＣＳ１６、ＣＳ１７の電流による消費電力で、第２項は、定電流回路ＣＳ１３、ＣＳ１４、ＣＳ１５の電流による消費電力である。また第３項は、トランジスタＴ１２がオフ状態となった時の出力電圧Ｖｏ（ＶＢＥ（Ｔ１６） ）による消費電力である。
【００５２】
ここで、実際の回路における設計値として、Ｖｂ＝１４Ｖ、ＶＢＥ＝０．７Ｖ、ＶＣＥ＝０．０５Ｖ、Ｒ２５＝１ｋΩ、Ｒ２６＝１００ｋΩ、ＩＣＳ＝５０μＡを用いて上記（６）式および（７）式を計算すると、消費電流＝０．３５ｍＡ、消費電力＝０．１２ｍＷとなる。
【００５３】
（２）駆動回路１（従来回路）
ここで、実際の回路における設計値として、Ｖｂ＝１４Ｖ、ＶＢＥ＝０．７Ｖ、ＶＣＥ＝０．０５Ｖ、Ｒ４＝２４ｋΩ、Ｒ６＝３．９ｋΩ、ＩＣＳ＝５０μＡを用いて上記（８）式および（９）式を計算すると、消費電流＝３．９７ｍＡ、消費電力＝５４．９１ｍＷとなる。
【００５５】
従って、本実施形態の駆動回路１１と従来構成の駆動回路１とについて、制御信号ＳａがＨレベルの場合における消費電流および消費電力を比較すると、駆動回路１１の方が消費電流として３．６２ｍＡ、消費電力として５４．７９ｍＷだけ低減する。消費電力が低減したことに伴って、駆動回路１１の発熱も小さくなる。
【００５６】
なお、ここでは駆動回路１１を駆動回路１と比較したが、駆動回路１１を当該駆動回路１１から本発明の特徴部分である電圧検出回路２０と比較回路２２とを除いた駆動回路と比較した場合であっても、制御信号ＳａがＨレベルの場合における消費電流および消費電力は、駆動回路１１の方が低減される。
【００５７】
図３および図４は、それぞれ駆動回路１１および駆動回路１について、制御信号ＳａをＨレベル、Ｌレベル、Ｈレベルと変化させた場合における消費電流のシミュレーション波形を示している。これら、図３および図４において、横軸は時間（μｓ）、縦軸は消費電流（Ａ）を示しており、回路定数は上述した値を使用している。
【００５８】
制御信号ＳａがＨレベルの期間（０〜１０μｓ、２０〜３０μｓ）において、図３に示す駆動回路１１の消費電流は、図４に示す駆動回路１の消費電流に比べ十分に低減していることが分かる。
【００５９】
また、駆動回路１１の場合、制御信号ＳａがＨレベルからＬレベルに変化する時、トランジスタＴ１１、Ｔ１２がともにオフの状態からトランジスタＴ１１がオン状態に移行するので、トランジスタＴ１１およびＴ１２を通過する貫通電流が流れない。このため、制御信号ＳａがＨレベルからＬレベルに変化する時に一時的に流れる消費電流は、ＭＯＳＦＥＴ１４のゲート容量の充電電流によるもののみとなり、その消費電流（最大値０．１Ａ）は、貫通電流が流れる駆動回路１の消費電流（最大値０．２４Ａ）に比べて小さくなる。
【００６０】
なお、制御信号ＳａがＬレベルからＨレベルに変化する時、駆動回路１１の消費電流がわずかに増加しているが、これはシミュレーションに用いたＰＮＰ型のトランジスタＴ２１のターンオフ時間が長いために、貫通電流が発生していることによる。この貫通電流は、トランジスタＴ２１に高速タイプのトランジスタを採用することにより抑制することができる。
【００６１】
以上説明したように、本実施形態の駆動回路１１は、電源線１６とグランド線１７との間に出力端子１３を挟んでハイサイド側のトランジスタＴ１１とロウサイド側のトランジスタＴ１２とが直列接続された構成を備えるとともに、これらトランジスタＴ１１、Ｔ１２が大きな電流駆動能力を持つように、トランジスタＴ１１、Ｔ１２に対しそれぞれ大きなベース電流を供給可能なプリドライブ回路２３、２４を備えている。
【００６２】
従って、駆動回路１１は、プリドライブ回路２３を用いてトランジスタＴ１１をオンすることにより、出力端子１３に接続されたＭＯＳＦＥＴ１４のゲート容量を大電流で充電でき、ＭＯＳＦＥＴ１４のターンオン時間を短縮できる。また、駆動回路１１は、プリドライブ回路２４を用いてトランジスタＴ１２をオンすることにより、ＭＯＳＦＥＴ１４のゲート容量を大電流で放電でき、ＭＯＳＦＥＴ１４のターンオフ時間を短縮できる。
【００６３】
さらに、駆動回路１１は、出力電圧Ｖｏ（つまりＭＯＳＦＥＴ１４のゲート電圧）を検出する電圧検出回路２０と、その検出された出力電圧ＶｏとＭＯＳＦＥＴ１４のしきい値Ｖｔｈよりも低く設定されたオフ判定電圧とを比較する比較回路２２とを備え、出力電圧Ｖｏがオフ判定電圧よりも低下している場合にプリドライブ回路２４をオフ状態としてトランジスタＴ１２へのベース電流の供給を停止するよう構成されている。
【００６４】
この構成により、ＭＯＳＦＥＴ１４がターンオフ過程にある場合には、トランジスタＴ１２がオンとなってＭＯＳＦＥＴ１４が急速にターンオフし、ＭＯＳＦＥＴ１４がターンオフした後は、プリドライブ回路２４に流れる電流（トランジスタＴ１２のベース電流を含む）がカットされて消費電流、消費電力が低減する。その結果、従来の駆動回路１と比較して、（ターンオン時間は勿論）ターンオフ時間を増大させることなく、駆動回路１１が形成されたＩＣの発熱を低減することができる。これにより、上記ＩＣは、従来の駆動回路１が形成されたＩＣよりも周囲温度が高い環境下において使用可能になるとともに、より多くの駆動回路１１（より多くのチャンネル）を内蔵した状態で使用可能となる。
【００６５】
この駆動回路１１は、ＭＯＳＦＥＴ１４がオフ状態にある時間が長いほど消費電流および消費電力の低減効果が大きくなる。また、電圧検出回路２０を構成する抵抗Ｒ２５、Ｒ２６が、ＭＯＳＦＥＴ１４のゲートに対してプルダウン抵抗として機能するので、トランジスタＴ１１、Ｔ１２がオフとなってもＭＯＳＦＥＴ１４は安定してオフ状態に保持される。
【００６６】
（第２の実施形態）
次に、本発明の第２の実施形態について、駆動回路（１チャンネル分）の電気的構成を概略的に示す図６および具体的に示す図５を参照しながら説明する。上述した第１の実施形態は、Ｎチャネル型のＭＯＳＦＥＴ１４がオフ状態にある場合の消費電力を低減するように構成されていたのに対し、本実施形態は、Ｐチャネル型のＭＯＳＦＥＴがオフ状態にある場合の消費電力を低減するように構成されている点を異にする。なお、図５および図６において、それぞれ図１および図２と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００６７】
図６において、駆動回路２５が形成されたＩＣの出力端子１３には、スイッチング素子としてＰチャネル型のＭＯＳＦＥＴ２６のゲートが接続されている。このＭＯＳＦＥＴ２６のドレインは、図示しないソレノイドなどの負荷に接続されており、ＭＯＳＦＥＴ２６のソースは、バッテリの正側端子に繋がるパワー用の電源線２７に接続されている。ＭＯＳＦＥＴ２６にも、破線で示すゲート容量Ｃｇｓ、Ｃｇｄが存在する。
【００６８】
駆動回路２５は、トランジスタＴ１１を駆動するための出力制御回路２８およびトランジスタＴ１２を制御するための出力制御回路２９を備えている。また、出力端子１３と電源線１６との間には、出力端子１３の電圧（出力電圧Ｖｏ）を検出するための電圧検出回路３０が設けられている。ここで、トランジスタＴ１１と出力制御回路２８とがハイサイド側スイッチング回路に相当し、トランジスタＴ１２と出力制御回路２９とがロウサイド側スイッチング回路に相当する。なお、本実施形態でいう出力電圧Ｖｏは、電源線１６の電位を基準電位とするとともに、負方向（つまり電源線１６の電位から下がる方向）を正方向の電圧としている。
【００６９】
図５において、比較回路３２は、定電流回路ＣＳ１８とＮＰＮ型のトランジスタＴ２９（判定用トランジスタに相当）とから構成されている。トランジスタＴ２９のベース・エミッタ間には抵抗Ｒ２８が接続されている。また、論理回路３１において、トランジスタＴ２０にはトランジスタＴ２８が並列に接続されており、そのトランジスタＴ２８のベースは上記トランジスタＴ２９のコレクタに接続されている。
【００７０】
電圧検出回路３０は、出力端子１３と電源線１６との間に直列接続された抵抗Ｒ２９とＲ３０との抵抗分圧回路、エミッタが電源線１６に接続されたＰＮＰ型のトランジスタＴ２７、このトランジスタＴ２７のベースと前記抵抗分圧回路の分圧点との間に接続された抵抗Ｒ３１とから構成されている。トランジスタＴ２７のベースは、抵抗Ｒ３２を介して上記トランジスタＴ２９のベースに接続されている。
【００７１】
次に、本実施形態の作用について説明する。
入力端子１２に与えられる制御信号Ｓａのレベル変化時における動作は、以下のようになる。
【００７２】
（１）制御信号ＳａがＨレベルからＬレベルに変化する場合
トランジスタＴ１３がオフ、トランジスタＴ１４、Ｔ１７、Ｔ１８がオン、トランジスタＴ１９、Ｔ２０がオフとなる。これにより、ロウサイド側にあっては、トランジスタＴ２５がオフ、トランジスタＴ２６がオンとなり、トランジスタＴ２４およびトランジスタＴ１２がオフとなる。これに対し、トランジスタＴ２０、Ｔ２８のコレクタ電圧、ひいてはハイサイド側のトランジスタＴ２２、Ｔ１１のオンオフ状態は、出力電圧Ｖｏの大きさに応じて決定される。
【００７３】
すなわち、制御信号ＳａがＨレベルからＬレベルに変化した後、出力電圧Ｖｏが以下の（１０）式を満たしている期間は、トランジスタＴ２７、Ｔ２９がオンとなり、これによりトランジスタＴ２８がオフとなる。
Ｖｏ≧（Ｒ２９＋Ｒ３０）／Ｒ３０・Ｖｆ …（１０）
【００７４】
この期間、トランジスタＴ２０、Ｔ２８のコレクタ電圧はＨレベルとなる。これにより、ハイサイド側のトランジスタＴ２２がオン、トランジスタＴ２３がオフとなり、トランジスタＴ２１およびトランジスタＴ１１がオンとなる。
【００７５】
その結果、駆動回路２５は、ＭＯＳＦＥＴ２６のゲート容量に蓄積された電荷を、出力端子１３およびトランジスタＴ１１を介して電源線１６へと放電させる。これにより、出力電圧Ｖｏがしきい値Ｖｔｈ未満になるとＭＯＳＦＥＴ２６がオフ状態に移行する。
【００７６】
ＭＯＳＦＥＴ２６がオフ状態に移行した後、出力電圧Ｖｏがさらに低下して以下の（１１）式を満たすようになると、トランジスタＴ２７、Ｔ２９がオフとなり、これによりトランジスタＴ２８がオンとなる。この（１１）式の右辺により計算される電圧は、本発明におけるオフ判定電圧に相当し、このオフ判定電圧はＭＯＳＦＥＴ２６のしきい値Ｖｔｈよりも低い値となるように設定されている。
Ｖｏ＜（Ｒ２９＋Ｒ３０）／Ｒ３０・Ｖｆ …（１１）
【００７７】
そして、トランジスタＴ２９がオフ（トランジスタＴ２８がオン）になると、ハイサイド側のトランジスタＴ２２がオンからオフに変化し、その結果トランジスタＴ２１およびトランジスタＴ１１がオンからオフに変化する。なお、電圧検出回路３０を構成する抵抗Ｒ２９、Ｒ３０は、ＭＯＳＦＥＴ２６のゲートに対してプルアップ抵抗として機能する。
【００７８】
（２）制御信号ＳａがＬレベルからＨレベルに変化する場合
トランジスタＴ１３がオン、トランジスタＴ１４、Ｔ１７、Ｔ１８がオフ、トランジスタＴ１９、Ｔ２０がオンとなる。トランジスタＴ２０がオンするため、トランジスタＴ１９、Ｔ２０のコレクタ電位は、検出出力電圧Ｖｐの大きさにかかわらずＬレベルとなる。
【００７９】
その結果、ハイサイド側にあっては、トランジスタＴ２２がオフ、トランジスタＴ２３がオンとなり、トランジスタＴ２１およびトランジスタＴ１１がオフとなる。また、ロウサイド側にあっては、トランジスタＴ２５がオン、トランジスタＴ２６がオフとなり、トランジスタＴ２４およびトランジスタＴ１２がオンとなる。出力電圧ＶｏがＭＯＳＦＥＴ２６のしきい値Ｖｔｈ以上になると、ＭＯＳＦＥＴ２６がオン状態に移行する。
【００８０】
以上説明したように、本実施形態の駆動回路２５は、電源線１６の電位を基準とした出力電圧Ｖｏを検出する電圧検出回路３０と、その検出された出力電圧ＶｏとＭＯＳＦＥＴ２６のしきい値Ｖｔｈよりも低く設定されたオフ判定電圧とを比較する比較回路３２とを備え、出力電圧Ｖｏがオフ判定電圧よりも低下している場合にプリドライブ回路２３をオフ状態としてトランジスタＴ１１へのベース電流の供給を停止するよう構成されている。
【００８１】
従って、ＭＯＳＦＥＴ２６がターンオフ過程にある場合には、トランジスタＴ１１がオンとなってＭＯＳＦＥＴ２６が急速にターンオフし、ＭＯＳＦＥＴ２６がターンオフした後は、プリドライブ回路２３に流れる電流（トランジスタＴ１１のベース電流を含む）がカットされて駆動回路２５の消費電流および消費電力が低減する。その結果、第１の実施形態と同様の効果が得られる。また、駆動回路２５は、ＭＯＳＦＥＴ２６がオフ状態にある時間が長いほど、消費電力の低減効果が大きくなる。
【００８２】
（第３の実施形態）
次に、本発明の第３の実施形態について、駆動回路の電気的構成を概略的に示す図７を参照しながら説明する。なお、図７において、上述した図２または図６と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００８３】
図７に示す駆動回路３３は、Ｎチャネル型のＭＯＳＦＥＴ１４を駆動するためのもので、図２に示す駆動回路１１と図６に示す駆動回路２５とを組み合わせた回路構成となっている。すなわち、トランジスタＴ１１を駆動するための出力制御回路３４は、出力制御回路１８、２８の両回路を含んだ構成となっており、トランジスタＴ１２を制御するための出力制御回路３５は、出力制御回路１９、２９の両回路を含んだ構成となっている。
【００８４】
また、駆動回路３３は、電圧検出回路２０と３０とを備えている。この場合、上述した（１１）式の右辺により計算される電圧は、本発明におけるオン判定電圧に相当し、このオン判定電圧はＭＯＳＦＥＴ１４がオン状態となる電圧範囲内の値に設定されている。
【００８５】
上記構成を有する駆動回路３３によれば、制御信号Ｓａのレベル変化に応じてＭＯＳＦＥＴ１４がターンオンまたはターンオフする時には、それぞれハイサイド側のトランジスタＴ１１またはロウサイド側のトランジスタＴ１２がオンすることにより大きな電流でＭＯＳＦＥＴ１４のゲート容量を充放電できるで、ターンオン時間またはターンオフ時間が増加することがない。
【００８６】
そして、ＭＯＳＦＥＴ１４がオン状態またはオフ状態に移行した後の定常状態においては、プリドライブ回路３４、３５がともにオフ状態となって、トランジスタＴ１１、Ｔ１２へのベース電流がともにカットされるので、ＭＯＳＦＥＴ１４の動作パターン（オン状態とオフ状態の割合）に関わらず駆動回路３３の消費電流および消費電力を低減することができ、上述した駆動回路１１に比べてＩＣの発熱を一層低減することができる。
【００８７】
（第４の実施形態）
次に、本発明の第４の実施形態について、駆動回路に用いられる比較回路の電気的構成を示す図８を参照しながら説明する。
図８に示すように、本実施形態では、比較回路として図１に示すトランジスタＴ１６および定電流回路ＣＳ１３に代えてコンパレータ３６が用いられる。このコンパレータ３６の反転入力端子は、抵抗Ｒ２５、Ｒ２６からなる抵抗分圧回路の分圧点に接続され、非反転入力端子には、上述したオフ判定電圧に相当する一定電圧Ｖｃが与えられている。また、コンパレータ３６の出力端子は、図１に示すトランジスタＴ１５のベースに接続されている。
【００８８】
この構成によれば、抵抗分圧回路の分圧比を変更することなく、オフ判定電圧Ｖｃを直接的に可変することができる。また、基準電圧として判定用トランジスタＴ１６のベース・エミッタ間電圧Ｖｆを用いる場合に比べ、比較電圧精度を高めることができる。
【００８９】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各駆動回路１１、２５、３３は、ＭＯＳＦＥＴに限らずバイポーラトランジスタやＩＧＢＴなどのスイッチング素子を駆動可能である。また、各駆動回路１１、２５、３３は、Ｐチャネル型、Ｎチャネル型、ＰＮＰ型、ＮＰＮ型の何れのスイッチング素子も駆動可能である。また、駆動回路１１、２５、３３について、バイポーラトランジスタを用いて構成したが、ＭＯＳＦＥＴを用いて構成しても良い。
【００９０】
第３の実施形態において、２つの電圧検出回路２０と３０とを備えたが、一方例えば電圧検出回路２０のみを設け、出力制御回路３４、３５は、この検出出力電圧Ｖｐに基づいて比較動作、論理動作およびプリドライブ動作を実行するように構成しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す駆動回路の具体的な電気的構成図
【図２】駆動回路の概略的な電気的構成図
【図３】駆動回路１１についての消費電流のシミュレーション波形図
【図４】駆動回路１についての消費電流のシミュレーション波形図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】図２相当図
【図７】本発明の第３の実施形態を示す図２相当図
【図８】本発明の第４の実施形態を示す比較回路の電気的構成図
【図９】従来構成を示す図１相当図
【図１０】図２相当図
【符号の説明】
１１、２５、３３は駆動回路、１３は出力端子、１４、２６はＭＯＳＦＥＴ （スイッチング素子）、１６は電源線、１７はグランド線（電源線）、２０、３０は電圧検出回路、２１、３１は論理回路、２２、３２は比較回路、２３、２４はプリドライブ回路、Ｔ１１、Ｔ１２はトランジスタ（出力トランジスタ）、Ｔ１６、Ｔ２９はトランジスタ（判定用トランジスタ）、３６はコンパレータ（比較回路）である。
Claims (8)
- 電源線間にハイサイド側スイッチング回路とロウサイド側スイッチング回路とが出力端子を介して直列に接続され、前記出力端子に接続されたスイッチング素子をオンオフ駆動する駆動回路において、
前記出力端子の電圧を検出する電圧検出回路を備え、
前記ロウサイド側スイッチング回路は、前記電圧検出回路により検出された出力電圧が、前記スイッチング素子がオフ状態となる電圧範囲内で設定された所定のオフ判定電圧以下である場合に、オフ状態となるように構成されていることを特徴とする駆動回路。 - 電源線間にハイサイド側スイッチング回路とロウサイド側スイッチング回路とが出力端子を介して直列に接続され、前記出力端子に接続されたスイッチング素子をオンオフ駆動する駆動回路において、
前記出力端子の電圧を検出する電圧検出回路を備え、
前記ハイサイド側スイッチング回路は、前記電圧検出回路により検出された出力電圧が、前記スイッチング素子がオン状態となる電圧範囲内で設定された所定のオン判定電圧以上である場合に、オフ状態となるように構成されていることを特徴とする駆動回路。 - 電源線間にハイサイド側スイッチング回路とロウサイド側スイッチング回路とが出力端子を介して直列に接続され、前記出力端子に接続されたスイッチング素子をオンオフ駆動する駆動回路において、
前記出力端子の電圧を検出する電圧検出回路を備え、
前記ロウサイド側スイッチング回路は、前記電圧検出回路により検出された出力電圧が、前記スイッチング素子がオフ状態となる電圧範囲内で設定された所定のオフ判定電圧以下である場合に、オフ状態となるように構成され、
前記ハイサイド側スイッチング回路は、前記電圧検出回路により検出された出力電圧が、前記スイッチング素子がオン状態となる電圧範囲内で設定された所定のオン判定電圧以上である場合に、オフ状態となるように構成されていることを特徴とする駆動回路。 - 前記ロウサイド側スイッチング回路は、
出力トランジスタと、
この出力トランジスタを駆動するプリドライブ回路と、
前記検出された出力電圧と前記オフ判定電圧とを比較する比較回路と、
この比較回路の比較結果に応じて前記プリドライブ回路の動作状態を制御する論理回路とから構成されていることを特徴とする請求項１または３記載の駆動回路。 - 前記ハイサイド側スイッチング回路は、
出力トランジスタと、
この出力トランジスタを駆動するプリドライブ回路と、
前記検出された出力電圧と前記オン判定電圧とを比較する比較回路と、
この比較回路の比較結果に応じて前記プリドライブ回路の動作状態を制御する論理回路とから構成されていることを特徴とする請求項２または３記載の駆動回路。 - 前記比較回路は、コンパレータにより構成されていることを特徴とする請求項４または５記載の駆動回路。
- 前記比較回路は、判定用トランジスタを備え、この判定用トランジスタの制御端子に前記検出された出力電圧が入力されるように構成されていることを特徴とする請求項４または５記載の駆動回路。
- 前記電圧検出回路は、抵抗分圧回路により構成されていることを特徴とする請求項１ないし７の何れかに記載の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268539A JP3617433B2 (ja) | 2000-09-05 | 2000-09-05 | 駆動回路 |
| US09/944,118 US6891708B2 (en) | 2000-09-05 | 2001-09-04 | Reduced current and power consumption structure of drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268539A JP3617433B2 (ja) | 2000-09-05 | 2000-09-05 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076880A JP2002076880A (ja) | 2002-03-15 |
| JP3617433B2 true JP3617433B2 (ja) | 2005-02-02 |
Family
ID=18755309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000268539A Expired - Fee Related JP3617433B2 (ja) | 2000-09-05 | 2000-09-05 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6891708B2 (ja) |
| JP (1) | JP3617433B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003039637A1 (en) * | 2001-11-05 | 2003-05-15 | Fisher & Paykel Healthcare Limited | Nasal masks |
| DE10351873B4 (de) * | 2003-11-06 | 2012-07-26 | Pilz Gmbh & Co. Kg | Vorrichtung und Verfahren zum fehlersicheren Abschalten eines induktiven Verbrauchers |
| JP2005185015A (ja) * | 2003-12-19 | 2005-07-07 | Tokai Rika Co Ltd | 電流遮断回路及び電気式ステアリングロック装置 |
| US7127689B2 (en) * | 2004-05-28 | 2006-10-24 | International Business Machines Corporation | Method for preventing circuit failures due to gate oxide leakage |
| US7522670B2 (en) * | 2005-02-03 | 2009-04-21 | International Business Machines Corporation | Digital transmission circuit and method providing selectable power consumption via single-ended or differential operation |
| US20080012632A1 (en) * | 2006-03-22 | 2008-01-17 | Yamaha Corporation | Semiconductor integrated circuit |
| AU2009237050B2 (en) | 2008-04-15 | 2013-04-11 | Eisai R & D Management Co., Ltd. | 3-phenylpyrazolo[5,1-b]thiazole compound |
| JP5284077B2 (ja) * | 2008-12-26 | 2013-09-11 | 株式会社日立製作所 | 半導体装置ならびにそれを用いた電力変換装置 |
| JP5206757B2 (ja) * | 2010-10-07 | 2013-06-12 | 株式会社デンソー | 電子装置 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03215186A (ja) * | 1990-01-18 | 1991-09-20 | Mitsubishi Electric Corp | モータ用ｉｃの出力回路 |
| US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
| JPH04247715A (ja) * | 1991-02-04 | 1992-09-03 | Toyota Autom Loom Works Ltd | スイッチング素子駆動回路 |
| JP3453638B2 (ja) | 1994-02-28 | 2003-10-06 | 株式会社日立製作所 | 低電圧損失ドライバ |
| US5442320A (en) * | 1994-06-09 | 1995-08-15 | National Semiconductor Corporation | Mirror and bias circuit for class AB output stage with large swing and output drive |
| JPH0818425A (ja) * | 1994-06-24 | 1996-01-19 | Toyota Autom Loom Works Ltd | 半導体集積回路 |
| JP3457392B2 (ja) | 1994-09-07 | 2003-10-14 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| US5473263A (en) * | 1994-12-19 | 1995-12-05 | Advanced Micro Devices, Inc. | Negative feedback to reduce voltage oscillation in CMOS output buffers |
| JP2776318B2 (ja) * | 1995-08-30 | 1998-07-16 | 日本電気株式会社 | 演算増幅回路 |
| JPH09172358A (ja) | 1995-12-21 | 1997-06-30 | Toshiba Corp | 高耐圧パワー集積回路 |
| GB9620417D0 (en) * | 1996-10-01 | 1996-11-20 | Lucas Ind Plc | Fault error generation in electronic sensors |
| US5808455A (en) * | 1996-11-13 | 1998-09-15 | Micro Linear Corporation | DC-to-DC converter having hysteretic current limiting |
| JP3615004B2 (ja) | 1996-12-12 | 2005-01-26 | 株式会社デンソー | 電力変換装置 |
| US5847554A (en) * | 1997-06-13 | 1998-12-08 | Linear Technology Corporation | Synchronous switching regulator which employs switch voltage-drop for current sensing |
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| JPH11205112A (ja) | 1998-01-20 | 1999-07-30 | Toshiba Microelectronics Corp | 高耐圧パワー集積回路 |
| US6043702A (en) * | 1998-01-29 | 2000-03-28 | Sun Microsystems, Inc. | Dynamic biasing for overshoot and undershoot protection circuits |
| JP2000030450A (ja) * | 1998-05-07 | 2000-01-28 | Fujitsu Ltd | 半導体集積回路 |
| JPH11330936A (ja) | 1998-05-08 | 1999-11-30 | Hitachi Ltd | 半導体集積回路 |
| US6069471A (en) * | 1998-05-14 | 2000-05-30 | Intel Corporation | Dynamic set point switching regulator |
| US6018450A (en) * | 1998-11-20 | 2000-01-25 | Sun Microsystems, Inc. | Output driver with overshoot and undershoot protection |
| US5982160A (en) * | 1998-12-24 | 1999-11-09 | Harris Corporation | DC-to-DC converter with inductor current sensing and related methods |
| TW423208B (en) * | 1998-12-28 | 2001-02-21 | Nippon Electric Co | Operational amplifier |
| JP2000323977A (ja) * | 1999-05-11 | 2000-11-24 | Denso Corp | 出力回路 |
| JP4432215B2 (ja) * | 2000-06-05 | 2010-03-17 | 株式会社デンソー | 半導体スイッチング素子のゲート駆動回路 |
| US6437638B1 (en) * | 2000-11-28 | 2002-08-20 | Micrel, Incorporated | Linear two quadrant voltage regulator |
-
2000
- 2000-09-05 JP JP2000268539A patent/JP3617433B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-04 US US09/944,118 patent/US6891708B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002076880A (ja) | 2002-03-15 |
| US6891708B2 (en) | 2005-05-10 |
| US20020027391A1 (en) | 2002-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040930 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |