JP2002076880A - 駆動回路 - Google Patents

駆動回路

Info

Publication number
JP2002076880A
JP2002076880A JP2000268539A JP2000268539A JP2002076880A JP 2002076880 A JP2002076880 A JP 2002076880A JP 2000268539 A JP2000268539 A JP 2000268539A JP 2000268539 A JP2000268539 A JP 2000268539A JP 2002076880 A JP2002076880 A JP 2002076880A
Authority
JP
Japan
Prior art keywords
circuit
voltage
transistor
turned
drive circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000268539A
Other languages
English (en)
Other versions
JP3617433B2 (ja
Inventor
Sumiji Futamura
澄治 二村
Katsuichi Okuda
勝一 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2000268539A priority Critical patent/JP3617433B2/ja
Priority to US09/944,118 priority patent/US6891708B2/en
Publication of JP2002076880A publication Critical patent/JP2002076880A/ja
Application granted granted Critical
Publication of JP3617433B2 publication Critical patent/JP3617433B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
    • H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
    • H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 スイッチング素子のスイッチング速度を低下
させることなく、自らの消費電力を低減すること。 【解決手段】 制御信号ＳａのレベルをＬからＨにして
出力端子１３に接続されたＭＯＳＦＥＴをオフさせる場
合、電圧検出回路２０により検出された出力端子１３の
電圧ＶｏがＭＯＳＦＥＴのしきい値電圧Ｖthよりも低く
設定されたオフ判定電圧（＝（Ｒ２５＋Ｒ２６）／Ｒ２
６・Ｖｆ）以上ある場合、プリドライブ回路２３がオフ
状態、プリドライブ回路２４がオン状態となり、トラン
ジスタＴ１１がオフ、Ｔ１２がオンとなる。このオフ駆
動により電圧Ｖｏがオフ判定電圧よりも低下すると、プ
リドライブ回路２３、２４がともにオフ状態となり、ト
ランジスタＴ１１、Ｔ１２のベース電流がともにカット
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源線間にハイサ
イド側スイッチング回路とロウサイド側スイッチング回
路とが出力端子を介して直列に接続され、その出力端子
に接続されたスイッチング素子をオンオフ駆動する駆動
回路に関する。
【０００２】
【発明が解決しようとする課題】この種の駆動回路の従
来構成について、図９および図１０を参照しながら説明
する。図１０は、駆動回路の電気的構成を概略的に示し
ている。ＩＣとして構成された駆動回路１は、入力端子
２に与えられる制御信号Ｓａに従って、出力端子３に接
続されたスイッチング素子例えばＮチャネル型ＭＯＳＦ
ＥＴ４のゲートに対し駆動用の電圧Ｖｏを出力するよう
に構成されている。この駆動回路１において、正側の電
源線５と負側の電源線６（以下、グランド線６と称す）
との間には、ハイサイド側トランジスタＴ１のコレクタ
・エミッタ間、抵抗Ｒ１、およびロウサイド側トランジ
スタＴ２のコレクタ・エミッタ間が直列に接続され、抵
抗Ｒ１とトランジスタＴ２のコレクタとの共通接続点が
上記出力端子３に接続されている。
【０００３】さらに、駆動回路１は、プリドライブ回路
７、８、入力端子２とこれらプリドライブ回路７、８の
入力端子との間に介在するトランジスタＴ３、およびト
ランジスタＴ３にバイアス電流を供給する定電流回路Ｃ
Ｓ１を備えている。プリドライブ回路７、８は、トラン
ジスタＴ３からの信号を受けて互いに反転した論理で動
作し、それぞれトランジスタＴ１、Ｔ２を駆動するよう
になっている。
【０００４】すなわち、上記駆動回路１はプッシュプル
回路であって、入力端子２にＬレベルの制御信号Ｓａが
与えられると、トランジスタＴ３がオフ、トランジスタ
Ｔ１がオン、トランジスタＴ２がオフとなり、ＭＯＳＦ
ＥＴ４のゲートには電源線５の電圧Ｖｂが印加されてＭ
ＯＳＦＥＴ４がオン状態となる。また、入力端子２にＨ
レベルの制御信号Ｓａが与えられると、トランジスタＴ
３がオン、トランジスタＴ１がオフ、トランジスタＴ２
がオンとなり、ＭＯＳＦＥＴ４のゲートにはグランド線
６の電圧（０Ｖ）が印加されてＭＯＳＦＥＴ４がオフ状
態となる。
【０００５】図９は、この駆動回路１の具体的な回路構
成の一例を示している。ただし、この図９に示す駆動回
路１のプリドライブ回路７、８は、回路構成を簡単化す
るために一部回路を共用化した構成となっている。すな
わち、プリドライブ回路７、８は、トランジスタＴ１を
オフさせるとともにトランジスタＴ２をオンさせるため
のトランジスタＴ４、トランジスタＴ２をオフさせるた
めのトランジスタＴ５、トランジスタＴ４を駆動するた
めのトランジスタＴ６、および抵抗Ｒ２〜Ｒ８から構成
されている。
【０００６】ここで、Ｌレベルの制御信号Ｓａによりト
ランジスタＴ３がオフすると、トランジスタＴ５、Ｔ６
がオン、トランジスタＴ４がオフとなって、トランジス
タＴ１がオン、トランジスタＴ２がオフとなる。また、
Ｈレベルの制御信号ＳａによりトランジスタＴ３がオン
すると、トランジスタＴ５、Ｔ６がオフ、トランジスタ
Ｔ４がオンとなって、トランジスタＴ１がオフ、トラン
ジスタＴ２がオンとなる。
【０００７】ところで、ＭＯＳＦＥＴ４には、そのゲー
ト・ソース間およびゲート・ドレイン間にそれぞれ容量
Ｃｇｓおよび容量Ｃｇｄが存在している。これらのゲー
ト容量は、図１０において等価的に破線で示されてい
る。ＭＯＳＦＥＴ４のターンオン時間およびターンオフ
時間を短縮化し、ＭＯＳＦＥＴ４を高速にスイッチング
動作させるためには、駆動回路１に大きな電流出力能力
を持たせ、オンオフ切り換え時において上記ＭＯＳＦＥ
Ｔ４のゲート容量を大きな電流で充放電する必要があ
る。
【０００８】そこで、駆動回路１においては、ＭＯＳＦ
ＥＴ４がオン状態からオフ状態に切り換わる際、トラン
ジスタＴ２がコレクタ電流としてＭＯＳＦＥＴ４のゲー
ト容量の電荷を短時間で引き抜けるように、トランジス
タＴ２のベース電流が大きく設定されている。また、Ｍ
ＯＳＦＥＴ４がオフ状態からオン状態に切り換わる際、
トランジスタＴ１がコレクタ電流としてＭＯＳＦＥＴ４
のゲート容量を短時間で充電できるように、トランジス
タＴ１のベース電流も大きく設定されている。こうした
ベース電流の設定は、抵抗Ｒ４、Ｒ６などの抵抗値の設
定により行われる。
【０００９】しかしながら、主として電源線５から抵抗
Ｒ６およびトランジスタＴ４を介して流れるトランジス
タＴ２のベース電流は、オンオフ切り換え時のみなら
ず、トランジスタＴ２がオン状態（ＭＯＳＦＥＴ４がオ
フ状態）にある定常動作期間中にも継続して流れ続け
る。従って、ターンオフ時間の短縮化のためにトランジ
スタＴ２のベース電流を増やすほど、駆動回路１の消費
電流が増大し、抵抗Ｒ４、Ｒ６などでの損失が定常的に
増大して発熱が大きくなってしまう。特に、駆動回路１
はＩＣ化されているので、発熱が大きいとＩＣとして動
作を保証する周囲温度を低下させてしまう。
【００１０】また、具体的には図示しないが、例えばス
イッチング素子としてＰチャネル型のＭＯＳＦＥＴを駆
動する駆動回路においては、上述同様の理由によって、
ハイサイド側のトランジスタＴ１がオン状態にある定常
動作期間中に大きなベース電流が流れ続け、やはり回路
損失が増大してしまう。
【００１１】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、駆動対象であるスイッチング素子
のスイッチング速度を低下させることなく、自らの消費
電流および消費電力を低減可能な駆動回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】請求項１に記載した手段
によれば、ハイサイド側スイッチング回路がオン、ロウ
サイド側スイッチング回路がオフになると、出力端子つ
まりスイッチング素子の制御端子（ゲートまたはベー
ス）にハイサイド側電源線の電圧が印加されてスイッチ
ング素子がターンオンする。また、ハイサイド側スイッ
チング回路がオフ、ロウサイド側スイッチング回路がオ
ンになると、制御端子にロウサイド側電源線の電圧が印
加されてスイッチング素子がターンオフする。
【００１３】一般に、スイッチング素子の制御端子と主
端子（ソースおよびドレインまたはエミッタおよびコレ
クタ）との間には容量成分（ゲート容量またはベース容
量）が存在するので、スイッチング素子を高速にスイッ
チング動作させるために、ハイサイド側スイッチング回
路およびロウサイド側スイッチング回路は大きな電流出
力能力を有している。これに伴って、ハイサイド側スイ
ッチング回路およびロウサイド側スイッチング回路は、
そのオン状態において大きな電流を消費してしまう。
【００１４】本駆動回路は、電圧検出回路により検出さ
れた出力電圧がオフ判定電圧よりも高い場合、つまりス
イッチング素子がターンオフ過程にある場合には、ロウ
サイド側スイッチング回路をオン状態に保つので、スイ
ッチング素子の制御端子に対し十分な駆動電流が供給さ
れ、従来回路と同程度に短いターンオフ時間を得られ
る。また、本駆動回路は、電圧検出回路により検出され
た出力電圧がオフ判定電圧以下である場合、つまりスイ
ッチング素子がオフ状態にある場合には、ロウサイド側
スイッチング回路をオフ状態に保つので、ロウサイド側
スイッチング回路の消費電流を低減することができる。
【００１５】その結果、駆動回路全体としての消費電力
（つまり発熱）が小さくなって、従来よりも周囲温度が
高い環境下においても本駆動回路を使用可能となる。本
駆動回路は、スイッチング素子をオフ状態とする時間が
長いほど、消費電流および消費電力の低減効果が大きく
なる。
【００１６】請求項２に記載した手段によれば、電圧検
出回路により検出された出力電圧がオン判定電圧よりも
低い場合、つまりスイッチング素子がターンオン過程に
ある場合には、ハイサイド側スイッチング回路がオン状
態に保たれるので、スイッチング素子の制御端子に対し
十分な駆動電流が供給され、従来回路と同程度に短いタ
ーンオン時間を得られる。また、本駆動回路は、電圧検
出回路により検出された出力電圧がオン判定電圧以上で
ある場合、つまりスイッチング素子がオン状態にある場
合には、ハイサイド側スイッチング回路をオフ状態に保
つので、ハイサイド側スイッチング回路の消費電流およ
び消費電力を低減ことができる。
【００１７】その結果、駆動回路全体としての発熱が小
さくなって、従来よりも周囲温度が高い環境下において
も本駆動回路を使用可能となる。本駆動回路は、スイッ
チング素子をオン状態とする時間が長いほど、消費電流
および消費電力の低減効果が大きくなる。
【００１８】請求項３に記載した手段によれば、請求項
１に記載した構成と請求項２に記載した構成とをともに
有しているので、従来回路と同程度に短いターンオフ時
間とターンオン時間とを確保しつつロウサイド側スイッ
チング回路およびハイサイド側スイッチング回路の消費
電流を低減することができる。その結果、スイッチング
素子のオンオフ駆動パターンにかかわらず、駆動回路の
消費電力（つまり発熱）を小さくすることができる。
【００１９】請求項４に記載した手段によれば、論理回
路は、比較回路から出力電圧がオフ判定電圧よりも高い
という比較結果を受けると、プリドライブ回路が出力ト
ランジスタをオン駆動するように当該プリドライブ回路
を制御し、比較回路から出力電圧がオフ判定電圧以下で
あるという比較結果を受けると、プリドライブ回路が出
力トランジスタをオフ駆動するように当該プリドライブ
回路を制御する。この制御により、出力電圧がオフ判定
電圧以下である場合における出力トランジスタのベース
電流（またはゲート駆動電流）をカットして、消費電流
を低減することができる。
【００２０】請求項５に記載した手段によれば、論理回
路は、比較回路から出力電圧がオン判定電圧よりも低い
という比較結果を受けると、プリドライブ回路が出力ト
ランジスタをオン駆動するように当該プリドライブ回路
を制御し、比較回路から出力電圧がオン判定電圧以上で
あるという比較結果を受けると、プリドライブ回路が出
力トランジスタをオフ駆動するように当該プリドライブ
回路を制御する。この制御により、出力電圧がオン判定
電圧以上である場合における出力トランジスタのベース
電流（またはゲート駆動電流）をカットして、消費電流
を低減することができる。
【００２１】請求項６に記載した手段によれば、比較回
路としてのコンパレータが、電圧検出回路により検出さ
れた出力電圧とオフ判定電圧またはオン判定電圧とを比
較して、ＨレベルまたはＬレベルの比較結果を出力す
る。
【００２２】請求項７に記載した手段によれば、電圧検
出回路により検出された出力電圧が判定用トランジスタ
のオンしきい値よりも低い場合には、比較結果として判
定用トランジスタがオフとなり、前記検出された出力電
圧が判定用トランジスタのオンしきい値よりも高い場合
には、比較結果として判定用トランジスタがオンとな
る。
【００２３】請求項８に記載した手段によれば、出力電
圧は抵抗分圧回路により分圧されて検出されるので、こ
の抵抗分圧比を適宜設定することにより、オフ判定電圧
レベルおよびオン判定電圧レベルをスイッチング素子の
オンしきい値特性に応じて任意に設定可能となる。
【００２４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図１ないし図４を参照しな
がら説明する。図２には、駆動回路（１チャンネル分）
の電気的構成が概略的に示されている。この図２に示さ
れる駆動回路１１の例えば６チャンネル分の回路が、図
示しない他の回路とともにエンジン制御用のＩＣを構成
している。駆動回路１１は、図示しないＣＰＵから上記
ＩＣの入力端子１２に与えられる制御信号Ｓａに従っ
て、上記ＩＣの出力端子１３に接続されたスイッチング
素子例えばＮチャネル型のＭＯＳＦＥＴ１４のゲートに
対して駆動用の電圧Ｖｏを出力するように構成されてい
る。
【００２５】ＭＯＳＦＥＴ１４のドレインと図示しない
バッテリの正側端子との間には、図示しないソレノイド
などの負荷が接続されている。また、ＭＯＳＦＥＴ１４
のソースは、前記バッテリの負側端子に繋がるパワー用
のグランド線１５に接続されている。一般に、ＭＯＳＦ
ＥＴ１４のゲート・ソース間およびゲート・ドレイン間
には、それぞれ容量Ｃｇｓおよび容量Ｃｇｄが存在して
いる。これらのゲート容量は、図２において等価的に破
線で示されている。
【００２６】上記ＩＣ内部の正側の電源線１６と負側の
電源線１７（以下、グランド線１７と称す）には、バッ
テリから図示しないイグニッションスイッチを介して電
源電圧Ｖｂ（例えば１４Ｖ）が供給されている。これら
電源線１６とグランド線１７との間には、ＮＰＮ型トラ
ンジスタＴ１１のコレクタ・エミッタ間、抵抗Ｒ１１、
およびＮＰＮ型トランジスタＴ１２のコレクタ・エミッ
タ間が直列に接続され、抵抗Ｒ１１とトランジスタＴ１
２のコレクタとの共通接続点が上記出力端子１３に接続
されている。トランジスタＴ１１、Ｔ１２は、それぞれ
ハイサイド側の出力トランジスタ、ロウサイド側の出力
トランジスタに相当する。
【００２７】駆動回路１１は、トランジスタＴ１１を制
御するための出力制御回路１８、トランジスタＴ１２を
制御するための出力制御回路１９、入力端子１２と出力
制御回路１７、１８の各入力端子との間に介在するＮＰ
Ｎ型のトランジスタＴ１３、およびトランジスタＴ１３
にバイアス電流を供給する定電流回路ＣＳ１１を備えて
いる。また、出力端子１３とグランド線１７との間に
は、出力端子１３の電圧（出力電圧Ｖｏ）を検出するた
めの電圧検出回路２０が設けられている。ここで、トラ
ンジスタＴ１１と出力制御回路１８とがハイサイド側ス
イッチング回路に相当し、トランジスタＴ１２と出力制
御回路１９とがロウサイド側スイッチング回路に相当す
る。
【００２８】図１には、駆動回路１１の具体的な回路構
成が示されている。この図１において、定電流回路ＣＳ
１２、ＣＳ１４〜ＣＳ１７、ＮＰＮ型のトランジスタＴ
１４、Ｔ１５、Ｔ１７〜Ｔ２０、および抵抗Ｒ１２〜Ｒ
１７により論理回路２１が構成され、定電流回路ＣＳ１
３とＮＰＮ型のトランジスタＴ１６（判定用トランジス
タに相当）により比較回路２２が構成されている。
【００２９】また、ＰＮＰ型のトランジスタＴ２１、Ｎ
ＰＮ型のトランジスタＴ２２、Ｔ２３、および抵抗Ｒ１
８〜Ｒ２０によりハイサイド側のプリドライブ回路２３
が構成され、ＰＮＰ型のトランジスタＴ２４、ＮＰＮ型
のトランジスタＴ２５、Ｔ２６、および抵抗Ｒ２１〜Ｒ
２４によりロウサイド側のプリドライブ回路２４が構成
されている。
【００３０】図２に示す出力制御回路１８は、図１に示
す論理回路２１およびプリドライブ回路２２から構成さ
れ、図２に示す出力制御回路１９は、図１に示す論理回
路２１、比較回路２２、およびプリドライブ回路２４か
ら構成されている。このように、図１に示す回路にあっ
ては、出力制御回路１８と１９とは一部の回路（論理回
路２１）について共用化された回路構成となっている。
【００３１】論理回路２１において、定電流回路ＣＳ１
２とグランド線１７との間には、トランジスタＴ１４と
Ｔ１５の各コレクタ・エミッタ間が並列に接続され、定
電流回路ＣＳ１４〜ＣＳ１７とグランド線１７との各間
には、それぞれトランジスタＴ１７〜Ｔ２０のコレクタ
・エミッタ間が接続されている。トランジスタＴ１４、
Ｔ１７、Ｔ１８の各ベースは、それぞれ抵抗Ｒ１３、Ｒ
１４、Ｒ１５を介してトランジスタＴ１３のコレクタに
接続され、トランジスタＴ１９、Ｔ２０の各ベースは、
それぞれ抵抗Ｒ１６、Ｒ１７を介してトランジスタＴ１
８のコレクタに接続されている。また、トランジスタＴ
１５のベースには、トランジスタＴ１６のコレクタが接
続されている。
【００３２】プリドライブ回路２３において、電源線１
６とグランド線１７との間には、抵抗Ｒ１８、Ｒ１９、
トランジスタＴ２２のコレクタ・エミッタ間が直列に接
続されているとともに、トランジスタＴ２１のエミッタ
・コレクタ間、抵抗Ｒ２０、トランジスタＴ２３のコレ
クタ・エミッタ間が直列に接続されている。トランジス
タＴ２１、Ｔ２２、Ｔ２３の各ベースは、それぞれ抵抗
Ｒ１８とＲ１９との共通接続点、トランジスタＴ２０の
コレクタ、トランジスタＴ１７のコレクタに接続されて
おり、トランジスタＴ２３のコレクタは上記トランジス
タＴ１１のベースに接続されている。
【００３３】プリドライブ回路２４において、電源線１
６とグランド線１７との間には、抵抗Ｒ２１、Ｒ２２、
トランジスタＴ２５のコレクタ・エミッタ間が直列に接
続されているとともに、トランジスタＴ２４のエミッタ
・コレクタ間、抵抗Ｒ２３、トランジスタＴ２６のコレ
クタ・エミッタ間が直列に接続されている。トランジス
タＴ２４、Ｔ２５、Ｔ２６の各ベースは、それぞれ抵抗
Ｒ２１とＲ２２との共通接続点、トランジスタＴ１４お
よびＴ１５のコレクタ、トランジスタＴ１９のコレクタ
に接続されており、トランジスタＴ２６のコレクタは上
記トランジスタＴ１２のベースに接続されている。な
お、トランジスタＴ１２のベース・エミッタ間には抵抗
Ｒ２４が接続されている。
【００３４】電圧検出回路２０は、出力端子１３とグラ
ンド線１７との間に直列接続された抵抗Ｒ２５、Ｒ２６
からなる抵抗分圧回路により構成されており、この電圧
検出回路２０により検出された検出出力電圧Ｖｐは、抵
抗Ｒ２７を介してトランジスタＴ１６のベースに印加さ
れるようになっている。ここで、出力電圧Ｖｏと検出出
力電圧Ｖｐとは以下の（１）式の関係を有している。な
お、本実施形態においては、抵抗Ｒ１１〜Ｒ２７の各抵
抗値を、それぞれ符号と同じＲ１１〜Ｒ２７を用いて表
している。 Ｖｐ＝Ｒ２６／（Ｒ２５＋Ｒ２６）・Ｖｏ …（１）
【００３５】また、本実施形態においては、電圧検出回
路２０に流れる電流が小さくなるようにＲ２５＝１ｋ
Ω、Ｒ２６＝１００ｋΩに設定したため、近似的には以
下の（２）式が成立するようになっている。 Ｖｐ＝Ｖｏ …（２）
【００３６】次に、本実施形態の作用について図３およ
び図４も参照しながら説明する。まず、入力端子１２に
与えられる制御信号Ｓａのレベル変化時における駆動回
路１１の動作について説明する。なお、本実施形態にお
いて、ＬレベルとはトランジスタのＶｆ（約０．７Ｖ）
よりも低い電圧（例えば０Ｖ）を意味し、Ｈレベルとは
トランジスタのＶｆ以上の電圧を意味している。また、
本実施形態で用いられる制御信号Ｓａは、例えば４ｍｓ
周期のＨレベルパルス信号（パルス幅：２００μｓ〜４
００μｓ）である。
【００３７】（１）制御信号ＳａがＨレベルからＬレベ
ルに変化する場合 トランジスタＴ１３がオフ、トランジスタＴ１４、Ｔ１
７、Ｔ１８がオン、トランジスタＴ１９、Ｔ２０がオフ
となる。トランジスタＴ１４がオンするため、トランジ
スタＴ１４、Ｔ１５のコレクタ電圧は、検出出力電圧Ｖ
ｐの大きさにかかわらずＬレベルとなる。
【００３８】論理回路２１による上記動作により、ハイ
サイド側にあっては、トランジスタＴ２２がオン、トラ
ンジスタＴ２３がオフとなり、トランジスタＴ２１およ
びトランジスタＴ１１がオンとなる。また、ロウサイド
側にあっては、トランジスタＴ２５がオフ、トランジス
タＴ２６がオンとなり、トランジスタＴ２４およびトラ
ンジスタＴ１２がオフとなる。
【００３９】その結果、駆動回路１１は、制御信号Ｓａ
のレベル変化時において、電源線１６からトランジスタ
Ｔ１１、抵抗Ｒ１１、出力端子１３を介してＭＯＳＦＥ
Ｔ１４のゲート容量に対して充電電流を出力する。この
ゲート容量の充電すなわちゲート駆動に伴って、出力電
圧Ｖｏは０Ｖからほぼ電圧Ｖｂに等しいレベルにまで急
上昇し、その出力電圧ＶｏがＭＯＳＦＥＴ１４のしきい
値Ｖth以上になるとＭＯＳＦＥＴ１４がオン状態に移行
する。
【００４０】（２）制御信号ＳａがＬレベルからＨレベ
ルに変化する場合 トランジスタＴ１３がオン、トランジスタＴ１４、Ｔ１
７、Ｔ１８がオフ、トランジスタＴ１９、Ｔ２０がオン
となる。これにより、ハイサイド側にあっては、トラン
ジスタＴ２２がオフ、トランジスタＴ２３がオンとな
り、トランジスタＴ２１およびトランジスタＴ１１がオ
フとなる。これに対し、トランジスタＴ１４、Ｔ１５の
コレクタ電圧、ひいてはロウサイド側のトランジスタＴ
２４、Ｔ２５、Ｔ１２のオンオフ状態は、出力電圧Ｖｏ
の大きさに応じて決定される。
【００４１】すなわち、制御信号ＳａがＬレベルからＨ
レベルに変化した後、出力電圧Ｖｏが以下の（３）式を
満たしている期間は、トランジスタＴ１６がオンとな
り、これによりトランジスタＴ１５がオフとなる。 Ｖｏ≧（Ｒ２５＋Ｒ２６）／Ｒ２６・Ｖｆ …（３）
【００４２】この期間、トランジスタＴ１４、Ｔ１５の
コレクタ電圧はＨレベルとなる。これにより、ロウサイ
ド側のトランジスタＴ２５がオン、トランジスタＴ２６
がオフとなり、トランジスタＴ２４およびトランジスタ
Ｔ１２がオンとなる。
【００４３】その結果、駆動回路１１は、ＭＯＳＦＥＴ
１４のゲート容量に蓄積された電荷を、出力端子１３お
よびトランジスタＴ１２を介してグランド線１７へと放
電させる。このゲート容量の放電すなわちゲート駆動に
伴って、出力電圧Ｖｏはほぼ電圧Ｖｂに等しい電圧レベ
ルから急激に下降し、その出力電圧ＶｏがＭＯＳＦＥＴ
１４のしきい値Ｖth未満になるとＭＯＳＦＥＴ１４がオ
フ状態に移行する。
【００４４】ＭＯＳＦＥＴ１４がオフ状態に移行した
後、出力電圧Ｖｏがさらに低下して以下の（４）式を満
たすようになると、トランジスタＴ１６がオフとなり、
これによりトランジスタＴ１５がオンとなる。この
（４）式の右辺により計算される電圧は、本発明におけ
るオフ判定電圧に相当し、このオフ判定電圧はＭＯＳＦ
ＥＴ１４のしきい値Ｖthよりも低い値となるように設定
されている。 Ｖｏ＜（Ｒ２５＋Ｒ２６）／Ｒ２６・Ｖｆ …（４）
【００４５】そして、トランジスタＴ１６がオフ（トラ
ンジスタＴ１５がオン）になると、ロウサイド側のトラ
ンジスタＴ２５がオンからオフに変化し、その結果トラ
ンジスタＴ２４およびトランジスタＴ１２がオンからオ
フに変化する。
【００４６】このように、制御信号ＳａがＬレベルから
Ｈレベルに変化する場合には、少なくともＭＯＳＦＥＴ
１４がオン状態からオフ状態に移行するまでの期間にお
いては、ロウサイド側のトランジスタＴ１２がオンとな
って、ゲート容量に蓄積された電荷が急速に引き抜かれ
る。そして、ＭＯＳＦＥＴ１４がオフ状態の下で（４）
式の条件が満たされている場合において、ハイサイド側
のトランジスタＴ１１に加えロウサイド側のトランジス
タＴ１２もオフ状態となる。
【００４７】この場合、電圧検出回路２０を構成する抵
抗Ｒ２５、Ｒ２６は、ＭＯＳＦＥＴ１４のゲートに対し
てプルダウン抵抗として機能するので、トランジスタＴ
１１、Ｔ１２がともにオフ状態となっても、ＭＯＳＦＥ
Ｔ１４のゲートがハイインピーダンスの状態になること
はない。また、例えばノイズの混入によりゲート電圧が
オフ判定電圧以上に上昇すると、ロウサイド側のトラン
ジスタＴ１２が直ちにオンしてゲート電圧を低下させ
る。このため、ＭＯＳＦＥＴ１４が誤ってオン状態とな
ることがなくなる。
【００４８】続いて、本実施形態の駆動回路１１、およ
び「発明が解決しようとする課題」において従来構成と
して説明した駆動回路１（図９参照）について、制御信
号ＳａがＨレベルの場合における消費電流および消費電
力を計算する。
【００４９】（１）駆動回路１１（本実施形態） ロウサイド側のトランジスタＴ１２がオフ状態となるこ
とにより低減される消費電流は（５）式の通りである。 低減される消費電流＝（Ｖｂ−ＶBE(T24) −ＶCE(T25) ）／Ｒ２２ ＋（Ｖｂ−ＶBE(T12) −ＶCE(T24) ）／Ｒ２３＋ＶBE(T24) ／Ｒ２１ …（５）
【００５０】トランジスタＴ１２がオフ状態の場合にお
ける消費電流および消費電力は、それぞれ以下の（６）
式および（７）式のようになる。ここで、ＩCSは定電流
回路ＣＳ１１〜ＣＳ１７の電流値である。 消費電流＝７・ＩCS …（６） 消費電力＝４・ＩCS・ＶCE＋３・ＩCS・ＶBE ＋ＶBE２／（Ｒ２５＋Ｒ２６） …（７）
【００５１】この（７）式において、第１項は、定電流
回路ＣＳ１１、ＣＳ１２、ＣＳ１６、ＣＳ１７の電流に
よる消費電力で、第２項は、定電流回路ＣＳ１３、ＣＳ
１４、ＣＳ１５の電流による消費電力である。また第３
項は、トランジスタＴ１２がオフ状態となった時の出力
電圧Ｖｏ（ＶBE(T16) ）による消費電力である。
【００５２】ここで、実際の回路における設計値とし
て、Ｖｂ＝１４Ｖ、ＶBE＝０．７Ｖ、ＶCE＝０．０５
Ｖ、Ｒ２５＝１ｋΩ、Ｒ２６＝１００ｋΩ、ＩCS＝５０
μＡを用いて上記（６）式および（７）式を計算する
と、消費電流＝０．３５ｍＡ、消費電力＝０．１２ｍＷ
となる。
【００５３】 （２）駆動回路１（従来回路） 消費電流＝ＩCS＋（Ｖｂ−ＶBE(T2)−ＶBE(T4)）／Ｒ４ ＋（Ｖｂ−ＶBE(T2)−ＶCE(T4)）／Ｒ６ …（８） 消費電力＝ＩCS・ＶCE(T3)＋Ｖｂ・（Ｖｂ−ＶBE(T2)−ＶBE(T4)）／Ｒ４ ＋Ｖｂ・（Ｖｂ−ＶBE(T2)−ＶCE(T4)）／Ｒ６ …（９）
【００５４】ここで、実際の回路における設計値とし
て、Ｖｂ＝１４Ｖ、ＶBE＝０．７Ｖ、ＶCE＝０．０５
Ｖ、Ｒ４＝２４ｋΩ、Ｒ６＝３．９ｋΩ、ＩCS＝５０μ
Ａを用いて上記（８）式および（９）式を計算すると、
消費電流＝３．９７ｍＡ、消費電力＝５４．９１ｍＷと
なる。
【００５５】従って、本実施形態の駆動回路１１と従来
構成の駆動回路１とについて、制御信号ＳａがＨレベル
の場合における消費電流および消費電力を比較すると、
駆動回路１１の方が消費電流として３．６２ｍＡ、消費
電力として５４．７９ｍＷだけ低減する。消費電力が低
減したことに伴って、駆動回路１１の発熱も小さくな
る。
【００５６】なお、ここでは駆動回路１１を駆動回路１
と比較したが、駆動回路１１を当該駆動回路１１から本
発明の特徴部分である電圧検出回路２０と比較回路２２
とを除いた駆動回路と比較した場合であっても、制御信
号ＳａがＨレベルの場合における消費電流および消費電
力は、駆動回路１１の方が低減される。
【００５７】図３および図４は、それぞれ駆動回路１１
および駆動回路１について、制御信号ＳａをＨレベル、
Ｌレベル、Ｈレベルと変化させた場合における消費電流
のシミュレーション波形を示している。これら、図３お
よび図４において、横軸は時間（μｓ）、縦軸は消費電
流（Ａ）を示しており、回路定数は上述した値を使用し
ている。
【００５８】制御信号ＳａがＨレベルの期間（０〜１０
μｓ、２０〜３０μｓ）において、図３に示す駆動回路
１１の消費電流は、図４に示す駆動回路１の消費電流に
比べ十分に低減していることが分かる。
【００５９】また、駆動回路１１の場合、制御信号Ｓａ
がＨレベルからＬレベルに変化する時、トランジスタＴ
１１、Ｔ１２がともにオフの状態からトランジスタＴ１
１がオン状態に移行するので、トランジスタＴ１１およ
びＴ１２を通過する貫通電流が流れない。このため、制
御信号ＳａがＨレベルからＬレベルに変化する時に一時
的に流れる消費電流は、ＭＯＳＦＥＴ１４のゲート容量
の充電電流によるもののみとなり、その消費電流（最大
値０．１Ａ）は、貫通電流が流れる駆動回路１の消費電
流（最大値０．２４Ａ）に比べて小さくなる。
【００６０】なお、制御信号ＳａがＬレベルからＨレベ
ルに変化する時、駆動回路１１の消費電流がわずかに増
加しているが、これはシミュレーションに用いたＰＮＰ
型のトランジスタＴ２１のターンオフ時間が長いため
に、貫通電流が発生していることによる。この貫通電流
は、トランジスタＴ２１に高速タイプのトランジスタを
採用することにより抑制することができる。
【００６１】以上説明したように、本実施形態の駆動回
路１１は、電源線１６とグランド線１７との間に出力端
子１３を挟んでハイサイド側のトランジスタＴ１１とロ
ウサイド側のトランジスタＴ１２とが直列接続された構
成を備えるとともに、これらトランジスタＴ１１、Ｔ１
２が大きな電流駆動能力を持つように、トランジスタＴ
１１、Ｔ１２に対しそれぞれ大きなベース電流を供給可
能なプリドライブ回路２３、２４を備えている。
【００６２】従って、駆動回路１１は、プリドライブ回
路２３を用いてトランジスタＴ１１をオンすることによ
り、出力端子１３に接続されたＭＯＳＦＥＴ１４のゲー
ト容量を大電流で充電でき、ＭＯＳＦＥＴ１４のターン
オン時間を短縮できる。また、駆動回路１１は、プリド
ライブ回路２４を用いてトランジスタＴ１２をオンする
ことにより、ＭＯＳＦＥＴ１４のゲート容量を大電流で
放電でき、ＭＯＳＦＥＴ１４のターンオフ時間を短縮で
きる。
【００６３】さらに、駆動回路１１は、出力電圧Ｖｏ
（つまりＭＯＳＦＥＴ１４のゲート電圧）を検出する電
圧検出回路２０と、その検出された出力電圧ＶｏとＭＯ
ＳＦＥＴ１４のしきい値Ｖthよりも低く設定されたオフ
判定電圧とを比較する比較回路２２とを備え、出力電圧
Ｖｏがオフ判定電圧よりも低下している場合にプリドラ
イブ回路２４をオフ状態としてトランジスタＴ１２への
ベース電流の供給を停止するよう構成されている。
【００６４】この構成により、ＭＯＳＦＥＴ１４がター
ンオフ過程にある場合には、トランジスタＴ１２がオン
となってＭＯＳＦＥＴ１４が急速にターンオフし、ＭＯ
ＳＦＥＴ１４がターンオフした後は、プリドライブ回路
２４に流れる電流（トランジスタＴ１２のベース電流を
含む）がカットされて消費電流、消費電力が低減する。
その結果、従来の駆動回路１と比較して、（ターンオン
時間は勿論）ターンオフ時間を増大させることなく、駆
動回路１１が形成されたＩＣの発熱を低減することがで
きる。これにより、上記ＩＣは、従来の駆動回路１が形
成されたＩＣよりも周囲温度が高い環境下において使用
可能になるとともに、より多くの駆動回路１１（より多
くのチャンネル）を内蔵した状態で使用可能となる。
【００６５】この駆動回路１１は、ＭＯＳＦＥＴ１４が
オフ状態にある時間が長いほど消費電流および消費電力
の低減効果が大きくなる。また、電圧検出回路２０を構
成する抵抗Ｒ２５、Ｒ２６が、ＭＯＳＦＥＴ１４のゲー
トに対してプルダウン抵抗として機能するので、トラン
ジスタＴ１１、Ｔ１２がオフとなってもＭＯＳＦＥＴ１
４は安定してオフ状態に保持される。
【００６６】（第２の実施形態）次に、本発明の第２の
実施形態について、駆動回路（１チャンネル分）の電気
的構成を概略的に示す図６および具体的に示す図５を参
照しながら説明する。上述した第１の実施形態は、Ｎチ
ャネル型のＭＯＳＦＥＴ１４がオフ状態にある場合の消
費電力を低減するように構成されていたのに対し、本実
施形態は、Ｐチャネル型のＭＯＳＦＥＴがオフ状態にあ
る場合の消費電力を低減するように構成されている点を
異にする。なお、図５および図６において、それぞれ図
１および図２と同一構成部分には同一符号を付して示
し、ここでは異なる構成部分について説明する。
【００６７】図６において、駆動回路２５が形成された
ＩＣの出力端子１３には、スイッチング素子としてＰチ
ャネル型のＭＯＳＦＥＴ２６のゲートが接続されてい
る。このＭＯＳＦＥＴ２６のドレインは、図示しないソ
レノイドなどの負荷に接続されており、ＭＯＳＦＥＴ２
６のソースは、バッテリの正側端子に繋がるパワー用の
電源線２７に接続されている。ＭＯＳＦＥＴ２６にも、
破線で示すゲート容量Ｃｇｓ、Ｃｇｄが存在する。
【００６８】駆動回路２５は、トランジスタＴ１１を駆
動するための出力制御回路２８およびトランジスタＴ１
２を制御するための出力制御回路２９を備えている。ま
た、出力端子１３と電源線１６との間には、出力端子１
３の電圧（出力電圧Ｖｏ）を検出するための電圧検出回
路３０が設けられている。ここで、トランジスタＴ１１
と出力制御回路２８とがハイサイド側スイッチング回路
に相当し、トランジスタＴ１２と出力制御回路２９とが
ロウサイド側スイッチング回路に相当する。なお、本実
施形態でいう出力電圧Ｖｏは、電源線１６の電位を基準
電位とするとともに、負方向（つまり電源線１６の電位
から下がる方向）を正方向の電圧としている。
【００６９】図５において、比較回路３２は、定電流回
路ＣＳ１８とＮＰＮ型のトランジスタＴ２９（判定用ト
ランジスタに相当）とから構成されている。トランジス
タＴ２９のベース・エミッタ間には抵抗Ｒ２８が接続さ
れている。また、論理回路３１において、トランジスタ
Ｔ２０にはトランジスタＴ２８が並列に接続されてお
り、そのトランジスタＴ２８のベースは上記トランジス
タＴ２９のコレクタに接続されている。
【００７０】電圧検出回路３０は、出力端子１３と電源
線１６との間に直列接続された抵抗Ｒ２９とＲ３０との
抵抗分圧回路、エミッタが電源線１６に接続されたＰＮ
Ｐ型のトランジスタＴ２７、このトランジスタＴ２７の
ベースと前記抵抗分圧回路の分圧点との間に接続された
抵抗Ｒ３１とから構成されている。トランジスタＴ２７
のベースは、抵抗Ｒ３２を介して上記トランジスタＴ２
９のベースに接続されている。
【００７１】次に、本実施形態の作用について説明す
る。入力端子１２に与えられる制御信号Ｓａのレベル変
化時における動作は、以下のようになる。
【００７２】（１）制御信号ＳａがＨレベルからＬレベ
ルに変化する場合 トランジスタＴ１３がオフ、トランジスタＴ１４、Ｔ１
７、Ｔ１８がオン、トランジスタＴ１９、Ｔ２０がオフ
となる。これにより、ロウサイド側にあっては、トラン
ジスタＴ２５がオフ、トランジスタＴ２６がオンとな
り、トランジスタＴ２４およびトランジスタＴ１２がオ
フとなる。これに対し、トランジスタＴ２０、Ｔ２８の
コレクタ電圧、ひいてはハイサイド側のトランジスタＴ
２２、Ｔ１１のオンオフ状態は、出力電圧Ｖｏの大きさ
に応じて決定される。
【００７３】すなわち、制御信号ＳａがＨレベルからＬ
レベルに変化した後、出力電圧Ｖｏが以下の（１０）式
を満たしている期間は、トランジスタＴ２７、Ｔ２９が
オンとなり、これによりトランジスタＴ２８がオフとな
る。 Ｖｏ≧（Ｒ２９＋Ｒ３０）／Ｒ３０・Ｖｆ …（１０）
【００７４】この期間、トランジスタＴ２０、Ｔ２８の
コレクタ電圧はＨレベルとなる。これにより、ハイサイ
ド側のトランジスタＴ２２がオン、トランジスタＴ２３
がオフとなり、トランジスタＴ２１およびトランジスタ
Ｔ１１がオンとなる。
【００７５】その結果、駆動回路２５は、ＭＯＳＦＥＴ
２６のゲート容量に蓄積された電荷を、出力端子１３お
よびトランジスタＴ１１を介して電源線１６へと放電さ
せる。これにより、出力電圧Ｖｏがしきい値Ｖth未満に
なるとＭＯＳＦＥＴ２６がオフ状態に移行する。
【００７６】ＭＯＳＦＥＴ２６がオフ状態に移行した
後、出力電圧Ｖｏがさらに低下して以下の（１１）式を
満たすようになると、トランジスタＴ２７、Ｔ２９がオ
フとなり、これによりトランジスタＴ２８がオンとな
る。この（１１）式の右辺により計算される電圧は、本
発明におけるオフ判定電圧に相当し、このオフ判定電圧
はＭＯＳＦＥＴ２６のしきい値Ｖthよりも低い値となる
ように設定されている。 Ｖｏ＜（Ｒ２９＋Ｒ３０）／Ｒ３０・Ｖｆ …（１１）
【００７７】そして、トランジスタＴ２９がオフ（トラ
ンジスタＴ２８がオン）になると、ハイサイド側のトラ
ンジスタＴ２２がオンからオフに変化し、その結果トラ
ンジスタＴ２１およびトランジスタＴ１１がオンからオ
フに変化する。なお、電圧検出回路３０を構成する抵抗
Ｒ２９、Ｒ３０は、ＭＯＳＦＥＴ２６のゲートに対して
プルアップ抵抗として機能する。
【００７８】（２）制御信号ＳａがＬレベルからＨレベ
ルに変化する場合 トランジスタＴ１３がオン、トランジスタＴ１４、Ｔ１
７、Ｔ１８がオフ、トランジスタＴ１９、Ｔ２０がオン
となる。トランジスタＴ２０がオンするため、トランジ
スタＴ１９、Ｔ２０のコレクタ電位は、検出出力電圧Ｖ
ｐの大きさにかかわらずＬレベルとなる。
【００７９】その結果、ハイサイド側にあっては、トラ
ンジスタＴ２２がオフ、トランジスタＴ２３がオンとな
り、トランジスタＴ２１およびトランジスタＴ１１がオ
フとなる。また、ロウサイド側にあっては、トランジス
タＴ２５がオン、トランジスタＴ２６がオフとなり、ト
ランジスタＴ２４およびトランジスタＴ１２がオンとな
る。出力電圧ＶｏがＭＯＳＦＥＴ２６のしきい値Ｖth以
上になると、ＭＯＳＦＥＴ２６がオン状態に移行する。
【００８０】以上説明したように、本実施形態の駆動回
路２５は、電源線１６の電位を基準とした出力電圧Ｖｏ
を検出する電圧検出回路３０と、その検出された出力電
圧ＶｏとＭＯＳＦＥＴ２６のしきい値Ｖthよりも低く設
定されたオフ判定電圧とを比較する比較回路３２とを備
え、出力電圧Ｖｏがオフ判定電圧よりも低下している場
合にプリドライブ回路２３をオフ状態としてトランジス
タＴ１１へのベース電流の供給を停止するよう構成され
ている。
【００８１】従って、ＭＯＳＦＥＴ２６がターンオフ過
程にある場合には、トランジスタＴ１１がオンとなって
ＭＯＳＦＥＴ２６が急速にターンオフし、ＭＯＳＦＥＴ
２６がターンオフした後は、プリドライブ回路２３に流
れる電流（トランジスタＴ１１のベース電流を含む）が
カットされて駆動回路２５の消費電流および消費電力が
低減する。その結果、第１の実施形態と同様の効果が得
られる。また、駆動回路２５は、ＭＯＳＦＥＴ２６がオ
フ状態にある時間が長いほど、消費電力の低減効果が大
きくなる。
【００８２】（第３の実施形態）次に、本発明の第３の
実施形態について、駆動回路の電気的構成を概略的に示
す図７を参照しながら説明する。なお、図７において、
上述した図２または図６と同一構成部分には同一符号を
付して示し、ここでは異なる構成部分について説明す
る。
【００８３】図７に示す駆動回路３３は、Ｎチャネル型
のＭＯＳＦＥＴ１４を駆動するためのもので、図２に示
す駆動回路１１と図６に示す駆動回路２５とを組み合わ
せた回路構成となっている。すなわち、トランジスタＴ
１１を駆動するための出力制御回路３４は、出力制御回
路１８、２８の両回路を含んだ構成となっており、トラ
ンジスタＴ１２を制御するための出力制御回路３５は、
出力制御回路１９、２９の両回路を含んだ構成となって
いる。
【００８４】また、駆動回路３３は、電圧検出回路２０
と３０とを備えている。この場合、上述した（１１）式
の右辺により計算される電圧は、本発明におけるオン判
定電圧に相当し、このオン判定電圧はＭＯＳＦＥＴ１４
がオン状態となる電圧範囲内の値に設定されている。
【００８５】上記構成を有する駆動回路３３によれば、
制御信号Ｓａのレベル変化に応じてＭＯＳＦＥＴ１４が
ターンオンまたはターンオフする時には、それぞれハイ
サイド側のトランジスタＴ１１またはロウサイド側のト
ランジスタＴ１２がオンすることにより大きな電流でＭ
ＯＳＦＥＴ１４のゲート容量を充放電できるで、ターン
オン時間またはターンオフ時間が増加することがない。
【００８６】そして、ＭＯＳＦＥＴ１４がオン状態また
はオフ状態に移行した後の定常状態においては、プリド
ライブ回路３４、３５がともにオフ状態となって、トラ
ンジスタＴ１１、Ｔ１２へのベース電流がともにカット
されるので、ＭＯＳＦＥＴ１４の動作パターン（オン状
態とオフ状態の割合）に関わらず駆動回路３３の消費電
流および消費電力を低減することができ、上述した駆動
回路１１に比べてＩＣの発熱を一層低減することができ
る。
【００８７】（第４の実施形態）次に、本発明の第４の
実施形態について、駆動回路に用いられる比較回路の電
気的構成を示す図８を参照しながら説明する。図８に示
すように、本実施形態では、比較回路として図１に示す
トランジスタＴ１６および定電流回路ＣＳ１３に代えて
コンパレータ３６が用いられる。このコンパレータ３６
の反転入力端子は、抵抗Ｒ２５、Ｒ２６からなる抵抗分
圧回路の分圧点に接続され、非反転入力端子には、上述
したオフ判定電圧に相当する一定電圧Ｖｃが与えられて
いる。また、コンパレータ３６の出力端子は、図１に示
すトランジスタＴ１５のベースに接続されている。
【００８８】この構成によれば、抵抗分圧回路の分圧比
を変更することなく、オフ判定電圧Ｖｃを直接的に可変
することができる。また、基準電圧として判定用トラン
ジスタＴ１６のベース・エミッタ間電圧Ｖｆを用いる場
合に比べ、比較電圧精度を高めることができる。
【００８９】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
各駆動回路１１、２５、３３は、ＭＯＳＦＥＴに限らず
バイポーラトランジスタやＩＧＢＴなどのスイッチング
素子を駆動可能である。また、各駆動回路１１、２５、
３３は、Ｐチャネル型、Ｎチャネル型、ＰＮＰ型、ＮＰ
Ｎ型の何れのスイッチング素子も駆動可能である。ま
た、駆動回路１１、２５、３３について、バイポーラト
ランジスタを用いて構成したが、ＭＯＳＦＥＴを用いて
構成しても良い。
【００９０】第３の実施形態において、２つの電圧検出
回路２０と３０とを備えたが、一方例えば電圧検出回路
２０のみを設け、出力制御回路３４、３５は、この検出
出力電圧Ｖｐに基づいて比較動作、論理動作およびプリ
ドライブ動作を実行するように構成しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す駆動回路の具体
的な電気的構成図
【図２】駆動回路の概略的な電気的構成図
【図３】駆動回路１１についての消費電流のシミュレー
ション波形図
【図４】駆動回路１についての消費電流のシミュレーシ
ョン波形図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】図２相当図
【図７】本発明の第３の実施形態を示す図２相当図
【図８】本発明の第４の実施形態を示す比較回路の電気
的構成図
【図９】従来構成を示す図１相当図
【図１０】図２相当図
【符号の説明】
１１、２５、３３は駆動回路、１３は出力端子、１４、
２６はＭＯＳＦＥＴ（スイッチング素子）、１６は電源
線、１７はグランド線（電源線）、２０、３０は電圧検
出回路、２１、３１は論理回路、２２、３２は比較回
路、２３、２４はプリドライブ回路、Ｔ１１、Ｔ１２は
トランジスタ（出力トランジスタ）、Ｔ１６、Ｔ２９は
トランジスタ（判定用トランジスタ）、３６はコンパレ
ータ（比較回路）である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H740 BA12 BB06 5J055 AX04 AX56 AX66 BX16 CX20 DX03 DX56 DX72 DX83 EX06 EX22 EY17 EZ03 EZ07 FX12 FX17 FX36 GX01 GX04 5J056 AA05 BB05 BB17 CC00 CC01 DD02 DD25 EE07 FF08 KK01

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電源線間にハイサイド側スイッチング回
    路とロウサイド側スイッチング回路とが出力端子を介し
    て直列に接続され、前記出力端子に接続されたスイッチ
    ング素子をオンオフ駆動する駆動回路において、 前記出力端子の電圧を検出する電圧検出回路を備え、 前記ロウサイド側スイッチング回路は、前記電圧検出回
    路により検出された出力電圧が、前記スイッチング素子
    がオフ状態となる電圧範囲内で設定された所定のオフ判
    定電圧以下である場合に、オフ状態となるように構成さ
    れていることを特徴とする駆動回路。
  2. 【請求項２】 電源線間にハイサイド側スイッチング回
    路とロウサイド側スイッチング回路とが出力端子を介し
    て直列に接続され、前記出力端子に接続されたスイッチ
    ング素子をオンオフ駆動する駆動回路において、 前記出力端子の電圧を検出する電圧検出回路を備え、 前記ハイサイド側スイッチング回路は、前記電圧検出回
    路により検出された出力電圧が、前記スイッチング素子
    がオン状態となる電圧範囲内で設定された所定のオン判
    定電圧以上である場合に、オフ状態となるように構成さ
    れていることを特徴とする駆動回路。
  3. 【請求項３】 電源線間にハイサイド側スイッチング回
    路とロウサイド側スイッチング回路とが出力端子を介し
    て直列に接続され、前記出力端子に接続されたスイッチ
    ング素子をオンオフ駆動する駆動回路において、 前記出力端子の電圧を検出する電圧検出回路を備え、 前記ロウサイド側スイッチング回路は、前記電圧検出回
    路により検出された出力電圧が、前記スイッチング素子
    がオフ状態となる電圧範囲内で設定された所定のオフ判
    定電圧以下である場合に、オフ状態となるように構成さ
    れ、 前記ハイサイド側スイッチング回路は、前記電圧検出回
    路により検出された出力電圧が、前記スイッチング素子
    がオン状態となる電圧範囲内で設定された所定のオン判
    定電圧以上である場合に、オフ状態となるように構成さ
    れていることを特徴とする駆動回路。
  4. 【請求項４】 前記ロウサイド側スイッチング回路は、 出力トランジスタと、 この出力トランジスタを駆動するプリドライブ回路と、 前記検出された出力電圧と前記オフ判定電圧とを比較す
    る比較回路と、 この比較回路の比較結果に応じて前記プリドライブ回路
    の動作状態を制御する論理回路とから構成されているこ
    とを特徴とする請求項１または３記載の駆動回路。
  5. 【請求項５】 前記ハイサイド側スイッチング回路は、 出力トランジスタと、 この出力トランジスタを駆動するプリドライブ回路と、 前記検出された出力電圧と前記オン判定電圧とを比較す
    る比較回路と、 この比較回路の比較結果に応じて前記プリドライブ回路
    の動作状態を制御する論理回路とから構成されているこ
    とを特徴とする請求項２または３記載の駆動回路。
  6. 【請求項６】 前記比較回路は、コンパレータにより構
    成されていることを特徴とする請求項４または５記載の
    駆動回路。
  7. 【請求項７】 前記比較回路は、判定用トランジスタを
    備え、この判定用トランジスタの制御端子に前記検出さ
    れた出力電圧が入力されるように構成されていることを
    特徴とする請求項４または５記載の駆動回路。
  8. 【請求項８】 前記電圧検出回路は、抵抗分圧回路によ
    り構成されていることを特徴とする請求項１ないし７の
    何れかに記載の駆動回路。
JP2000268539A 2000-09-05 2000-09-05 駆動回路 Expired - Fee Related JP3617433B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000268539A JP3617433B2 (ja) 2000-09-05 2000-09-05 駆動回路
US09/944,118 US6891708B2 (en) 2000-09-05 2001-09-04 Reduced current and power consumption structure of drive circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000268539A JP3617433B2 (ja) 2000-09-05 2000-09-05 駆動回路

Publications (2)

Publication Number Publication Date
JP2002076880A true JP2002076880A (ja) 2002-03-15
JP3617433B2 JP3617433B2 (ja) 2005-02-02

Family

ID=18755309

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000268539A Expired - Fee Related JP3617433B2 (ja) 2000-09-05 2000-09-05 駆動回路

Country Status (2)

Country Link
US (1) US6891708B2 (ja)
JP (1) JP3617433B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007516838A (ja) * 2003-11-06 2007-06-28 ピルツ ゲーエムベーハー アンド コー．カーゲー フェイルセイフな方法で誘導負荷を遮断するための装置および方法
US20120086496A1 (en) * 2010-10-07 2012-04-12 Denso Corporation Electronic device with switching element driven by control voltage
US8431603B2 (en) 2008-04-15 2013-04-30 Eisai R&D Management Co., Ltd. 3-phenylpyrazolo[5,1-b]thiazole compounds

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003039637A1 (en) * 2001-11-05 2003-05-15 Fisher & Paykel Healthcare Limited Nasal masks
JP2005185015A (ja) * 2003-12-19 2005-07-07 Tokai Rika Co Ltd 電流遮断回路及び電気式ステアリングロック装置
US7127689B2 (en) * 2004-05-28 2006-10-24 International Business Machines Corporation Method for preventing circuit failures due to gate oxide leakage
US7522670B2 (en) * 2005-02-03 2009-04-21 International Business Machines Corporation Digital transmission circuit and method providing selectable power consumption via single-ended or differential operation
KR100918539B1 (ko) * 2006-03-22 2009-09-21 야마하 가부시키가이샤 반도체 집적 회로
JP5284077B2 (ja) * 2008-12-26 2013-09-11 株式会社日立製作所 半導体装置ならびにそれを用いた電力変換装置
CN111091803A (zh) * 2020-01-20 2020-05-01 无锡十顶电子科技有限公司 一种带电磁线圈检测的蜂鸣器驱动电路
CN111161697A (zh) * 2020-01-21 2020-05-15 无锡十顶电子科技有限公司 一种基于蜂鸣器的电磁线圈检测电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03215186A (ja) * 1990-01-18 1991-09-20 Mitsubishi Electric Corp モータ用ｉｃの出力回路
JPH04247715A (ja) * 1991-02-04 1992-09-03 Toyota Autom Loom Works Ltd スイッチング素子駆動回路
JPH0818425A (ja) * 1994-06-24 1996-01-19 Toyota Autom Loom Works Ltd 半導体集積回路
JP2000323977A (ja) * 1999-05-11 2000-11-24 Denso Corp 出力回路
JP2001352748A (ja) * 2000-06-05 2001-12-21 Denso Corp 半導体スイッチング素子のゲート駆動回路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121011A (en) * 1990-05-31 1992-06-09 Fujitsu Limited Driver circuit for driving an analog device
JP3453638B2 (ja) 1994-02-28 2003-10-06 株式会社日立製作所 低電圧損失ドライバ
US5442320A (en) * 1994-06-09 1995-08-15 National Semiconductor Corporation Mirror and bias circuit for class AB output stage with large swing and output drive
JP3457392B2 (ja) 1994-09-07 2003-10-14 川崎マイクロエレクトロニクス株式会社 半導体集積回路
US5473263A (en) * 1994-12-19 1995-12-05 Advanced Micro Devices, Inc. Negative feedback to reduce voltage oscillation in CMOS output buffers
JP2776318B2 (ja) * 1995-08-30 1998-07-16 日本電気株式会社 演算増幅回路
JPH09172358A (ja) 1995-12-21 1997-06-30 Toshiba Corp 高耐圧パワー集積回路
GB9620417D0 (en) * 1996-10-01 1996-11-20 Lucas Ind Plc Fault error generation in electronic sensors
US5808455A (en) * 1996-11-13 1998-09-15 Micro Linear Corporation DC-to-DC converter having hysteretic current limiting
JP3615004B2 (ja) 1996-12-12 2005-01-26 株式会社デンソー 電力変換装置
US5847554A (en) * 1997-06-13 1998-12-08 Linear Technology Corporation Synchronous switching regulator which employs switch voltage-drop for current sensing
US6060921A (en) * 1997-09-29 2000-05-09 Cypress Semiconductor Corp. Voltage threshold detection circuit
JPH11205112A (ja) 1998-01-20 1999-07-30 Toshiba Microelectronics Corp 高耐圧パワー集積回路
US6043702A (en) * 1998-01-29 2000-03-28 Sun Microsystems, Inc. Dynamic biasing for overshoot and undershoot protection circuits
JP2000030450A (ja) * 1998-05-07 2000-01-28 Fujitsu Ltd 半導体集積回路
JPH11330936A (ja) 1998-05-08 1999-11-30 Hitachi Ltd 半導体集積回路
US6069471A (en) * 1998-05-14 2000-05-30 Intel Corporation Dynamic set point switching regulator
US6018450A (en) * 1998-11-20 2000-01-25 Sun Microsystems, Inc. Output driver with overshoot and undershoot protection
US5982160A (en) * 1998-12-24 1999-11-09 Harris Corporation DC-to-DC converter with inductor current sensing and related methods
TW423208B (en) * 1998-12-28 2001-02-21 Nippon Electric Co Operational amplifier
US6437638B1 (en) * 2000-11-28 2002-08-20 Micrel, Incorporated Linear two quadrant voltage regulator

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03215186A (ja) * 1990-01-18 1991-09-20 Mitsubishi Electric Corp モータ用ｉｃの出力回路
JPH04247715A (ja) * 1991-02-04 1992-09-03 Toyota Autom Loom Works Ltd スイッチング素子駆動回路
JPH0818425A (ja) * 1994-06-24 1996-01-19 Toyota Autom Loom Works Ltd 半導体集積回路
JP2000323977A (ja) * 1999-05-11 2000-11-24 Denso Corp 出力回路
JP2001352748A (ja) * 2000-06-05 2001-12-21 Denso Corp 半導体スイッチング素子のゲート駆動回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007516838A (ja) * 2003-11-06 2007-06-28 ピルツ ゲーエムベーハー アンド コー．カーゲー フェイルセイフな方法で誘導負荷を遮断するための装置および方法
US8431603B2 (en) 2008-04-15 2013-04-30 Eisai R&D Management Co., Ltd. 3-phenylpyrazolo[5,1-b]thiazole compounds
US20120086496A1 (en) * 2010-10-07 2012-04-12 Denso Corporation Electronic device with switching element driven by control voltage
US8610487B2 (en) * 2010-10-07 2013-12-17 Denso Corporation Electronic device with switching element driven by control voltage

Also Published As

Publication number Publication date
US20020027391A1 (en) 2002-03-07
US6891708B2 (en) 2005-05-10
JP3617433B2 (ja) 2005-02-02

Similar Documents

Publication Publication Date Title
US8040162B2 (en) Switch matrix drive circuit for a power element
JPH0965644A (ja) 絶縁ゲートトランジスタ駆動回路
US7579880B2 (en) Circuit for driving a semiconductor element
JP5776658B2 (ja) 半導体駆動装置
US10476496B2 (en) Drive circuit and power module including the same
US4954917A (en) Power transistor drive circuit with improved short circuit protection
JP3633522B2 (ja) 負荷駆動回路
JP2777307B2 (ja) 短絡保護回路
JP3617433B2 (ja) 駆動回路
JP4161737B2 (ja) 半導体装置の駆動方法および装置
US5559451A (en) Bicmos push-pull type logic apparatus with voltage clamp circuit and clamp releasing circuit
US5120991A (en) Driver circuit for converting a cmos level signal to a high-voltage level
JP2008193717A (ja) 半導体装置の駆動方法および装置
JPH07106934A (ja) 半導体デバイスの過電流時のターンオフ回路装置
WO2021124644A1 (ja) ゲート駆動回路
CN212457333U (zh) 一种钳位保护电路、驱动系统以及空调器
USRE34107E (en) Power transistor drive circuit with improved short circuit protection
JP5133648B2 (ja) 電圧制御形スイッチングデバイスのゲート駆動装置
JPH07321621A (ja) 半導体集積回路
JP2001308688A (ja) 出力回路
CN109656170B (zh) 倾斜触发驱动电路和电子产品
US6542012B2 (en) Circuit for driving gate of IGBT inverter
KR940007978B1 (ko) 출력회로
US4880995A (en) Electrically isolated MOSFET drive circuit
US6940319B2 (en) Device for controlling high and low levels of a voltage-controlled power switch

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041019

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041101

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees