KR940007978B1 - 출력회로 - Google Patents

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Abstract

내용 없음.

Description

출력회로
제 1 도는 본 발명의 한 실시예에 따른 출력회로의 구성을 나타낸 회로도.
제 2 도는 종래의 출력회로의 회로도.
제 3 도는 제 1 도중의 출력회로에서의 입출력신호의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P채널 MOS트랜지스터 12 : N채널 MOS트랜지스터
13 : 입력단자 14 : CMOS구성의 인버터회로
15 : 출력노드 16 : PNP형 바이폴라 트랜지스터
17 : NPN형 바이폴라 트랜지스터 18, 21 : 베이스전류 설정용 저항
19 : 출력용 PNP형 바이폴라 트랜지스터
20 : 출력단자
22 : 출력용 NPN형 바이폴라 트랜지스터
23 : 베이스전하 흡수용 P채널 MOS트랜지스터
24 : 베이스전하 흡수용 N채널 MOS트랜지스터
[산업상의 이용분야]
본 발명은 디지탈 반도체 집적회로내에 설치되는 출력회로에 관한 것으로, 특히 Bi-CMOS구성의 출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
디지탈 반도체 집적회로에 있어서, 고전류에 의해 출력부하를 구동시키는 경우에는 Bi-CMOS구성의 출력회로가 사용된다.
제 2 도는 종래의 Bi-CMOS구성의 출력회로의 일예를 나타낸 것이다. 이 출력회로에 있어서, 31 및 32는 게이트가 입력단자(33)에 공통으로 접속되고 이 입력단자(33)의 신호에 따라 스위칭동작을 하는 P채널 및 N채널 MOS트랜지스터, 34 및 35는 각각 PNP형 및 NPN형 바이폴라 트랜지스터, 36 및 37은 베이스 전류 설정용 저항, 38 및 39는 콜렉터가 출력단자(40)에 공통으로 접속된 PNP형 및 NPN형의 바이폴라 트랜지스터, 41 및 42는 상기 바이폴라 트랜지스터(38, 39)의 베이스전하 흡수용 저항이다.
다음에 이 회로의 동작을 간단하게 설명한다.
입력신호가 "H"레벨일때는, P채널 MOS트랜지스터(31)가 오프되고, N채널 MOS트랜지스터(32)가 온된다. 이때는, 바이폴라 트랜지스터(34) 및 저항(36)을 매개하여 PNP형 바이폴라 트랜지스터(38)로 소정치의 베이스전류가 흐름으로써 이 트랜지스터(38)가 온되고, 이에 따라 출력단자(40)가 전원전위(Vcc)로 충전된다. 반면에, 입력신호가 "L"레벨일때는, P채널 MOS트랜지스터(31)가 온되고, N채널 MOS트랜지스터(32)가 오프된다. 이때는, 저항(37) 및 바이폴라 트랜지스터(35)를 매개하여 NPN형 바이폴라 트랜지스터(39)로 소정치의 베이스전류가 흐름으로써 이 트랜지스터(39)가 온되고, 이에 따라 출력단자(40)가 접지전위(Vss)로 방전된다.
한편, 트랜지스터(38)의 동작이 온으로부터 오프로 절체될때는 저항(41)을 매개하여 잉여의 베이스전하가 전원전위(Vcc)에 흡수되고, 트랜지스터(39)의 동작이 온으로부터 오프로 절체될때는 저항(42)를 매개하여 그 잉여의 베이스전하가 접지전위(Vss)에 흡수된다. 이때문에, 양 트랜지스터(38, 39)의 오프시의 스위칭동작이 빨리 수행되게 된다.
그런데, 상기 종래회로에 있어서, 5V의 전원전위(Vcc)로 2mA의 출력전류를 얻고자 하는 경우, 바이폴라 트랜지스터(39)의 전류증폭률[hfe(Q39)]을 5[이 트랜지스터(39)가 온상태일때는 포화영역에서 동작하기 때문에, 그때의 전류증폭률은 비포화영역에서 동작할때에 비해 저하된다], 바이폴라 트랜지스터(35)의 전류증폭률[hfe(Q35)]을 100으로 가정하면, 저항(37)의 값(R1)은 다음 식으로 결정된다. 단, 다음의 (1)식에 있어서, Vf는 NPN형 혹은 PNP형 바이폴라 트랜지스터의 베이스, 에미터간 전압이다.
R1=(Vcc-2Vf)/{출력전류/[hfe(Q39)×hfe(Q35)]}
=(5-1.4)/[(2×10-3)/(5×100)]
=900KΩ………………………………………………………(1)
즉, 저항(37)의 값은 대단히 큰것으로 된다. 마찬가지로, 저항(36)의 값도 대단히 큰것으로 된다. 또한, 베이스전하 흡수용 저항(41, 42)은 통상 5KΩ∼10KΩ정도의 값으로 설정되어 있다.
상기 종래의 출력회로에서는 저항(36, 37)의 값이 대단히 크기 때문에, 트랜지스터(34, 35)의 베이스 등에 존재하고 있는 기생용량의 충·방전속도가 늦어지게 된다. 그 결과, 출력용 바이폴라 트랜지스터(38, 39)의 스위칭속도가 악화되어 출력의 스위칭속도가 늦어지게 되는 문제가 발생하게 된다.
더욱이, 종래의 출력회로에서는 출력용 트랜지스터의 베이스전하 흡수를 저항에 의해 행하고 있다. 이때문에, 출력용 트랜지스터를 온상태로 할때에 베이스전류로서 작용하지 않는 쓸모없는 전류가 흐르게 된다. 따라서, 그 전류분만큼 출력용 트랜지스터의 베이스전류가 감소하여 출력용 트랜지스터가 온될때의 속도가 늦어지게 되므로, 출력의 스위칭속도가 더욱더 늦어지게 되는 문제가 발생하게 된다.
이와 같이, 종래의 Bi-CMOS구성의 출력회로에서는 출력의 스위칭속도가 늦어지게 되는 문제가 발생한다.
[발명의 목적]
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 출력의 스위칭속도의 향상을 도모할 수 있는 출력회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 출력회로는, 입력신호가 공급되는 CMOS구성의 인버터회로와, 상기 인버터회로의 출력단에 각 베이스가 각각 접속된 제 1 극성의 제 1 바이폴라 트랜지스터 및 제 2 극성의 제 2 바이폴라 트랜지스터, 상기 제1 및 제 2 바이폴라 트랜지스터의 각 에미터에 각 일단이 각각 접속된 제1 및 제 2 저항, 에미터, 콜렉터간이 제 1 전위와 출력단자간에 삽입되고, 베이스가 상기 제 1 저항의 타단에 접속된 제 1 극성의 제 3 바이폴라 트랜지스터, 콜렉터, 에미터간이 상기 출력단자와 제 2 전위간에 삽입되고, 베이스가 상기 제 2 저항의 타단에 접속된 제 2 극성의 제 4 바이폴라 트랜지스터, 상기 제 3 바이폴라 트랜지스터의 베이스와 상기 제 1 전위간에 소오스, 드레인간이 삽입되고, 게이트에 상기 입력신호가 공급되는 제 1 MOS트랜지스터 및 상기 제 4 바이폴라 트랜지스터의 베이스와 상기 제 2 전위간에 소오스, 드레인간이 삽입되고, 게이트에 상기 입력신호가 공급되는 제 2 극성의 제 2 MOS트랜지스터를 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 출력회로에서는, 출력용 제3 및 제 4 바이폴라 트랜지스터의 베이스전류 설정용의 제1 및 제 2 저항을, 이들 제3 및 제 4 바이폴라 트랜지스터의 각 베이스와 제1 및 제 2 바이폴라 트랜지스터의 각 에미터간에 삽입함으로써, 소정치의 출력전류를 얻을때에 제1 및 제 2 저항의 값을 종래보다도 낮게 할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 한 실시예를 상세히 설명한다.
제 1 도는 본 발명의 한 실시예에 대한 출력회로의 구성을 나타낸 것으로, 도면에 있어서 예컨대 5V의 전원전위(Vcc)에는 P채널 MOS트랜지스터(11)의 소오스가 접속되어 있다. 이 MOS트랜지스터(11)의 드레인에는 N채널 MOS트랜지스터(12)의 드레인이 접속되어 있고, 이 MOS트랜지스터(12)의 소오스는 0V의 접지전위(Vss)에 접속되어 있다. 그리고, 상기 양 MOS트랜지스터(11, 12)의 게이트는 입력단자(13)에 공통으로 접속되어 있고, 이 양 MOS트랜지스터(11, 12)로 CMOS구성의 인버터회로(14)가 구성되어 있다.
상기 인버터회로(14)내의 상기 양 MOS트랜지스터(11, 12)의 드레인공통접속점인 출력노드(15)에는 PNP형 바이폴라 트랜지스터(16) 및 NPN형 바이폴라 트랜지스터(17)의 각 베이스가 접속되어 있다. 상기 바이폴라 트랜지스터(16)의 콜렉터는 접지전위(Vss)에 접속되어 있고, 그 에미터에는 베이스전류 설정용 저항(18)의 일단이 접속되어 있다. 또, 이 저항(18)의 타단에는 출력용 PNP형 바이폴라 트랜지스터(19)의 베이스가 접속되어 있다. 이 바이폴라 트랜지스터(19)의 에미터는 전원전위(Vcc)에 접속되어 있고, 그 콜렉터는 출력단자(20)에 접속되어 있다.
또, 상기 바이폴라 트랜지스터(17)의 콜렉터는 전원전위(Vcc)에 접속되어 있고, 그 에미터에는 베이스전류 설정용 저항(21)의 일단이 접속되어 있다. 이 저항(21)의 타단에는 출력용 NPN형 바이폴라 트랜지스터(22)의 베이스가 접속되어 있고, 이 바이폴라 트랜지스터(22)의 콜렉터는 상기 출력단자(20)에 접속되어 있으며, 그 에미터는 접지전위(Vss)에 접속되어 있다.
더욱이, 전원전위(Vcc)에는 상기 바이폴라 트랜지스터(19)의 베이스전하 흡수용 P채널 MOS트랜지스터(23)의 소오스가 접속되어 있고, 이 MOS트랜지스터(23)의 드레인은 상기 바이폴라 트랜지스터(19)의 베이스에 접속되어 있으며, 그 게이트는 상기 입력단자(13)에 접속되어 있다. 또, 접지전위(Vss)에는 상기 바이폴라 트랜지스터(22)의 베이스전하 흡수용 N채널 MOS트랜지스터(24)의 소오스가 접속되어 있고, 이 MOS트랜지스터(24)의 드레인은 상기 바이폴라 트랜지스터(22)의 베이스에 접속되어 있으며, 그 게이트는 상기 입력단자(13)에 접속되어 있다.
상기와 같이 구성된 출력회로에 있어서, 입력단자(13)의 신호가 "H"레벨일때는, 인버터회로(14)내의 N채널측의 MOS트랜지스터(12)가 온되므로 출력노드(15)는 0V의 접지전위로 된다. 이때, PNP형 바이폴라 트랜지스터(16)가 온되므로, 저항(18) 및 이 트랜지스터(16)을 매개하여 출력용 PNP형 바이폴라 트랜지스터(19)로 소정치의 베이스전류가 흐르게 된다. 그리고, 이 바이폴라 트랜지스터(19)가 온상태로 되므로, 출력단자(20)의 전원전위(Vcc)로 충전된다. 따라서, 출력단자(20)로부터는 "H"레벨의 신호가 출력된다.
반면에, 입력단자(13)의 신호가 "L"레벨일때는, 인버터회로(14)내의 P채널측의 MOS트랜지스터(11)가 온되므로 출력노드(15)는 전원전위(Vcc)로 된다. 이때는, NPN형 바이폴라 트랜지스터(17)가 온되므로, 이 트랜지스터(17) 및 저항(21)을 매개하여 출력용 NPN형 바이폴라 트랜지스터(22)로 소정치의 베이스전류가 흐르게 된다. 그리고, 이 바이폴라 트랜지스터(22)가 온상태로 되므로, 출력단자(20)가 접지전위(Vss)로 방전된다. 따라서, 출력단자(20)로부터는 "L"레벨의 신호가 출력된다.
또, 트랜지스터(19)의 동작이 온으로부터 오프로 절제될때는 입력신호가 "H"레벨로부터 "L"레벨로 변화하기 때문에, P채널 MOS트랜지스터(23)가 온상태로 되어 오프로 되려고 하는 트랜지스터(19)의 베이스 전하가 이 MOS트랜지스터(23)를 매개하여 전원전위(Vcc)에 흡수된다. 반면에, 트랜지스터(22)의 동작이 온으로부터 오프로 절체될때는 입력신호가 "L"레벨로부터 "H"레벨로 변화하기 때문에, N채널 MOS트랜지스터(24)가 온상태로 되어 오프로 되려고 하는 트랜지스터(22)의 베이스전하가 이 MOS트랜지스터(24)를 매개하여 접지전위(Vss)에 흡수된다.
그런데, 상기 실시예회로에 있어서, 종래와 마찬가지로 전원전위(Vcc)가 5V인 경우에 2mA의 출력전류를 얻고자 할때, 바이폴라 트랜지스터(19 및 22)의 전류증폭률[hfe(Q19), hfe(Q22)]을 각각 5로 가정하면, 베이스전류 설정용 저항(18 및 21)의 값(R2)은 다음 식으로 결정된다. 단, Vf는 NPN형 혹은 PNP형 바이폴라 트랜지스터의 베이스, 에미터간 전압이다.
R2=(Vcc-2Vf)/{출력전류/[hfe(Q19)또는hfe(Q22)]}
=(5-1.4)/[(2×10-3)/5]=9KΩ…………………(2)
즉, 저항(18 및 21)의 값은 종래의 값의 1/100로 대단히 작아지게 되므로, 트랜지스터(19, 22)의 베이스 등에 존재하고 있는 기생용량의 충·방전을 종래보다도 빨리 행할 수 있게 된다. 그 결과, 출력용 바이폴라 트랜지스터(19, 20)의 스위칭속도가 빨라져서 출력의 스위칭속도의 향상을 도모할 수 있게 된다.
게다가, 상시 실시예회로에서는 출력용 트랜지스터(19, 20)의 베이스잉여전하의 흡수를 MOS트랜지스터(23, 24)에 의해 행하고 있기 때문에, 출력용 트랜지스터(19, 22)의 각각이 온상태일때는 대응하는 베이스전하 흡수용 MOS트랜지스터(23, 24)가 오프상태로 되므로, 종래와 같이 출력용 트랜지스터가 온될때에 쓸모없는 전류가 흐르지 않게 되어 베이스전류를 종래보다 증가시킬 수 있게 된다. 이에따라, 출력용 트랜지스터가 온될때의 속도가 더욱 더 빨라져서 출력의 스위칭속도의 향상을 보다 도모할 수 있게 된다.
제 3 도는 제 1 도중의 출력회로에서의 입출력신호의 파형도이다. 이 입출력신호의 파형도는 시간마다의 상호관계를 명확히 하기 위해 하나의 도면에 통합한 것으로, 각 전위의 값은 독립적인 것이며, 위에 있는 신호의 전위가 아래에 있는 신호의 전위보다도 높은 것은 아니다. 즉, 각 신호의 종방향의 신호변화폭이 각각의 전위를 나타낸다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 출력트랜지스터의 베이스전류 설정용저항의 값을 종래에 비해 대폭적으로 작게할 수 있고, 이에따라 스위칭시의 기생용량의 충전을 비교적 고속으로 행할 수 있게 된다. 또, 출력트랜지스터의 베이스잉여전하의 흡수를 MOS트랜지스터를 이용하여 행하고 있으므로, 출력트랜지스터가 오프될때의 스위칭속도를 빠르게 할 수 있게 된다. 이때문에, 본 발명의 출력회로에 의하면, 입·출력전달특성의 고속화를 도모할 수 있게 된다.

Claims (1)

  1. 입력신호가 공급되는 CMOS구성의 인버터회로(14)와, 상기 인버터회로(14)의 출력단에 각 베이스가 각각 접속된 제 1 극성의 제 1 바이폴라 트랜지스터(16) 및 제 2 극성의 제 2 바이폴라 트랜지스터(17), 상기 제 1 바이폴라 트랜지스터(16) 및 제 2 바이폴라 트랜지스터(17)의 각 에미터에 각 일단이 각각 접속된 제 1 저항(18) 및 제 2 저항(21), 에미터, 콜렉터간이 제 1 전위(Vcc)와 출력단자(20)간에 삽입되고, 베이스가 상기 제 1 저항(18)의 타단에 접속된 제 1 극성의 제 3 바이폴라 트랜지스터(19), 콜렉터, 에미터간이 상기 출력단자(20)와 제 2 전위(Vss)간에 삽입되고, 베이스가 상기 제 2 저항(21)의 타단에 접속된 제 2 극성의 제 4 바이폴라 트랜지스터(22), 상기 제 3 바이폴라 트랜지스터(19)의 베이스와 상기 제 1 전위(Vcc)간에 소오스, 드레인간이 삽입되고, 게이트에 상기 입력신호가 공급되는 제 1 MOS트랜지스터(23) 및 상기 제 4 바이폴라 트랜지스터(22)의 베이스와 상기 제 2 전위(Vss)간에 소오스, 드레인간이 삽입되고, 게이트에 상기 입력신호가 공급되는 제 2 극성의 제 2 MOS트랜지스터(24)를 구비한 것을 특징으로 하는 출력회로.
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