KR930001439B1 - BiCMOS용 출력회로 - Google Patents

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Abstract

내용 없음.

Description

BiCMOS용 출력회로
제1도는 종래의 BiCMOS용 출력회로의 회로도.
제2도는 본발명의 회로도.
제3도는 본발명의 다른 실시예를 나타낸 회로도.
본발명은 바이폴라(Bipolar)트랜지스터와 MOS트랜지스터의 합성으로 이루어지는 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor)로직회로의 기본이 되는 여러가지 로직게이트들의 츨력단에 사용되어 0V의 낮은 전위상태(low state)와 5V의 높은 전위상태(High state)의 출력을 얻을 수 있도록한 BiCMOS용 출력회로에 관한 것이다.
종래에는 BiCMOS로직회로의 기본이 되며 여러가지 로직게이트들의 출력단에 사용되는 BiCMOS인버터회로를 제1도에 도시한 바와같이 높은 전원이 연결되는 제1전원 노드(N2), 낮은 전원이 연결되는 제2전원 노드(N3), 입력노드(N1) 및 출력노드(N4)의 경로상에 로직상태를 결정하는 P채널 MOS트랜지스터(M1), N채널 MOS트랜지스터(M2)와, 두 MOS트랜지스터(M1), (M2)에 의해 결정된 로직상태에 따라 인버터로 동작하며 푸쉬풀(push-pull)회로로 구성된 NPN바이폴라 트랜지스터(Q1), (Q2)와, BiCMOS인버터 회로의 출력이 전달될 때 바이폴라 트랜지스터(Q1), (Q2)의 베이스단에 있는 전하가 빨리 방전되도록하는 임피던스(Z1), (Z2)들로 구성하였다.
그리고 임피던스(Z1)는 P채널 MOS트랜지스터(M1)와, 임피던스(Z2)는 N채널 MOS트랜지스터(M2)와 각각 도전상태가 역작용하도록 연결하였다. 그러므로 입력노드(N1)에 높은 전원(5V)이 인가되면 P채널 MOS트랜지스터(M1)는 부도전(off)상태가 되면서 N채널 MOS트랜지스터(M2)는 도전(ON)상태가 되고, 임피던스(Z1)는 도전상태 또는 이와 상응하는 상태가 되는 한편 임피던스(Z2)는 부도전상태 또는 이와 상응하는 상태가 된다.
따라서 바이폴라 트랜지스터(Q1)의 베이스단에 저장되어 있던 전하는 임피던스(Z1)를 통하여 방전되면서 부도전상태가 되고, 콘덴서(Co)에 충전되어 있던 전하가 도전상태인 N채널 MOS트랜지스터(M2)를 통하여 바이폴라 트랜지스터(Q2)의 베이스로 공급되면서 도전시키고, 이에 따라 바이폴라 트랜지스터(Q2)의 콜렉터-에미터단으로 베이스 전류보다 전류이득을 곱한 값만큼 많은 전류가 흐르도록 하면서 콘덴서(Co)에 충전되어있는 전하를 빠른 속도로 방전시켜 출력노드(N4)의 전위가 낮아지게 된다.
여기서 바이폴라 트랜지스터(Q2)의 베이스로 전류를 공급하는 것이 콘덴서(Co)이고, 콘덴서(Co)의 전하가 어느전위 이하로 낮아져 전류의 공급양이 줄어들게 되면서 바이폴라 트랜지스터(Q2)가 부도전 상태가 된다. 반대로 입력노드(N1)에 낮은 전원(0V)이 인가되면 P채널 MOS트랜지스터(M1)와 임피던스(Z2)는 도전상태가 되면서 N채널 MOS트랜지스터(M2)와 임피던스(Z1)는 부도전 상태가 된다.
따라서 바이폴라 트랜지스터(Q2)의 베이스단에 저장되어 있던 전하는 임피던스(Z2)를 통하여 방전되면서 부도전상태가 되고, 이와 동시에 P채널 MOS트랜지스터(M1)를 통하여 공급되는 전류는 바이폴라 트랜지스터(Q1)의 베이스단으로 인가되면서 도전시킨다. 이에따라 바이폴라 트랜지스터(Q1)의 콜렉터에미터단으로 베이스 전류보다 전류이득을 곱한 값만큼 많은 전류가 흐르면서 콘덴서(Co)를 충전시키는 동시에 출력노드(N4)의 전위가 높아지게 한다.
그리고 콘덴서(Co)의 충전이 이루어져 어느 전위이상이 되면 바이폴라 트랜지스터(Q1)의 베이스단과 에미터단의 전위차가 적어지면서 부도전 상태가 되어 출력노드(N4)로 높은 전위가 출력되지 않게 된다.
그러나 상기와 같은 종래의 BiCMOS출력회로는 입력이 전이될때만 전류가 흐르므로 전력소비의 특성은 CMOS와 같은 특성을 지니고, 바이폴라 트랜지스터(Q1), (Q2)에 의해 전류가 공급되므로 CMOS에 비해 빠른 전이시간을 가지게 되는 장점이 있으나, CMOS와 같이 전이시에만 전류가 흐르도록 구성되어 있고, 최종출력단으로 사용되는 바이폴라 트랜지스터(Q1), (Q2)의 베이스와 에미터간의 전위차가 약 0.5V 정도에서 부도전되는 특성을 가지고 있으므로 로직레벨의 변화가 0V와 5V의 풀 스윙(full swing)을 하지 못하고 0.5∼4.5V 정도의 특성을 지니게 된다.
그러므로 IC내부회로를 구성할 경우에는 큰 문제가 없지만 입·출력단에서는 잡음여유(noise margin)의 저하로 인하여 TTL등의 회로와 함께 사용될때 오동작을 일으키게 되는 문제점이 있었다.
이에따라 본발명은 로직레벨의 변화가 0V와 5V의 풀스윙을 일으키도록한 BiCMOS용 출력회로를 제공하는 것을 목적으로 한다.
본발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.
입력노드(N1)는 P채널 MOS트랜지스터(M1)와 N채널 MOS트랜지스터(M2), (M7)의 게이트단과 연결하고, 제1전원 노드(N2)는 P채널 MOS트랜지스터(M1), (M3), (M5)의 드레인단과 바이폴라 트랜지스터(Q1)의 콜렉터단과 연결하고, 제2전원 노드(N3)는 N채널 MOS트랜지스터(M7), (M8)의 소오스단과 바이폴라 트랜지스터(Q2)의 에미터 및 콘덴서(Co)의 타측과 연결하고, 출력노드(N4)는 P채널 MOS트랜지스터(M5)의 소오스단, N채널 MOS트랜지스터(M2), (M6)의 드레인단과 두 바이폴라 트랜지스터(Q1), (Q2)의 에미터단, 콜렉터단 및 콘덴서(Co)의 일측과 연결하고, N채널 MOS트랜지스터(M7)의 드레인단과 연결된 P채널 MOS트랜지스터(M1)의 소오스단은 P채널 MOS트랜지스터(M3)의 게이트단과 N채널 MOS트랜지스터(M4), (M8)의 게이트단 및 바이폴라 트랜지스터(Q1)의 게이트단과 연결하고, 소오스단이 접지된 N채널 MOS트랜지스터(M4)의 드레인단과 연결된 P채널 MOS트랜지스터(M3)의 소오스단은 P채널 MOS트랜지스터(M5)의 게이트단과 N채널 MOS트랜지스터(M6)의 게이트단과 연결하고, N채널 MOS트랜지스터(M8)의 드레인단과 연결된 N채널 MOS트랜지스터(M2)의 소오스단은 바이폴라 트랜지스터(Q2)의 베이스단과 연결한 것이다.
여기서 M1과 M2, M3과 M4는 모두 인버터를 이루도록 결합된다.
이와같이 구성한 본발명의 BiCMOS출력회로는 입력노드(N1)로 높은 전원(5V)이 인가되면, P채널 MOS트랜지스터(M1)는 부도전 상태, N채널 MOS트랜지스터(M2), (M7)는 도전상태가 되고, 이에따라 P채널 MOS트랜지스터(M1)의 소오스단에 남아있던 전하가 N채널 MOS트랜지스터(M7)의 드레인-소오스단을 통하여 많이 흐르면서 P채널 MOS트랜지스터(M3)는 도전상태 두 N채널 MOS트랜지스터(M4), (M8)와 바이폴라 트랜지스터(Q1)는 부도전상태가 되게 된다.
그러므로 P채널 MOS트랜지스터(M3)의 드레인-소오스단을 통하여 흐르는 높은 전원이 P채널 MOS트랜지스터(M5)는 부도전상태, N채널 MOS트랜지스터(M6)는 도전상태가 되도록 하고, N채널 MOS트랜지스터(M2)의 드레인-소오스만으로 콘덴서(Co)에 충전되어 있던 전하가 흐르면서 바이폴라 트랜지스터(Q2)를 도전상태가 되도록하여 콘덴서(Co)에 충전되어있던 전하가 바이폴라 트랜지스터(Q2)와 N채널 MOS트랜지스터(M6)를 통하여 동시에 방전되면서 그 속도가 빨라져 출력노드(N4)의 전위가 순간적으로 낮아지게 한다. 반대로 입력노드(N1)로 낮은 전원(0V)이 인가되면, P채널 MOS트랜지스터(M1)는 도전상태, N채널 MOS트랜지스터(M2), (M7)는 부도전 상태가 되고, 이에 따라 P채널 MOS트랜지스터(M1)의 드레인-소오스단을 통하여 흐르는 높은 전위(5V)가 P채널 MOS트랜지스터(M3)는 부도전상태, N채널 MOS트랜지스터(M4), (M8)와 바이폴라 트랜지스터(Q1)는 도전상태가 되도록 한다.
그리고 N채널 MOS트랜지스터(M2)의 부도전에 따라 바이폴라 트랜지스터(Q2)도 부도전상태가 되면서 부도전상태인 P채널 MOS트랜지스터(M3)의 소오스단과 연결된 P채널 MOS트랜지스터(M5)는 도전상태, N채널 MOS트랜지스터(M6)는 부도전 상태가 된다.
그러므로 도전상태인 바이폴라 트랜지스터(Q1)의 콜렉터-에미터단과, P채널 MOS트랜지스터(M5)의 드레인-소오스단을 통하여 제1전원노드(N2)로부터의 높은 전원(5V)이 급격히 많이 흐르면서 출력노드(N4)의 전위가 높아지도록 한다. 이때에는 바이폴라 트랜지스터(Q2)와 N채널 MOS트랜지스터(M6)과 부도전상태이므로 바이폴라 트랜지스터(Q1)와 P채널 MOS트랜지스터(M5)를 통하여 흐르는 높은 전원이 출력노르(N4)와 콘덴서(Co)로만 인가되어 콘덴서(Co)가 빠른 속도로 충전되도록 하여 콘덴서(Co)가 어느전위이상 충전되어 두 트랜지스터(Q1), (M5)가 부도전상태로 되는 시간이 빨라지도록 한다.
제3도는 본발명의 다른 실시예를 나타낸 것으로, 입력노드(N1)는 P채널 MOS트랜지스터(M1), (M5)와 N채널 MOS트랜지스터(M2), (M6), (M6)의 게이트단과 연결하고, 제1전원노드(N2)는 P채널 MOS트랜지스터(M1), (M5)의 드레인단과 바이폴라 트랜지스터(Q1)의 콜렉터단과 연결하고, 제2전원노드(N3)는 N채널 MOS트랜지스터(M6), (M7), (M8)의 소오스단과 바이폴라 트랜지스터(Q2)의 에미터단 및 콘덴서(Co)의 타측과 연결하고, 출력노드(N4)는 P채널 MOS트랜지스터(M5)의 소오스단과 N채널 MOS트랜지스터(M2), (M6)의 드레인단과 바이폴라 트랜지스터(Q2)의 콜렉터단과, 바이폴라 트랜지스터(Q1)의 에미터단 및 콘덴서(Co)의 일측과 연결하고, N채널 MOS트랜지스터(M7)의 드레인단과 접속된 P채널 MOS트랜지스터(M1)의 소오스단은 바이폴라 트랜지스터(Q1)의 베이스단과 N채널 MOS트랜지스터(M8)의 게이트단과 연결하고, N채널 MOS트랜지스터(M8)의 드레인단과 접속된 N채널 MOS트랜지스터(M2)의 소오스단은 바이폴라 트랜지스터(Q2)의 베이스단과 연결한다.
그러므로 입력노드(N1)로 높은 전원(5V)이 인가되면, P채널 MOS트랜지스터(M1), (M2)가 부도전상태, N채널 MOS트랜지스터(M2), (M6), (M7)가 도전상태가 되고, P채널 MOS트랜지스터(M1)의 소오스단과 연결된 바이폴라 트랜지스터(Q1)와 N채널 MOS트랜지스터(M8)가 도전상태가 되면서, 콘덴서(Co)에 충전되었던 전류가 드레인-소오스만으로 흐르는 N채널 MOS트랜지스터(M2)에 의해 바이폴라 트랜지스터(Q2)가 도전상태가 되므로, 콘덴서(Co)에 충전된 전위가 바이폴라 트랜지스터(Q2)와 N채널 MOS트랜지스터(M6)를 통하여 빠르게 방전되어 출력노드(N4)의 전위가 낮아지도록 한다. 반대로 입력노드(N2)로 낮은 전원(0V)이 인가되면, P채널 MOS트랜지스터(M1), (M5)는 도전상태, N채널 MOS트랜지스터(M2), (M6), (M7)는 부도전상태가 되고, P채널 MOS트랜지스터(M1)의 도전에 따라 바이폴라 트랜지스터(Q1)와 N채널 MOS트랜지스터(M8)가 도전상태가 되면서 바이폴라 트랜지스터(Q2)의 베이스단에 남아있는 전하를 방전시키도록 하는 한편, N채널 MOS트랜지스터(M2)의 부도전에 따라 바이폴라 트랜지스터(Q2)도 부도전상태가 되도록 한다.
그러므로 도전상태인 바이폴라 트랜지스터(Q1)와 P채널 MOS트랜지스터(M5)를 통하여 제1전원노드(N2)로 부터의 높은 전원(5V)이 출력노드(N4)와 콘덴서(Co)로 빠르고 많은 양으로 흐르게 되고, 이때에는 N채널 MOS트랜지스터(M2), (M6)와 바이폴라 트랜지스터(Q2)가 부도전상태이므로 콘덴서(Co)에 충전이 되어 두 트랜지스터(Q2), (M5)의 에미터단과 소오스단의 전위가 어느 이상이 되면 부도전상태가 되도록 함으로써 출력노드(N4)가 높은 전위에 도달하는 시간과 다시 낮은 전위로 되는 시간이 짧아지도록 한 것이다.
이상에서 설명한 바와같이 본발명의 BiCMOS츨력회로는 바이폴라 트랜지스터와 MOS트랜지스터를 통하여 전류가 흐르도록 함으로써 전이시간이 빨라지고, 출력노드(N4)의 주변에서 전압강하와 전압상승이 없이 전달되므로 로직이 전이될때 0V와 5V의 풀스윙을 얻을 수 있다. 그리고 전자의 두 MOS트랜지스터(M3), (M4)의 인버터 회로가 구비된 출력회로는 모든 로직회로에 그대로 적용할 수 있으나 인버터 회로만 사용할 경우에는 소자의 수가 많아지므로 두 MOS트랜지스터(M3), (M4)를 생략하고 두 MOS트랜지스터(M5), (M6)의 게이트단을 입력노드(N2)에 직접 연결한 후자의 출력회로를 사용함으로써 경제적인 효과를 얻을 수 있는 것이다.

Claims (2)

  1. 입력노드(N1)는 P채널 MOS트랜지스터(M1)와 N채널 MOS트랜지스터(M2), (M7)의 게이트단과 연결하고, 제1전원 노드(N2)는 P채널 MOS트랜지스터(M1), (M3), (M5)의 드레인단과 바이폴라 트랜지스터(Q1)의 콜렉터단과 연결하고, 제2전원 노드(N3)는 N채널 MOS트랜지스터(M7), (M8)의 소오스단과, 바이폴라 트랜지스터(Q2)의 에미터 및 콘덴서(Co)의 타측과 연결하고, 출력노드(N4)는 P채널 MOS트랜지스터(M5)의 소오스단, N채널 MOS트랜지스터(M2), (M6)의 드레인과 두 바이폴라 트랜지스터(Q1), (Q2)의 에미터간 콜렉터단 및 콘덴서(Co)의 일측과 연결하고, N채널 MOS트랜지스터(M7)의 드레인단과 연결된 P채널 MOS트랜지스터(M1)의 소오스단은 P채널 MOS트랜지스터(M3)의 게이트단과 N채널 MOS트랜지스터(M4), (M8)의 게이트단 및 바이폴라 트랜지스터(Q1)의 게이트단과 연결하고, 소오스단이 접지된 N채널 MOS트랜지스터(M4)의 드레인단과 연결된 P채널 MOS트랜지스터(M3)의 소오스단은 P채널 MOS트랜지스터(M5)의 게이트단과 N채널 MOS트랜지스터(M6)의 게이트단과 연결하고, N채널 MOS트랜지스터(M8)의 드레인단과 연결된 N채널 MOS트랜지스터(M2)의 소오스만은 바이폴라 트랜지스터(Q2)의 베이스단과 연결하여서 구성됨을 특징으로 하는 BiCMOS용 출력회로.
  2. 제1항에 있어서, 입력노드(N1)는 P채널 MOS트랜지스터(M1), (M5)와 N채널 MOS트랜지스터(M2), (M6), (M7)의 게이트단과 연결하고, 제1전원노드(N2)는 P채널 MOS트랜지스터(M1), (M5)의 드레인단과 바이폴라 트랜지스터(Q1)의 콜렉터단과 연결하고, 제2전원노드(N3)는 N채널 MOS트랜지스터(M6), (M7), (M8)의 소오스단과 바이폴라 트랜지스터(Q2)의 에미터 및 콘덴서(Co)의 타측과 연결하고, 출력노드(N4)는 P채널 MOS트랜지스터(M5)의 소오스단과 N채널 MOS트랜지스터(M2), (M6)의 드레인단과 바이폴라 트랜지스터(Q2)의 콜렉터단과 바이폴라 트랜지스터(Q1)의 에미터단 및 콘덴서(Co)의 일측과 연결하고, N채널 MOS트랜지스터(M7)의 드레인단과 접속된 P채널 MOS트랜지스터(M1)의 소오스단은 바이폴라 트랜지스터(Q1)의 베이스단과 N채널 MOS트랜지스터(M8)의 게이트단과 연결하고, N채널 MOS트랜지스터(M8)의 드레인단과 접속된 N채널 MOS트랜지스터(M2)의 소오스단은 바이폴라 트랜지스터(Q2)의 베이스단과 연결하여 소자의 수를 줄이도록한 BiCMOS용 출력회로.
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US5038057A (en) * 1990-05-29 1991-08-06 Motorola, Inc. ECL to CMOS logic translator

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