JPH04335297A - 半導体集積回路装置のための入力バッファ回路 - Google Patents
半導体集積回路装置のための入力バッファ回路Info
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- JPH04335297A JPH04335297A JP3104099A JP10409991A JPH04335297A JP H04335297 A JPH04335297 A JP H04335297A JP 3104099 A JP3104099 A JP 3104099A JP 10409991 A JP10409991 A JP 10409991A JP H04335297 A JPH04335297 A JP H04335297A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体集積回
路装置のための入力バッファ回路に関し、特に、パイポ
ーラトランジスタを用いたレベルシフト回路を備えた入
力バッファ回路に関する。
路装置のための入力バッファ回路に関し、特に、パイポ
ーラトランジスタを用いたレベルシフト回路を備えた入
力バッファ回路に関する。
【０００２】
【従来の技術】一般に、パイポーラトランジスタによっ
て構成された回路は、大きな電流を消費するが、高速動
作および大きな負荷駆動能力が達成できる。他方、ＣＭ
ＯＳトランジスタによって構成された回路は、パイポー
ラトランジスタ回路ほど高速に動作できないが、低消費
電流の下で動作し、かつ高集積度が達成される。したが
って、ＢｉＣＭＯＳ集積回路装置は、パイポーラトラン
ジスタ回路およびＣＭＯＳトランジスタ回路の利点を最
大限に利用するため、単一の半導体基板上に形成された
パイポーラトランジスタおよびＣＭＯＳトランジスタに
よって構成される。
て構成された回路は、大きな電流を消費するが、高速動
作および大きな負荷駆動能力が達成できる。他方、ＣＭ
ＯＳトランジスタによって構成された回路は、パイポー
ラトランジスタ回路ほど高速に動作できないが、低消費
電流の下で動作し、かつ高集積度が達成される。したが
って、ＢｉＣＭＯＳ集積回路装置は、パイポーラトラン
ジスタ回路およびＣＭＯＳトランジスタ回路の利点を最
大限に利用するため、単一の半導体基板上に形成された
パイポーラトランジスタおよびＣＭＯＳトランジスタに
よって構成される。
【０００３】ＢｉＣＭＯＳ集積回路装置は、エミッタ結
合論理（以下「ＥＣＬ」という）に従う振幅を有する外
部的に与えられる入力信号を受け、かつ内部のＣＭＯＳ
トランジスタ回路を駆動するための入力回路を備える。 以下の説明では、本願発明を好ましく適用できるＢｉＣ
ＭＯＳ集積回路装置の一例として、ＢｉＣＭＯＳ Ｒ
ＡＭについて説明する。ＢｉＣＭＯＳ ＲＡＭは、た
とえばその高速動作における利点を活用するため、たと
えば、汎用の大型コンピュータにおける二次キャッシュ
メモリ、スーパーコンピュータにおけるメインメモリお
よびエンジニアリングーワークステーション（ＥＷＳ）
におけるキャッシュメモリに頻繁に用いられている。
合論理（以下「ＥＣＬ」という）に従う振幅を有する外
部的に与えられる入力信号を受け、かつ内部のＣＭＯＳ
トランジスタ回路を駆動するための入力回路を備える。 以下の説明では、本願発明を好ましく適用できるＢｉＣ
ＭＯＳ集積回路装置の一例として、ＢｉＣＭＯＳ Ｒ
ＡＭについて説明する。ＢｉＣＭＯＳ ＲＡＭは、た
とえばその高速動作における利点を活用するため、たと
えば、汎用の大型コンピュータにおける二次キャッシュ
メモリ、スーパーコンピュータにおけるメインメモリお
よびエンジニアリングーワークステーション（ＥＷＳ）
におけるキャッシュメモリに頻繁に用いられている。
【０００４】図５は、一般に知られるＢｉＣＭＯＳ
ＲＡＭのブロック図である。図５を参照して、ＢｉＣＭ
ＯＳ ＲＡＭ７０は、ＭＯＳトランジスタによって構
成された多数のメモリセルを備えたメモリセルアレイ７
９を含む。ロウアドレスバッファ７１は、ＥＣＬ論理振
幅を有するロウアドレス信号ＲＡ０ないしＲＡｍを受け
、ＭＯＳトランジスタによって構成されたロウデコーダ
７２を駆動する。同様に、カラムアドレスバッファ７３
は、ＥＣＬ論理振幅を有するカラムアドレス信号ＣＡ０
ないしＣＡｎを受け、ＭＯＳトランジスタによって構成
されたカラムデコーダ７４を駆動する。センスアンプ７
５は、メモリセルアレイ７９から読出されたデータ信号
を増幅する。このＢｉＣＭＯＳ ＲＡＭ７０はさらに
、入力データＤｉｎ，チップ選択信号／ＣＳおよび書込
可能化信号／ＷＥを受け、かつ読出／書込動作を制御す
るための読出／書込制御回路７７と、読出されたデータ
Ｄｏを出力するための出力バッファ７６と、基準電位Ｖ
Ｂ Ｂ を発生するＶＢ Ｂ 発生器７８とを含む。ロ
ウアドレスバッファ７１およびカラムアドレスバッファ
７３は、ＥＣＬ論理振幅を有する外部的に与えられたア
ドレス信号に基づいて、ＭＯＳトランジスタによって構
成されたロウデコーダ７２およびカラムデコーダ７４を
駆動することが指摘される。言い換えると、ロウアドレ
スバッファ７１およびカラムアドレスバッファ７３は、
外部的に与えられたＥＣＬ論理振幅を有する入力信号を
、ＭＯＳ論理振幅を有する信号に変換することが指摘さ
れる。
ＲＡＭのブロック図である。図５を参照して、ＢｉＣＭ
ＯＳ ＲＡＭ７０は、ＭＯＳトランジスタによって構
成された多数のメモリセルを備えたメモリセルアレイ７
９を含む。ロウアドレスバッファ７１は、ＥＣＬ論理振
幅を有するロウアドレス信号ＲＡ０ないしＲＡｍを受け
、ＭＯＳトランジスタによって構成されたロウデコーダ
７２を駆動する。同様に、カラムアドレスバッファ７３
は、ＥＣＬ論理振幅を有するカラムアドレス信号ＣＡ０
ないしＣＡｎを受け、ＭＯＳトランジスタによって構成
されたカラムデコーダ７４を駆動する。センスアンプ７
５は、メモリセルアレイ７９から読出されたデータ信号
を増幅する。このＢｉＣＭＯＳ ＲＡＭ７０はさらに
、入力データＤｉｎ，チップ選択信号／ＣＳおよび書込
可能化信号／ＷＥを受け、かつ読出／書込動作を制御す
るための読出／書込制御回路７７と、読出されたデータ
Ｄｏを出力するための出力バッファ７６と、基準電位Ｖ
Ｂ Ｂ を発生するＶＢ Ｂ 発生器７８とを含む。ロ
ウアドレスバッファ７１およびカラムアドレスバッファ
７３は、ＥＣＬ論理振幅を有する外部的に与えられたア
ドレス信号に基づいて、ＭＯＳトランジスタによって構
成されたロウデコーダ７２およびカラムデコーダ７４を
駆動することが指摘される。言い換えると、ロウアドレ
スバッファ７１およびカラムアドレスバッファ７３は、
外部的に与えられたＥＣＬ論理振幅を有する入力信号を
、ＭＯＳ論理振幅を有する信号に変換することが指摘さ
れる。
【０００５】図６は、従来の入力バッファ回路の回路図
である。この入力バッファ回路は、図５に示したロウア
ドレスバッファ７１またはカラムアドレスバッファ７３
に適用され得る。図６を参照して、この入力バッファ回
路は、入力信号Ｖｉｎを受ける初段のレベルシフト回路
５０と、差動増幅器回路５１と、レベルシフト回路５２
と、レベル変換のためのカレントミラー回路５３および
５４と、ドライバ回路５５および５６とを含む。ｎｐｎ
トランジスタ１は、ベースがＥＣＬ論理振幅を有する入
力信号Ｖｉｎを受けるように接続される。トランジスタ
１は、コレクタが接地電位Ｖｃｃに接続され、エミッタ
が定電流源２を介して負の電源電位ＶＥ Ｅ に接続さ
れる。ＥＣＬ論理では、入力信号Ｖｉｎは、「Ｈ」レベ
ルで−０．９ボルトを有し、「Ｌ」レベルで−１．７ボ
ルトを有する。一般に、負の電源電位ＶＥ Ｅ は、−
４．５ボルトまたは−５．２ボルトに設定される。
である。この入力バッファ回路は、図５に示したロウア
ドレスバッファ７１またはカラムアドレスバッファ７３
に適用され得る。図６を参照して、この入力バッファ回
路は、入力信号Ｖｉｎを受ける初段のレベルシフト回路
５０と、差動増幅器回路５１と、レベルシフト回路５２
と、レベル変換のためのカレントミラー回路５３および
５４と、ドライバ回路５５および５６とを含む。ｎｐｎ
トランジスタ１は、ベースがＥＣＬ論理振幅を有する入
力信号Ｖｉｎを受けるように接続される。トランジスタ
１は、コレクタが接地電位Ｖｃｃに接続され、エミッタ
が定電流源２を介して負の電源電位ＶＥ Ｅ に接続さ
れる。ＥＣＬ論理では、入力信号Ｖｉｎは、「Ｈ」レベ
ルで−０．９ボルトを有し、「Ｌ」レベルで−１．７ボ
ルトを有する。一般に、負の電源電位ＶＥ Ｅ は、−
４．５ボルトまたは−５．２ボルトに設定される。
【０００６】差動増幅器回路５１は、ｎｐｎトランジス
タ６および９と、抵抗５および８と、定電流源７とを含
む。トランジスタ６は、コレクタが抵抗５を介して接地
電位Ｖｃｃに接続される。トランジスタ９は、コレクタ
が抵抗８を介して接地電位Ｖｃｃに接続される。トラン
ジスタ６および９のエミッタは定電流源７に一体接続さ
れる。トランジスタ６は、ベースが初段のレベルシフト
回路５０によってレベルシフトされた入力信号を受ける
ように接続される。トランジスタ９は、ベースが基準電
位ＶＢ Ｂ を受けるように接続される。基準電位ＶＢ
Ｂ は、図５に示したＶＢ Ｂ 発生器７８から発生
される。基準電位ＶＢ Ｂ は、トランジスタ６のベー
スに与えられる信号の高レベルと低レベルとの間の中間
の値に設定される。
タ６および９と、抵抗５および８と、定電流源７とを含
む。トランジスタ６は、コレクタが抵抗５を介して接地
電位Ｖｃｃに接続される。トランジスタ９は、コレクタ
が抵抗８を介して接地電位Ｖｃｃに接続される。トラン
ジスタ６および９のエミッタは定電流源７に一体接続さ
れる。トランジスタ６は、ベースが初段のレベルシフト
回路５０によってレベルシフトされた入力信号を受ける
ように接続される。トランジスタ９は、ベースが基準電
位ＶＢ Ｂ を受けるように接続される。基準電位ＶＢ
Ｂ は、図５に示したＶＢ Ｂ 発生器７８から発生
される。基準電位ＶＢ Ｂ は、トランジスタ６のベー
スに与えられる信号の高レベルと低レベルとの間の中間
の値に設定される。
【０００７】レベルシフト回路５２は、各々が接地電位
Ｖｃｃと電源電位ＶＥ Ｅ との間に直列に接続された
、ｎｐｎトランジスタ１２および定電流源７９と、ｎｐ
ｎトランジスタ１５および定電流源８１とを含む。トラ
ンジスタ１２および１５は、ベースが差動増幅器回路５
１から出力される出力信号をそれぞれ受けるように接続
される。トランジスタ１２および１５のエミッタを介し
て、レベルシフトされた信号／ＶａおよびＶａがそれぞ
れ出力される。
Ｖｃｃと電源電位ＶＥ Ｅ との間に直列に接続された
、ｎｐｎトランジスタ１２および定電流源７９と、ｎｐ
ｎトランジスタ１５および定電流源８１とを含む。トラ
ンジスタ１２および１５は、ベースが差動増幅器回路５
１から出力される出力信号をそれぞれ受けるように接続
される。トランジスタ１２および１５のエミッタを介し
て、レベルシフトされた信号／ＶａおよびＶａがそれぞ
れ出力される。
【０００８】各カレントミラー回路５３および５４は、
ＥＣＬ論理振幅を有する与えられた信号Ｖａおよび／Ｖ
ａをＣＭＯＳ論理振幅を有する信号／ＶｂおよびＶｂに
変換する。カレントミラー回路５３は、ＰＭＯＳトラン
ジスタ１８および２０と、ＮＭＯＳトランジスタ１９お
よび２１とを含む。トランジスタ１８および１９は、接
地電位Ｖｃｃと電源電位ＶＥ Ｅ との間に直列に接続
される。トランジスタ２０および２１は、接地電位Ｖｃ
ｃと電源電位ＶＥ Ｅとの間に直列に接続される。トラ
ンジスタ１９および２１は、ゲートがトランジスタ１９
および１８の共通接続ノードに一体接続される。トラン
ジスタ１８は、ゲートがレベルシフトされた信号／Ｖａ
を受けるように接続される。トランジスタ２０は、ゲー
トがレベルシフトされた信号Ｖａを受けるように接続さ
れる。 カレントミラー回路５４は、ＰＭＯＳトランジスタ２２
および２４と、ＮＭＯＳトランジスタ２３および２５と
を含んでおり、カレントミラー回路５３と同様の回路構
成を有する。カレントミラー回路５３は、トランジスタ
２０および２１の共通接続ノードを介して、レベル変換
された信号／Ｖｂを出力する。同様に、カレントミラー
回路５４は、トランジスタ２４および２５の共通接続ノ
ードを介して、レベル変換された信号Ｖｂを出力する。
ＥＣＬ論理振幅を有する与えられた信号Ｖａおよび／Ｖ
ａをＣＭＯＳ論理振幅を有する信号／ＶｂおよびＶｂに
変換する。カレントミラー回路５３は、ＰＭＯＳトラン
ジスタ１８および２０と、ＮＭＯＳトランジスタ１９お
よび２１とを含む。トランジスタ１８および１９は、接
地電位Ｖｃｃと電源電位ＶＥ Ｅ との間に直列に接続
される。トランジスタ２０および２１は、接地電位Ｖｃ
ｃと電源電位ＶＥ Ｅとの間に直列に接続される。トラ
ンジスタ１９および２１は、ゲートがトランジスタ１９
および１８の共通接続ノードに一体接続される。トラン
ジスタ１８は、ゲートがレベルシフトされた信号／Ｖａ
を受けるように接続される。トランジスタ２０は、ゲー
トがレベルシフトされた信号Ｖａを受けるように接続さ
れる。 カレントミラー回路５４は、ＰＭＯＳトランジスタ２２
および２４と、ＮＭＯＳトランジスタ２３および２５と
を含んでおり、カレントミラー回路５３と同様の回路構
成を有する。カレントミラー回路５３は、トランジスタ
２０および２１の共通接続ノードを介して、レベル変換
された信号／Ｖｂを出力する。同様に、カレントミラー
回路５４は、トランジスタ２４および２５の共通接続ノ
ードを介して、レベル変換された信号Ｖｂを出力する。
【０００９】ドライバ回路５５は、接地電位Ｖｃｃと電
源電位ＶＥ Ｅ との間に直列に接続されたｎｐｎトラ
ンジスタ３０および３１と、トランジスタ３０のベース
を制御するためのインバータを構成するＰＭＯＳトラン
ジスタ２６およびＮＭＯＳトランジスタ２７と、トラン
ジスタ３１のベースを制御するためのＮＭＯＳトランジ
スタ２８および２９とを含む。トランジスタ２６，２７
および２８のゲートは、信号／Ｖｂを受ける。トランジ
スタ３０のエミッタとトランジスタ３１のコレクタの共
通接続ノードを介して、図示されていない次段のＭＯＳ
トランジスタ回路を駆動するための出力信号Ｖｏが出力
される。ドライバ回路５６は、ドライバ回路５５と同様
の回路構成を有している。すなわち、ドライバ回路５６
は、ｎｐｎトランジスタ３６および３７と、トランジス
タ３６のベースを制御するためのＰＭＯＳトランジスタ
３２およびＮＭＯＳトランジスタ３３と、トランジスタ
３７のベースを制御するためのＮＭＯＳトランジスタ３
４および３５とを含む。トランジスタ３２，３３および
３４のゲートは、レベル変換された信号Ｖｂを受ける。 トランジスタ３６および３７の共通接続ノードを介して
、次段に接続された回路を駆動するための信号／Ｖｏが
出力される。
源電位ＶＥ Ｅ との間に直列に接続されたｎｐｎトラ
ンジスタ３０および３１と、トランジスタ３０のベース
を制御するためのインバータを構成するＰＭＯＳトラン
ジスタ２６およびＮＭＯＳトランジスタ２７と、トラン
ジスタ３１のベースを制御するためのＮＭＯＳトランジ
スタ２８および２９とを含む。トランジスタ２６，２７
および２８のゲートは、信号／Ｖｂを受ける。トランジ
スタ３０のエミッタとトランジスタ３１のコレクタの共
通接続ノードを介して、図示されていない次段のＭＯＳ
トランジスタ回路を駆動するための出力信号Ｖｏが出力
される。ドライバ回路５６は、ドライバ回路５５と同様
の回路構成を有している。すなわち、ドライバ回路５６
は、ｎｐｎトランジスタ３６および３７と、トランジス
タ３６のベースを制御するためのＰＭＯＳトランジスタ
３２およびＮＭＯＳトランジスタ３３と、トランジスタ
３７のベースを制御するためのＮＭＯＳトランジスタ３
４および３５とを含む。トランジスタ３２，３３および
３４のゲートは、レベル変換された信号Ｖｂを受ける。 トランジスタ３６および３７の共通接続ノードを介して
、次段に接続された回路を駆動するための信号／Ｖｏが
出力される。
【００１０】次に、動作について説明する。まず、ＥＣ
Ｌ論理振幅を有する入力信号Ｖｉｎが低レベルから高レ
ベルになるとき、トランジスタ６のベース電位も低レベ
ルから高レベルになる。したがって、トランジスタ６は
オンし、他方トランジスタ９はオフする。トランジスタ
６のオンにより、トランジスタ１２のベース電位は、（
Ｖｃｃ−Ｒ５ ・Ｉ７ ）により決定される低レベルに
なる。ここで、Ｒ５ は抵抗５の抵抗値，Ｉ７ は定電
流源７の電流値を示す。これに加えて、トランジスタ９
のオフにより、トランジスタ１５のベース電位はほぼ接
地電位Ｖｃｃに近い高レベルになる。したがって、トラ
ンジスタ１２のエミッタ電位を示す信号／Ｖａは、電位
（Ｖｃｃ−Ｒ５ ・Ｉ７ −ＶＢ Ｅ １ ２ ）によ
り決定される低レベルになる。他方、トランジスタ１５
のエミッタ電位を示す信号Ｖａは、（Ｖｃｃ−ＶＢ Ｅ
１ ５ ）により決定される高レベルになる。ここで
、ＶＢ Ｅ １ ２ およびＶＢ Ｅ １ ５ は、ト
ランジスタ１２および１５のベース−エミッタ間電圧を
それぞれ示す。
Ｌ論理振幅を有する入力信号Ｖｉｎが低レベルから高レ
ベルになるとき、トランジスタ６のベース電位も低レベ
ルから高レベルになる。したがって、トランジスタ６は
オンし、他方トランジスタ９はオフする。トランジスタ
６のオンにより、トランジスタ１２のベース電位は、（
Ｖｃｃ−Ｒ５ ・Ｉ７ ）により決定される低レベルに
なる。ここで、Ｒ５ は抵抗５の抵抗値，Ｉ７ は定電
流源７の電流値を示す。これに加えて、トランジスタ９
のオフにより、トランジスタ１５のベース電位はほぼ接
地電位Ｖｃｃに近い高レベルになる。したがって、トラ
ンジスタ１２のエミッタ電位を示す信号／Ｖａは、電位
（Ｖｃｃ−Ｒ５ ・Ｉ７ −ＶＢ Ｅ １ ２ ）によ
り決定される低レベルになる。他方、トランジスタ１５
のエミッタ電位を示す信号Ｖａは、（Ｖｃｃ−ＶＢ Ｅ
１ ５ ）により決定される高レベルになる。ここで
、ＶＢ Ｅ １ ２ およびＶＢ Ｅ １ ５ は、ト
ランジスタ１２および１５のベース−エミッタ間電圧を
それぞれ示す。
【００１１】カレントミラー回路５３および５４におい
て、トランジスタ１８および２４が低レベルの信号／Ｖ
ａに応答してオンする。他方、トランジスタ２０および
２２が高レベルの信号Ｖａに応答してオフする。したが
って、カレントミラー回路５３の出力信号／Ｖｂは、高
レベル（Ｖｃｃ）から低レベル（ＶＥＥ ）になる。他
方、カレントミラー回路５４の出力信号Ｖｂは、低レベ
ル（ＶＥ Ｅ ）から高レベル（Ｖｃｃ）になる。これ
らの出力信号Ｖｂおよび／Ｖｂは、ＣＭＯＳ論理振幅を
有している。言い換えると、ＥＣＬ論理振幅を有する入
力信号Ｖｉｎに基づいて、ＣＭＯＳ論理振幅を有する信
号Ｖｂおよび／Ｖｂへの変換が行なわれたことになる。
て、トランジスタ１８および２４が低レベルの信号／Ｖ
ａに応答してオンする。他方、トランジスタ２０および
２２が高レベルの信号Ｖａに応答してオフする。したが
って、カレントミラー回路５３の出力信号／Ｖｂは、高
レベル（Ｖｃｃ）から低レベル（ＶＥＥ ）になる。他
方、カレントミラー回路５４の出力信号Ｖｂは、低レベ
ル（ＶＥ Ｅ ）から高レベル（Ｖｃｃ）になる。これ
らの出力信号Ｖｂおよび／Ｖｂは、ＣＭＯＳ論理振幅を
有している。言い換えると、ＥＣＬ論理振幅を有する入
力信号Ｖｉｎに基づいて、ＣＭＯＳ論理振幅を有する信
号Ｖｂおよび／Ｖｂへの変換が行なわれたことになる。
【００１２】カレントミラー回路５３および５４は、Ｃ
ＭＯＳトランジスタによって構成されているので、大き
な負荷駆動能力を有していない。負荷駆動能力を増加さ
せる目的で、電流増幅のためのＢｉＣＭＯＳドライバ回
路５５および５６が設けられている。信号／Ｖｂが高レ
ベル（Ｖｃｃ）から低レベル（ＶＥ Ｅ ）に変化した
とき、トランジスタ２６がオンし、他方トランジスタ２
７および２８がオフする。したがって、トランジスタ２
９がオンするので、ｎｐｎトランジスタ３０および３１
はそれぞれオンおよびオフする。その結果、高レベルの
出力信号Ｖｏが出力される。これと同時に、信号Ｖｂが
低レベルから高レベルに変化するので、トランジスタ３
２がオフし、他方トランジスタ３３および３４がオンす
る。したがって、トランジスタ３５がオフし、ｎｐｎト
ランジスタ３６および３７はそれぞれオフおよびオンす
る。その結果、低レベルの出力信号／Ｖｏが出力される
。
ＭＯＳトランジスタによって構成されているので、大き
な負荷駆動能力を有していない。負荷駆動能力を増加さ
せる目的で、電流増幅のためのＢｉＣＭＯＳドライバ回
路５５および５６が設けられている。信号／Ｖｂが高レ
ベル（Ｖｃｃ）から低レベル（ＶＥ Ｅ ）に変化した
とき、トランジスタ２６がオンし、他方トランジスタ２
７および２８がオフする。したがって、トランジスタ２
９がオンするので、ｎｐｎトランジスタ３０および３１
はそれぞれオンおよびオフする。その結果、高レベルの
出力信号Ｖｏが出力される。これと同時に、信号Ｖｂが
低レベルから高レベルに変化するので、トランジスタ３
２がオフし、他方トランジスタ３３および３４がオンす
る。したがって、トランジスタ３５がオフし、ｎｐｎト
ランジスタ３６および３７はそれぞれオフおよびオンす
る。その結果、低レベルの出力信号／Ｖｏが出力される
。
【００１３】ＥＣＬ論理振幅を有する入力信号Ｖｉｎが
高レベルから低レベルに変化したとき、トランジスタ６
がオフし、トランジスタ９がオンする。したがって、ト
ランジスタ１２のベース電位はほぼ接地電位Ｖｃｃの高
レベルになり、トランジスタ１５のベース電位は（Ｖｃ
ｃ−Ｒ８ ・Ｉ７ ）により決定される低レベルになる
。したがって、信号／Ｖａは、（Ｖｃｃ−ＶＢ Ｅ １
２ ）により決定される高レベルになり、信号Ｖａは
（Ｖｃｃ−Ｒ８ ・Ｉ７ −ＶＢ Ｅ １ ５ ）によ
り決定される低レベルになる。ここで、Ｒ８ は抵抗８
の抵抗値を示す。カレントミラー回路５３および５４と
ドライバ回路５５および５６は、信号Ｖａおよび／Ｖａ
を受け、かつ前述と同様に動作する。したがって、その
動作の説明は省略される。
高レベルから低レベルに変化したとき、トランジスタ６
がオフし、トランジスタ９がオンする。したがって、ト
ランジスタ１２のベース電位はほぼ接地電位Ｖｃｃの高
レベルになり、トランジスタ１５のベース電位は（Ｖｃ
ｃ−Ｒ８ ・Ｉ７ ）により決定される低レベルになる
。したがって、信号／Ｖａは、（Ｖｃｃ−ＶＢ Ｅ １
２ ）により決定される高レベルになり、信号Ｖａは
（Ｖｃｃ−Ｒ８ ・Ｉ７ −ＶＢ Ｅ １ ５ ）によ
り決定される低レベルになる。ここで、Ｒ８ は抵抗８
の抵抗値を示す。カレントミラー回路５３および５４と
ドライバ回路５５および５６は、信号Ｖａおよび／Ｖａ
を受け、かつ前述と同様に動作する。したがって、その
動作の説明は省略される。
【００１４】図７は、従来の入力バッファ回路のもう１
つの例を示す回路図である。この入力バッファ回路は、
“Ａｎ ８ｎｓ ２５６Ｋ ＢｉＣＭＯＳ Ｒ
ＡＭ”と題された論文（１９８８ ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧ
ＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ
ｐｐ．１８４−１８５）に見られる。図６に示した回
路と比較すると、図７に示した入力バッファ回路は、定
電流源７９および８１に代えて制御可能な電流源として
のＮＭＯＳトランジスタ９０および９２を備えている。 すなわち、改善されたレベルシフト回路５７は、各々が
接地電位Ｖｃｃと電源電位ＶＥ Ｅ との間に直列に接
続された、ｎｐｎトランジスタ１２およびＮＭＯＳトラ
ンジスタ９０と、ｎｐｎトランジスタ１５およびＮＭＯ
Ｓトランジスタ９２とを含む。 トランジスタ９０のゲートおよびトランジスタ１５のベ
ースは、トランジスタ９のコレクタに一体接続される。 トランジスタ９２のゲートおよびトランジスタ１２のベ
ースは、トランジスタ６のコレクタに一体接続される。 図７に示した入力バッファ回路の他の回路構成は、図６
に示したものと同様であるので説明が省略される。これ
に加えて、動作においても、図７に示した入力バッファ
回路は図６に示したものと基本的に同様に動作するので
、説明が省略される。
つの例を示す回路図である。この入力バッファ回路は、
“Ａｎ ８ｎｓ ２５６Ｋ ＢｉＣＭＯＳ Ｒ
ＡＭ”と題された論文（１９８８ ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧ
ＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ
ｐｐ．１８４−１８５）に見られる。図６に示した回
路と比較すると、図７に示した入力バッファ回路は、定
電流源７９および８１に代えて制御可能な電流源として
のＮＭＯＳトランジスタ９０および９２を備えている。 すなわち、改善されたレベルシフト回路５７は、各々が
接地電位Ｖｃｃと電源電位ＶＥ Ｅ との間に直列に接
続された、ｎｐｎトランジスタ１２およびＮＭＯＳトラ
ンジスタ９０と、ｎｐｎトランジスタ１５およびＮＭＯ
Ｓトランジスタ９２とを含む。 トランジスタ９０のゲートおよびトランジスタ１５のベ
ースは、トランジスタ９のコレクタに一体接続される。 トランジスタ９２のゲートおよびトランジスタ１２のベ
ースは、トランジスタ６のコレクタに一体接続される。 図７に示した入力バッファ回路の他の回路構成は、図６
に示したものと同様であるので説明が省略される。これ
に加えて、動作においても、図７に示した入力バッファ
回路は図６に示したものと基本的に同様に動作するので
、説明が省略される。
【００１５】
【発明が解決しようとする課題】図６に示した入力バッ
ファ回路における問題点は次のとおりである。まず、エ
ミッタフォロワを構成するトランジスタ１２および１５
のエミッタに、定電流源７９および８１が接続されてい
るので、常に一定の定電流が定電流源７９および８１を
介して流れる。このことは、消費電流が増加されること
を意味する。これに加えて、レベルシフト回路５２がト
ランジスタ１２および１５によるエミッタフォロワによ
り構成されているので、出力信号／ＶａおよびＶａが電
圧ＶＢ Ｅ １ ２ およびＶＢ Ｅ１ ５ だけ低下
される。カレントミラー回路５３および５４内のＰＭＯ
Ｓトランジスタ１８，２０，２２および２４は、低下さ
れた信号／ＶａおよびＶａに応答して動作する。すなわ
ち、ＰＭＯＳトランジスタ１８，２０，２２および２４
は、電圧ＶＢ Ｅ だけ低下された信号／ＶａおよびＶ
ａを受けるので、わずかにオン状態にもたらされる。こ
れにより、接地電位Ｖｃｃと電源電位ＶＥ Ｅ との間
で貫通電流が流れ、消費電流がさらに増加されている。
ファ回路における問題点は次のとおりである。まず、エ
ミッタフォロワを構成するトランジスタ１２および１５
のエミッタに、定電流源７９および８１が接続されてい
るので、常に一定の定電流が定電流源７９および８１を
介して流れる。このことは、消費電流が増加されること
を意味する。これに加えて、レベルシフト回路５２がト
ランジスタ１２および１５によるエミッタフォロワによ
り構成されているので、出力信号／ＶａおよびＶａが電
圧ＶＢ Ｅ １ ２ およびＶＢ Ｅ１ ５ だけ低下
される。カレントミラー回路５３および５４内のＰＭＯ
Ｓトランジスタ１８，２０，２２および２４は、低下さ
れた信号／ＶａおよびＶａに応答して動作する。すなわ
ち、ＰＭＯＳトランジスタ１８，２０，２２および２４
は、電圧ＶＢ Ｅ だけ低下された信号／ＶａおよびＶ
ａを受けるので、わずかにオン状態にもたらされる。こ
れにより、接地電位Ｖｃｃと電源電位ＶＥ Ｅ との間
で貫通電流が流れ、消費電流がさらに増加されている。
【００１６】図６に示した定電流源７９および８１を介
して流れる電流による電力消費を減少させる目的で、図
７に示したＮＭＯＳトランジスタ９０および９２は有効
に機能する。すなわち、たとえば、入力信号Ｖｉｎが低
レベルから高レベルに変化するとき、トランジスタ６の
コレクタ電位が高レベルから低レベルになる。したがっ
て、電流源としてのＮＭＯＳトランジスタ９２のゲート
が低レベルにもたらされるので、トランジスタ９２を介
して流れる貫通電流が減少される。一方、入力信号Ｖｉ
ｎが高レベルから低レベルに変化するときにおいても、
トランジスタのゲートが低レベルにもたらされるので、
トランジスタ９０を介して流れる貫通電流が減少される
。その結果、図６に示した定電流源７９および８１によ
る好ましくない電力消費を減少させることが可能となる
。
して流れる電流による電力消費を減少させる目的で、図
７に示したＮＭＯＳトランジスタ９０および９２は有効
に機能する。すなわち、たとえば、入力信号Ｖｉｎが低
レベルから高レベルに変化するとき、トランジスタ６の
コレクタ電位が高レベルから低レベルになる。したがっ
て、電流源としてのＮＭＯＳトランジスタ９２のゲート
が低レベルにもたらされるので、トランジスタ９２を介
して流れる貫通電流が減少される。一方、入力信号Ｖｉ
ｎが高レベルから低レベルに変化するときにおいても、
トランジスタのゲートが低レベルにもたらされるので、
トランジスタ９０を介して流れる貫通電流が減少される
。その結果、図６に示した定電流源７９および８１によ
る好ましくない電力消費を減少させることが可能となる
。
【００１７】図７に示した入力バッファ回路は、上記の
ように消費電力を減少させるのに貢献するのであるが、
しかしながら、以下のような新たな問題が引き起こされ
ている。すなわち、図７に示したトランジスタ９０およ
び９２は、ゲートがｎｐｎトランジスタ１５および１２
のベースにそれぞれ接続されている。言い換えると、ト
ランジスタ１５および１２のゲートに、トランジスタ９
０および９２のゲート容量がそれぞれ付加されている。 その結果、レベルシフト回路５７から出力される出力信
号Ｖａおよび／Ｖａの立ち上がり時間および立ち下がり
時間が増加される。言い換えると、トランジスタ９０お
よび９２を設けることが高速動作を達成する妨げとなっ
ている。図７に示した入力バッファ回路においても、信
号Ｖａおよび／Ｖａの電圧ＶＢ Ｅ による減少により
引き起こされる電力消費の増加を防ぐことができないこ
とも指摘される。
ように消費電力を減少させるのに貢献するのであるが、
しかしながら、以下のような新たな問題が引き起こされ
ている。すなわち、図７に示したトランジスタ９０およ
び９２は、ゲートがｎｐｎトランジスタ１５および１２
のベースにそれぞれ接続されている。言い換えると、ト
ランジスタ１５および１２のゲートに、トランジスタ９
０および９２のゲート容量がそれぞれ付加されている。 その結果、レベルシフト回路５７から出力される出力信
号Ｖａおよび／Ｖａの立ち上がり時間および立ち下がり
時間が増加される。言い換えると、トランジスタ９０お
よび９２を設けることが高速動作を達成する妨げとなっ
ている。図７に示した入力バッファ回路においても、信
号Ｖａおよび／Ｖａの電圧ＶＢ Ｅ による減少により
引き起こされる電力消費の増加を防ぐことができないこ
とも指摘される。
【００１８】図８は、図７に示した信号Ｖａおよび／Ｖ
ａの遷移状態における波形図である。入力信号Ｖｉｎが
低レベルから高レベルに変化するとき、レベルシフト回
路５７の２つの出力信号Ｖａおよび／Ｖａは、図８にお
いて点線で示すように変化する。すなわち、ｎｐｎトラ
ンジスタ１２および１５のそれぞれのベースに、トラン
ジスタ９２および９０によるゲート容量が追加されてい
るので、信号Ｖａおよび／Ｖａが立ち上がるおよび立ち
下がるのに望ましくない時間を要する。これに加えて、
立ち上げられた出力信号Ｖａの電位が、接地電位Ｖｃｃ
よりもベースエミッタ間電圧ＶＢ Ｅ だけ低いレベル
に達することがわかる。
ａの遷移状態における波形図である。入力信号Ｖｉｎが
低レベルから高レベルに変化するとき、レベルシフト回
路５７の２つの出力信号Ｖａおよび／Ｖａは、図８にお
いて点線で示すように変化する。すなわち、ｎｐｎトラ
ンジスタ１２および１５のそれぞれのベースに、トラン
ジスタ９２および９０によるゲート容量が追加されてい
るので、信号Ｖａおよび／Ｖａが立ち上がるおよび立ち
下がるのに望ましくない時間を要する。これに加えて、
立ち上げられた出力信号Ｖａの電位が、接地電位Ｖｃｃ
よりもベースエミッタ間電圧ＶＢ Ｅ だけ低いレベル
に達することがわかる。
【００１９】この発明は、上記のような課題を解決する
ためになされたもので、入力バッファ回路において、低
消費電力の下で高い動作速度を達成することを目的とす
る。
ためになされたもので、入力バッファ回路において、低
消費電力の下で高い動作速度を達成することを目的とす
る。
【００２０】
【課題を解決するための手段】請求項１の発明にかかる
入力バッファ回路は、与えられた入力信号および予め定
められた基準電位に応答して動作される差動増幅器手段
と、差動増幅器手段から出力される出力信号をレベルシ
フトさせるためのエミッタフォロワレベルシフト手段と
を含む。エミッタフォロワレベルシフト手段は、第１お
よび第２の電源電位の間に直列に接続されたパイポーラ
トランジスタおよび制御可能な電流源を備える。パイポ
ーラトランジスタは、ベースが差動増幅器手段から出力
された出力信号を受けるように接続される。制御可能な
電流源は、差動増幅器手段から出力された出力信号に応
答して動作される。エミッタフォロワレベルシフト手段
は、さらに、差動増幅器手段から出力された出力信号に
応答して、パイポーラトランジスタをバイパスさせるた
めのバイパス手段を備える。
入力バッファ回路は、与えられた入力信号および予め定
められた基準電位に応答して動作される差動増幅器手段
と、差動増幅器手段から出力される出力信号をレベルシ
フトさせるためのエミッタフォロワレベルシフト手段と
を含む。エミッタフォロワレベルシフト手段は、第１お
よび第２の電源電位の間に直列に接続されたパイポーラ
トランジスタおよび制御可能な電流源を備える。パイポ
ーラトランジスタは、ベースが差動増幅器手段から出力
された出力信号を受けるように接続される。制御可能な
電流源は、差動増幅器手段から出力された出力信号に応
答して動作される。エミッタフォロワレベルシフト手段
は、さらに、差動増幅器手段から出力された出力信号に
応答して、パイポーラトランジスタをバイパスさせるた
めのバイパス手段を備える。
【００２１】請求項２の発明にかかる入力バッファ回路
は、各々が、与えられた入力信号および予め定められた
基準電位に応答して動作される第１および第２の差動増
幅器手段と、第１の差動増幅器手段から出力される出力
信号をレベルシフトさせるためのエミッタフォロワレベ
ルシフト手段とを含む。エミッタフォロワレベルシフト
手段は、第１および第２の電源電位の間に直列に接続さ
れたパイポーラトランジスタおよび制御可能な電流源を
備える。パイポーラトランジスタは、ベースが第１の差
動増幅器手段から出力された出力信号を受けるように接
続される。制御可能な電流源は、第２の差動増幅器手段
から出力された出力信号に応答して動作される。
は、各々が、与えられた入力信号および予め定められた
基準電位に応答して動作される第１および第２の差動増
幅器手段と、第１の差動増幅器手段から出力される出力
信号をレベルシフトさせるためのエミッタフォロワレベ
ルシフト手段とを含む。エミッタフォロワレベルシフト
手段は、第１および第２の電源電位の間に直列に接続さ
れたパイポーラトランジスタおよび制御可能な電流源を
備える。パイポーラトランジスタは、ベースが第１の差
動増幅器手段から出力された出力信号を受けるように接
続される。制御可能な電流源は、第２の差動増幅器手段
から出力された出力信号に応答して動作される。
【００２２】
【作用】請求項１の発明における入力バッファ回路では
、バイパス手段が差動増幅器手段から出力された出力信
号に応答してパイポーラトランジスタをバイパスするの
で、パイポーラトランジスタのベース−エミッタ間電圧
による電圧降下が防がれる。したがって、次段に接続さ
れた回路において、ベース−エミッタ間電圧による電圧
降下により引き起こされ得る消費電流の増加が防がれる
。
、バイパス手段が差動増幅器手段から出力された出力信
号に応答してパイポーラトランジスタをバイパスするの
で、パイポーラトランジスタのベース−エミッタ間電圧
による電圧降下が防がれる。したがって、次段に接続さ
れた回路において、ベース−エミッタ間電圧による電圧
降下により引き起こされ得る消費電流の増加が防がれる
。
【００２３】請求項２の発明における入力バッファ回路
では、第２の差動増幅器手段が付加的に設けられており
、制御可能な電流源が第２の差動増幅器手段から出力さ
れた出力信号に応答して動作される。エミッタフォロワ
レベルシフト手段を構成するパイポーラトランジスタは
、第１の差動増幅器手段から出力された出力信号に応答
して動作され、制御可能な電流源により影響されない。 したがって、制御可能な電流源により、パイポーラトラ
ンジスタの高速動作が妨げられない。
では、第２の差動増幅器手段が付加的に設けられており
、制御可能な電流源が第２の差動増幅器手段から出力さ
れた出力信号に応答して動作される。エミッタフォロワ
レベルシフト手段を構成するパイポーラトランジスタは
、第１の差動増幅器手段から出力された出力信号に応答
して動作され、制御可能な電流源により影響されない。 したがって、制御可能な電流源により、パイポーラトラ
ンジスタの高速動作が妨げられない。
【００２４】
【実施例】図１は、この発明の一実施例を示す入力バッ
ファ回路の回路図である。図１に示した入力バッファ回
路は、図５に示したＢｉＣＭＯＳ ＲＡＭ７０内のア
ドレスバッファ７１および７３だけでなく、一般に、Ｂ
ｉＣＭＯＳ集積回路に適用可能である。図７に示した従
来のものと比較すると、図１に示した入力バッファ回路
は、ｎｐｎトランジスタ４および１１，抵抗３および１
０ならびに定電流源７により構成された第２の差動増幅
器回路が追加されている。すなわち、改善された差動増
幅器回路５８は、従来から設けられている第１の差動増
幅器回路（ｎｐｎトランジスタ６および９，抵抗５およ
び８ならびに定電流源７によって構成される）に加えて
、第２の差動増幅器回路を含む。さらには、図１に示し
た入力バッファ回路は、改善されたレベルシフト回路５
９を含む。すなわち、レベルシフト回路５９は、ｎｐｎ
トランジスタ１２および１５をそれぞれバイパスさせる
ためのｐｎｐトランジスタ１４および１７を含む。制御
可能な電流源として機能するＮＭＯＳトランジスタ１３
および１６は、第２の差動増幅器回路からの出力信号に
応答して動作される。
ファ回路の回路図である。図１に示した入力バッファ回
路は、図５に示したＢｉＣＭＯＳ ＲＡＭ７０内のア
ドレスバッファ７１および７３だけでなく、一般に、Ｂ
ｉＣＭＯＳ集積回路に適用可能である。図７に示した従
来のものと比較すると、図１に示した入力バッファ回路
は、ｎｐｎトランジスタ４および１１，抵抗３および１
０ならびに定電流源７により構成された第２の差動増幅
器回路が追加されている。すなわち、改善された差動増
幅器回路５８は、従来から設けられている第１の差動増
幅器回路（ｎｐｎトランジスタ６および９，抵抗５およ
び８ならびに定電流源７によって構成される）に加えて
、第２の差動増幅器回路を含む。さらには、図１に示し
た入力バッファ回路は、改善されたレベルシフト回路５
９を含む。すなわち、レベルシフト回路５９は、ｎｐｎ
トランジスタ１２および１５をそれぞれバイパスさせる
ためのｐｎｐトランジスタ１４および１７を含む。制御
可能な電流源として機能するＮＭＯＳトランジスタ１３
および１６は、第２の差動増幅器回路からの出力信号に
応答して動作される。
【００２５】より詳細には、ｎｐｎトランジスタ４のベ
ースは、ｎｐｎトランジスタ６のベースとともにトラン
ジスタ１のエミッタに接続される。ｎｐｎトランジスタ
１１のベースは、ｎｐｎトランジスタ９のベースととも
に基準電位ＶＢ Ｂ を受けるように接続される。トラ
ンジスタ１３および１４は、ゲートが抵抗１０およびト
ランジスタ１１の共通接続ノードに一体接続される。ト
ランジスタ１６および１７のゲートは、抵抗３およびト
ランジスタ４の共通接続ノードに一体接続される。図１
に示した入力バッファ回路の他の回路構成は、図６また
は図７に示した従来のものと基本的に同様であるので、
説明が省略される。
ースは、ｎｐｎトランジスタ６のベースとともにトラン
ジスタ１のエミッタに接続される。ｎｐｎトランジスタ
１１のベースは、ｎｐｎトランジスタ９のベースととも
に基準電位ＶＢ Ｂ を受けるように接続される。トラ
ンジスタ１３および１４は、ゲートが抵抗１０およびト
ランジスタ１１の共通接続ノードに一体接続される。ト
ランジスタ１６および１７のゲートは、抵抗３およびト
ランジスタ４の共通接続ノードに一体接続される。図１
に示した入力バッファ回路の他の回路構成は、図６また
は図７に示した従来のものと基本的に同様であるので、
説明が省略される。
【００２６】次に、動作について説明する。入力信号Ｖ
ｉｎがＥＣＬ論理振幅の範囲内で低レベルから高レベル
に変化するとき、トランジスタ４および６のベース電位
も低レベルから高レベルに変化する。したがって、トラ
ンジスタ４および６がオンし、トランジスタ９および１
１がオフする。これにより、トランジスタ４のコレクタ
は、（Ｖｃｃ−Ｒ３ ・Ｉ７ ／２）により決定される
低レベルの電圧にもたらされる。同様に、トランジスタ
６のコレクタは、（Ｖｃｃ−Ｒ５ ・Ｉ７ ／２）によ
り決定される低レベルの電圧にもたらされる。ここで、
Ｒ３ ，Ｒ５ は、抵抗３および５の抵抗値をそれぞれ
示し、Ｉ７ は定電流源７の電流値を示す。他方、トラ
ンジスタ９および１１のコレクタは、ほぼＶｃｃに近い
高レベルにもたらされる。したがって、エミッタフォロ
ワトランジスタ１２のベースは低レベルの電圧を受け、
同様にトランジスタ１６および１７のゲートも低レベル
の電圧を受ける。他方、エミッタフォロワトランジスタ
５のベースは高レベルの電圧を受け、トランジスタ１３
および１４のゲートは高レベルの電圧を受ける。
ｉｎがＥＣＬ論理振幅の範囲内で低レベルから高レベル
に変化するとき、トランジスタ４および６のベース電位
も低レベルから高レベルに変化する。したがって、トラ
ンジスタ４および６がオンし、トランジスタ９および１
１がオフする。これにより、トランジスタ４のコレクタ
は、（Ｖｃｃ−Ｒ３ ・Ｉ７ ／２）により決定される
低レベルの電圧にもたらされる。同様に、トランジスタ
６のコレクタは、（Ｖｃｃ−Ｒ５ ・Ｉ７ ／２）によ
り決定される低レベルの電圧にもたらされる。ここで、
Ｒ３ ，Ｒ５ は、抵抗３および５の抵抗値をそれぞれ
示し、Ｉ７ は定電流源７の電流値を示す。他方、トラ
ンジスタ９および１１のコレクタは、ほぼＶｃｃに近い
高レベルにもたらされる。したがって、エミッタフォロ
ワトランジスタ１２のベースは低レベルの電圧を受け、
同様にトランジスタ１６および１７のゲートも低レベル
の電圧を受ける。他方、エミッタフォロワトランジスタ
５のベースは高レベルの電圧を受け、トランジスタ１３
および１４のゲートは高レベルの電圧を受ける。
【００２７】したがって、トランジスタ１３がオンし、
トランジスタ１４がオフするので、信号／Ｖａは（Ｖｃ
ｃ−Ｒ５ ・Ｉ７ ／２−ＶＢ Ｅ １ ２ ）により
決定される低レベルになる。他方、トランジスタ１７が
オンするので、信号ＶａはほぼＶｃｃに近い高レベルの
電圧になる。このとき、トランジスタ１６のゲートに低
レベルの電圧が与えられているので、トランジスタ１６
を流れるドレイン電流が減少され、これにより消費電流
が減少される。
トランジスタ１４がオフするので、信号／Ｖａは（Ｖｃ
ｃ−Ｒ５ ・Ｉ７ ／２−ＶＢ Ｅ １ ２ ）により
決定される低レベルになる。他方、トランジスタ１７が
オンするので、信号ＶａはほぼＶｃｃに近い高レベルの
電圧になる。このとき、トランジスタ１６のゲートに低
レベルの電圧が与えられているので、トランジスタ１６
を流れるドレイン電流が減少され、これにより消費電流
が減少される。
【００２８】レベルシフト回路５９から出力された信号
Ｖａおよび／Ｖａは、ＥＣＬ論理振幅からＣＭＯＳ論理
振幅へのレベル変換のためのカレントミラー回路５３お
よび５４に与えられる。カレントミラー回路５３および
５４ならびにドライバ回路５５および５６における動作
は、図６に示した従来のものと同様であるので説明が省
略される。
Ｖａおよび／Ｖａは、ＥＣＬ論理振幅からＣＭＯＳ論理
振幅へのレベル変換のためのカレントミラー回路５３お
よび５４に与えられる。カレントミラー回路５３および
５４ならびにドライバ回路５５および５６における動作
は、図６に示した従来のものと同様であるので説明が省
略される。
【００２９】入力信号ＶｉｎがＥＣＬ論理振幅の範囲内
で高レベルから低レベルに変化するときも、前述と類似
の動作が行なわれる。すなわち、トランジスタ４および
６がオフし、トランジスタ９および１１がオンする。し
たがって、エミッタフォロワトランジスタ１２のベース
は高レベルの電圧を受け、トランジスタ１６および１７
のゲートも高レベルの電圧を受ける。他方、トランジス
タ１５のベースは低レベルの電圧を受け、トランジスタ
１３および１４のゲートも低レベルの電圧を受ける。し
たがって、トランジスタ１４がオンするので、信号／Ｖ
ａはほぼＶｃｃに近い高レベルになる。他方、信号Ｖａ
は、（Ｖｃｃ−Ｒ８ ・Ｉ７ ／２−ＶＢ Ｅ １ ５
）により決定される低レベルの電圧になる。ここで、
Ｒ８ は抵抗８の抵抗値を示し、ＶＢ Ｅ １ ５ は
トランジスタ１５のベース−エミッタ間電圧を示す。こ
の場合おいても、トランジスタ１３を流れるドレイン電
流が減少されるので消費電流が減少されることになる。
で高レベルから低レベルに変化するときも、前述と類似
の動作が行なわれる。すなわち、トランジスタ４および
６がオフし、トランジスタ９および１１がオンする。し
たがって、エミッタフォロワトランジスタ１２のベース
は高レベルの電圧を受け、トランジスタ１６および１７
のゲートも高レベルの電圧を受ける。他方、トランジス
タ１５のベースは低レベルの電圧を受け、トランジスタ
１３および１４のゲートも低レベルの電圧を受ける。し
たがって、トランジスタ１４がオンするので、信号／Ｖ
ａはほぼＶｃｃに近い高レベルになる。他方、信号Ｖａ
は、（Ｖｃｃ−Ｒ８ ・Ｉ７ ／２−ＶＢ Ｅ １ ５
）により決定される低レベルの電圧になる。ここで、
Ｒ８ は抵抗８の抵抗値を示し、ＶＢ Ｅ １ ５ は
トランジスタ１５のベース−エミッタ間電圧を示す。こ
の場合おいても、トランジスタ１３を流れるドレイン電
流が減少されるので消費電流が減少されることになる。
【００３０】次に、図１に示した入力バッファ回路にお
ける特有の利点について説明する。図１に示されるよう
に、エミッタフォロワトランジスタ１２および１５をバ
イパスするＰＭＯＳトランジスタ１４および１７が設け
られているので、信号／ＶａおよびＶａは「高レベル」
においてほぼＶｃｃに近い電圧値までプルアップされる
。したがって、プルアップされた信号／ＶａおよびＶａ
がレベル変換のためのカレントミラー回路５３および５
４に与えられるので、ＰＭＯＳトランジスタ１８，２０
，２２，および２４が有効にオフされる。これにより、
それぞれのカレントミラー回路５３および５４において
接地電位Ｖｃｃから電源電位ＶＥ Ｅ に向かって流れ
る貫通電流が減じられるので、消費電流の減少が実現さ
れ得る。
ける特有の利点について説明する。図１に示されるよう
に、エミッタフォロワトランジスタ１２および１５をバ
イパスするＰＭＯＳトランジスタ１４および１７が設け
られているので、信号／ＶａおよびＶａは「高レベル」
においてほぼＶｃｃに近い電圧値までプルアップされる
。したがって、プルアップされた信号／ＶａおよびＶａ
がレベル変換のためのカレントミラー回路５３および５
４に与えられるので、ＰＭＯＳトランジスタ１８，２０
，２２，および２４が有効にオフされる。これにより、
それぞれのカレントミラー回路５３および５４において
接地電位Ｖｃｃから電源電位ＶＥ Ｅ に向かって流れ
る貫通電流が減じられるので、消費電流の減少が実現さ
れ得る。
【００３１】これに加えて、エミッタフォロワトランジ
スタ１２および１５のベースに、ＭＯＳトランジスタの
ゲートが結合されていないので、図７に示した回路にお
いて生じていた遅延を防ぐことができる。その理由は、
制御可能な電流源として動作するＮＭＯＳトランジスタ
１３および１６のゲートが、第２の差動増幅器回路に接
続されているからである。言い換えると、第２の差動増
幅器回路を新たに設けることにより、制御可能な電流源
としてのトランジスタ１３および１６を、エミッタフォ
ロワトランジスタ１２および１５と独立して制御できる
ので、信号Ｖａおよび／Ｖａにおける立ち上がりおよび
立ち下がりにおける遅延が防がれる。
スタ１２および１５のベースに、ＭＯＳトランジスタの
ゲートが結合されていないので、図７に示した回路にお
いて生じていた遅延を防ぐことができる。その理由は、
制御可能な電流源として動作するＮＭＯＳトランジスタ
１３および１６のゲートが、第２の差動増幅器回路に接
続されているからである。言い換えると、第２の差動増
幅器回路を新たに設けることにより、制御可能な電流源
としてのトランジスタ１３および１６を、エミッタフォ
ロワトランジスタ１２および１５と独立して制御できる
ので、信号Ｖａおよび／Ｖａにおける立ち上がりおよび
立ち下がりにおける遅延が防がれる。
【００３２】上記の利点は、図８おいても示される。図
８において実線により示されるように、信号Ｖａおよび
／Ｖａは、点線により示された従来の回路における信号
Ｖａおよび／Ｖａと比較して、より素早く立ち上りおよ
び立ち下がる。これに加えて、図１に示した改善された
回路における信号Ｖａおよび／Ｖａの高レベルでの電圧
値がほぼＶｃｃに達することも示されている。
８において実線により示されるように、信号Ｖａおよび
／Ｖａは、点線により示された従来の回路における信号
Ｖａおよび／Ｖａと比較して、より素早く立ち上りおよ
び立ち下がる。これに加えて、図１に示した改善された
回路における信号Ｖａおよび／Ｖａの高レベルでの電圧
値がほぼＶｃｃに達することも示されている。
【００３３】図２は、この発明の別の実施例を示す入力
バッファ回路の回路図である。図１に示した入力バッフ
ァ回路では、第１および第２の差動増幅器回路が単一の
定電流源７を共用していたが、図２に示した入力バッフ
ァ回路は、それぞれの差動増幅器回路のための２つの定
電流源４４および４９を備えている。すなわち、定電流
源４４は、ｎｐｎトランジスタ６および９のエミッタと
電源電位ＶＥ Ｅ との間に接続される。同様に、定電
流源４９は、ｎｐｎトランジスタ４および１１のエミッ
タと電源電位ＶＥ Ｅ との間に接続される。前述の説
明から理解されるように、エミッタフォロワトランジス
タ１２および１５をより高速に動作させるために、定電
流源４４の出力電流がより高く設定される。他方、制御
可能な電流源としてのトランジスタ１３および１６を制
御するための定電流源４９は、それほど高い出力電流を
必要としない。言い換えると、定電流源４４および４９
の出力電流値を個々にかつ適当に制御できるので、図１
に示した回路よりもより低消費電流の下で高速動作が達
成される。
バッファ回路の回路図である。図１に示した入力バッフ
ァ回路では、第１および第２の差動増幅器回路が単一の
定電流源７を共用していたが、図２に示した入力バッフ
ァ回路は、それぞれの差動増幅器回路のための２つの定
電流源４４および４９を備えている。すなわち、定電流
源４４は、ｎｐｎトランジスタ６および９のエミッタと
電源電位ＶＥ Ｅ との間に接続される。同様に、定電
流源４９は、ｎｐｎトランジスタ４および１１のエミッ
タと電源電位ＶＥ Ｅ との間に接続される。前述の説
明から理解されるように、エミッタフォロワトランジス
タ１２および１５をより高速に動作させるために、定電
流源４４の出力電流がより高く設定される。他方、制御
可能な電流源としてのトランジスタ１３および１６を制
御するための定電流源４９は、それほど高い出力電流を
必要としない。言い換えると、定電流源４４および４９
の出力電流値を個々にかつ適当に制御できるので、図１
に示した回路よりもより低消費電流の下で高速動作が達
成される。
【００３４】図３は、この発明のさらに別の実施例を示
す入力バッファ回路の回路図である。図３に示した回路
では、図１に示した４つのｎｐｎトランジスタ４，６，
９および１１に代えて、２つのマルチコレクタトランジ
スタ５９および６３が設けられる。したがって、図１に
示した回路よりも、入力バッファ回路の占有面積がより
小さくすることができる。
す入力バッファ回路の回路図である。図３に示した回路
では、図１に示した４つのｎｐｎトランジスタ４，６，
９および１１に代えて、２つのマルチコレクタトランジ
スタ５９および６３が設けられる。したがって、図１に
示した回路よりも、入力バッファ回路の占有面積がより
小さくすることができる。
【００３５】図４は、この発明のさらに別の実施例を示
す入力バッファ回路の回路図である。図７に示した従来
のものと比較すると、ｎｐｎトランジスタ１２および１
５をバイパスするためのＰＭＯＳトランジスタ１４およ
び１７のみが追加されている。トランジスタ１４および
１７のゲートは、ｎｐｎトランジスタ９および６のコレ
クタにそれぞれ接続される。図４に示した入力バッファ
回路では、トランジスタ２および１５の動作遅延におけ
る問題が残されはするが、トランジスタ１４および１７
が信号／Ｖａおよび１ａをプルアップするので、カレン
トミラー回路５３および５４における貫通電流が減少さ
れる。
す入力バッファ回路の回路図である。図７に示した従来
のものと比較すると、ｎｐｎトランジスタ１２および１
５をバイパスするためのＰＭＯＳトランジスタ１４およ
び１７のみが追加されている。トランジスタ１４および
１７のゲートは、ｎｐｎトランジスタ９および６のコレ
クタにそれぞれ接続される。図４に示した入力バッファ
回路では、トランジスタ２および１５の動作遅延におけ
る問題が残されはするが、トランジスタ１４および１７
が信号／Ｖａおよび１ａをプルアップするので、カレン
トミラー回路５３および５４における貫通電流が減少さ
れる。
【００３６】図１ないし図４に示した実施例では、カレ
ントミラー回路５３および５４を用いたレベル変換回路
およびＢｉＣＭＯＳドライバ回路５５および５６が使用
さているが、当業者によって知られる他のレベル変換回
路およびドライバ回路が使用できることが指摘される。
ントミラー回路５３および５４を用いたレベル変換回路
およびＢｉＣＭＯＳドライバ回路５５および５６が使用
さているが、当業者によって知られる他のレベル変換回
路およびドライバ回路が使用できることが指摘される。
【００３７】以上の様に、図１，図２および図に示した
入力バッファ回路は、追加の差動増幅器回路を備えてお
り、それによって、エミッタフォロワトランジスタ１２
および１５をバイパスするＰＭＯＳトランジスタ１４お
よび１７と、制御可能な電流源を構成するＭＮＯＳトラ
ンジスタ１３および１６が制御される。したがって、エ
ミッタフォロワトランジスタ１２および１５のベースに
ＭＯＳトランジスタによるゲート容量が接続されないの
で、レベルシフト回路５９がより高速に動作できる。こ
れに加えて、バイパストランジスタ１４および１７が信
号／ＶａおよびＶａをプルアップするので、カレントミ
ラー回路５３および５４を流れる貫通電流が減少される
。これにより、消費電流が減じられる。
入力バッファ回路は、追加の差動増幅器回路を備えてお
り、それによって、エミッタフォロワトランジスタ１２
および１５をバイパスするＰＭＯＳトランジスタ１４お
よび１７と、制御可能な電流源を構成するＭＮＯＳトラ
ンジスタ１３および１６が制御される。したがって、エ
ミッタフォロワトランジスタ１２および１５のベースに
ＭＯＳトランジスタによるゲート容量が接続されないの
で、レベルシフト回路５９がより高速に動作できる。こ
れに加えて、バイパストランジスタ１４および１７が信
号／ＶａおよびＶａをプルアップするので、カレントミ
ラー回路５３および５４を流れる貫通電流が減少される
。これにより、消費電流が減じられる。
【００３８】図１ないし図４に示した入力バッファ回路
は、たとえば、図５に示したＢｉＣＭＯＳ ＲＡＭに
おけるアドレスバッファ７１および７３に適用できるの
であるが、これらの回路の適用はＢｉＣＭＯＳ ＲＡ
Ｍに限らず、一般にＢｉＣＭＯＳ集積回路において適用
可能であることが指摘される。
は、たとえば、図５に示したＢｉＣＭＯＳ ＲＡＭに
おけるアドレスバッファ７１および７３に適用できるの
であるが、これらの回路の適用はＢｉＣＭＯＳ ＲＡ
Ｍに限らず、一般にＢｉＣＭＯＳ集積回路において適用
可能であることが指摘される。
【００３９】
【発明の効果】以上のように、請求項１の発明によれば
、差動増幅器手段から出力された出力信号に応答してパ
イポーラトランジスタをバイパスさせるバイパス手段を
設けたので、後段に接続された回路における消費電流を
減少させることができる。
、差動増幅器手段から出力された出力信号に応答してパ
イポーラトランジスタをバイパスさせるバイパス手段を
設けたので、後段に接続された回路における消費電流を
減少させることができる。
【００４０】請求項２の発明によれば、２つの差動増幅
器手段が設けられ、エミッタフォロワレベルシフト手段
を構成するパイポーラトランジスタおよび制御可能な電
流源を個々に駆動できるので、入力バッファ回路を低消
費電流のもとで高速に動作させることが可能となった。
器手段が設けられ、エミッタフォロワレベルシフト手段
を構成するパイポーラトランジスタおよび制御可能な電
流源を個々に駆動できるので、入力バッファ回路を低消
費電流のもとで高速に動作させることが可能となった。
【図１】この発明の一実施例を示す入力バッファ回路の
回路図である。
回路図である。
【図２】この発明の別の実施例を示す入力バッファ回路
の回路図である。
の回路図である。
【図３】この発明のさらに別の実施例を示す入力バッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図４】この発明のさらに別の実施例を示す入力バッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図５】ＢｉＣＭＯＳ ＲＡＭのブロック図である。
【図６】従来の入力バッファ回路の回路図である。
【図７】従来の入力バッファ回路のもう１つの例を示す
回路図である。
回路図である。
【図８】レベルシフト回路の出力信号の遷移状態におけ
る波形図である。
る波形図である。
１２ ｎｐｎトランジスタ
１３ ＮＭＯＳトランジスタ
１４ ＰＭＯＳトランジスタ
１５ ｎｐｎトランジスタ
１６ ＮＭＯＳトランジスタ
１７ ＰＭＯＳトランジスタ
５８ 差動増幅器回路
５９ レベルシフト回路
Claims (3)
- 【請求項１】 半導体集積回路装置のための入力バッ
ファ回路であって、与えられた入力信号および予め定め
られた基準電位に応答して動作される差動増幅器手段と
、前記差動増幅器手段から出力される出力信号をレベル
シフトさせるためのエミッタフォロワレベルシフト手段
とを含み、前記エミッタフォロワレベルシフト手段は、
第１および第２の電源電位の間に直列に接続されたパイ
ポーラトランジスタおよび制御可能な電流源を備え、前
記パイポーラトランジスタは、ベースが前記差動増幅器
手段から出力された出力信号を受けるように接続され、
前記制御可能な電流源は、前記差動増幅器手段から出力
された出力信号に応答して動作され、前記差動増幅器手
段から出力された出力信号に応答して、前記パイポーラ
トランジスタをバイパスさせるバイパス手段を備える、
入力バッファ回路。 - 【請求項２】 半導体集積回路装置のための入力バッ
ファ回路であって、各々が、与えられた入力信号および
予め定められた基準電位に応答して動作される第１およ
び第２の差動増幅器手段と、前記第１の差動増幅器手段
から出力される出力信号をレベルシフトさせるためのエ
ミッタフォロワレベルシフト手段とを含み、前記エミッ
タフォロワレベルシフト手段は、第１および第２の電源
電位の間に直列に接続されたパイポーラトランジスタお
よび制御可能な電流源を備え、前記パイポーラトランジ
スタは、ベースが前記第１の差動増幅器手段から出力さ
れた出力信号を受けるように接続され、前記制御可能な
電流源は、前記第２の差動増幅器手段から出力された出
力信号に応答して動作される、入力バッファ回路。 - 【請求項３】 前記エミッタフォロワレベルシフト手
段は、さらに、前記第２の差動増幅器手段から出力され
た出力信号に応答して、前記パイポーラトランジスタを
バイパスさせるバイパス手段を備える、請求項２に記載
の入力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104099A JPH04335297A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路装置のための入力バッファ回路 |
| US07/802,682 US5225717A (en) | 1991-05-09 | 1991-12-05 | BiCMOS input buffer circuit operable at high speed under less power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104099A JPH04335297A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路装置のための入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335297A true JPH04335297A (ja) | 1992-11-24 |
Family
ID=14371674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3104099A Withdrawn JPH04335297A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路装置のための入力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5225717A (ja) |
| JP (1) | JPH04335297A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2141058A1 (en) * | 1992-08-13 | 1994-03-03 | Ban P. Wong | Bicmos ecl-to-cmos level translator and buffer |
| US5371424A (en) * | 1992-11-25 | 1994-12-06 | Motorola, Inc. | Transmitter/receiver circuit and method therefor |
| JP3538442B2 (ja) * | 1993-09-20 | 2004-06-14 | 富士通株式会社 | レベル変換回路 |
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
| JP4115752B2 (ja) * | 2002-06-06 | 2008-07-09 | 三菱電機株式会社 | 電流切替回路 |
| JP4178279B2 (ja) * | 2005-01-11 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 信号検出方法、消費電力制御方法、信号検出装置及び消費電力制御装置 |
| US7928765B2 (en) * | 2009-03-30 | 2011-04-19 | Lsi Corporation | Tuning high-side and low-side CMOS data-paths in CML-to-CMOS signal converter |
| US7969189B2 (en) * | 2009-11-24 | 2011-06-28 | Linear Technology Corporation | Method and system for improved phase noise in a BiCMOS clock driver |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544343B2 (ja) * | 1985-02-07 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| KR930001439B1 (ko) * | 1990-05-08 | 1993-02-27 | 한국전기통신공사 | BiCMOS용 출력회로 |
| US5065050A (en) * | 1990-12-11 | 1991-11-12 | At&T Bell Laboratories | High-speed emitter-coupled logic buffer |
-
1991
- 1991-05-09 JP JP3104099A patent/JPH04335297A/ja not_active Withdrawn
- 1991-12-05 US US07/802,682 patent/US5225717A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5225717A (en) | 1993-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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