JP2728013B2 - ＢｉＣＭＯＳ論理ゲート回路 - Google Patents
ＢｉＣＭＯＳ論理ゲート回路Info
- Publication number
- JP2728013B2 JP2728013B2 JP7079844A JP7984495A JP2728013B2 JP 2728013 B2 JP2728013 B2 JP 2728013B2 JP 7079844 A JP7079844 A JP 7079844A JP 7984495 A JP7984495 A JP 7984495A JP 2728013 B2 JP2728013 B2 JP 2728013B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- circuit
- logic gate
- transistor
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にバイポーラトランジスタとＭＯＳトランジスタ
を同一半導体基板上に集積してなるいわゆるＢｉ−ＣＭ
ＯＳ技術を用いた論理回路に関する。
し、特にバイポーラトランジスタとＭＯＳトランジスタ
を同一半導体基板上に集積してなるいわゆるＢｉ−ＣＭ
ＯＳ技術を用いた論理回路に関する。
【０００２】
【従来の技術】図９に従来のＥＣＬ（Emitter Coupled
Logic）ゲート回路にてバッファ／インバータを構成し
た回路図を示す。
Logic）ゲート回路にてバッファ／インバータを構成し
た回路図を示す。
【０００３】エミッタを共通接続し、ベースを入力端子
８１、基準電圧ＶＲＥＦにそれぞれ接続してなり差動対
を構成する第１のＮＰＮバイポーラトランジスタ（「Ｎ
ＰＮトランジスタ」という）６９、第２のＮＰＮトラン
ジスタ７０と、ＮＰＮトランジスタ６９、７０のコレク
タ端子と高電位側電源線（接地線であり「ＧＮＤ」とい
う）１との間にそれぞれ接続された第１、第２の抵抗素
子７１、７２と、コレクタをＮＰＮトランジスタ７１、
７２のエミッタの共通接続点に接続し、ベースを定電圧
ＶＣＳに接続した第３のＮＰＮトランジスタ７３と、第
３のＮＰＮトランジスタ７３のエミッタと低電位側電源
線（「ＶＥＥ」という）２との間に接続された第３の抵
抗素子７４と、コレクタを共にＧＮＤ１に接続し、ベー
スをそれぞれ第１、第２のＮＰＮトランジスタ６９、７
０のコレクタに接続し、エミッタを第１の出力端子７
９、第２の出力端子８０に接続した第４、第５のＮＰＮ
トランジスタ７５、７６と、第１の出力端子７９と終端
電源線ＶＴ１６との間、第２の出力端子８０と終端電源
線ＶＴ１６との間にそれぞれ接続した終端抵抗７７、７
８を備えている。
８１、基準電圧ＶＲＥＦにそれぞれ接続してなり差動対
を構成する第１のＮＰＮバイポーラトランジスタ（「Ｎ
ＰＮトランジスタ」という）６９、第２のＮＰＮトラン
ジスタ７０と、ＮＰＮトランジスタ６９、７０のコレク
タ端子と高電位側電源線（接地線であり「ＧＮＤ」とい
う）１との間にそれぞれ接続された第１、第２の抵抗素
子７１、７２と、コレクタをＮＰＮトランジスタ７１、
７２のエミッタの共通接続点に接続し、ベースを定電圧
ＶＣＳに接続した第３のＮＰＮトランジスタ７３と、第
３のＮＰＮトランジスタ７３のエミッタと低電位側電源
線（「ＶＥＥ」という）２との間に接続された第３の抵
抗素子７４と、コレクタを共にＧＮＤ１に接続し、ベー
スをそれぞれ第１、第２のＮＰＮトランジスタ６９、７
０のコレクタに接続し、エミッタを第１の出力端子７
９、第２の出力端子８０に接続した第４、第５のＮＰＮ
トランジスタ７５、７６と、第１の出力端子７９と終端
電源線ＶＴ１６との間、第２の出力端子８０と終端電源
線ＶＴ１６との間にそれぞれ接続した終端抵抗７７、７
８を備えている。
【０００４】次に、図９のＥＣＬゲート回路の動作につ
いて説明する。
いて説明する。
【０００５】第１、第２の抵抗素子７１、７２の抵抗値
を共にＲ１とし、第３の抵抗素子７４の抵抗値をＲ２と
する。
を共にＲ１とし、第３の抵抗素子７４の抵抗値をＲ２と
する。
【０００６】まず、入力端子８１に入力される信号の論
理レベルが低電位から高電位に遷移した場合を考える。
理レベルが低電位から高電位に遷移した場合を考える。
【０００７】入力信号の電位が基準電圧ＶＲＥＦより高
くなると第１のＮＰＮトランジスタ６９がオンし、コレ
クタ電流によって第１の抵抗素子７１の端子間に電圧降
下が生じる。これと同時に第２のＮＰＮトランジスタ７
０はオフする。
くなると第１のＮＰＮトランジスタ６９がオンし、コレ
クタ電流によって第１の抵抗素子７１の端子間に電圧降
下が生じる。これと同時に第２のＮＰＮトランジスタ７
０はオフする。
【０００８】第１の抵抗素子７１の端子間の電圧降下量
は以下のようになる。
は以下のようになる。
【０００９】ＧＮＤ１の電位を０Ｖ、定電圧源ＶＣＳの
電位をＶＥＥ＋ＶＣＳ、第３のＮＰＮトランジスタ７３
のベース・エミッタ間順方向バイアスをＶＦとすると、
第３のＮＰＮトランジスタ７３に流れる電流値Ｉは、次
式（１）で与えられる。
電位をＶＥＥ＋ＶＣＳ、第３のＮＰＮトランジスタ７３
のベース・エミッタ間順方向バイアスをＶＦとすると、
第３のＮＰＮトランジスタ７３に流れる電流値Ｉは、次
式（１）で与えられる。
【００１０】Ｉ＝（ＶＣＳ−ＶＦ）／Ｒ２ …（１）
【００１１】すなわち、電流値Ｉは、定電圧ＶＣＳと、
第３のＮＰＮトランジスタ７３のベース・エミッタ間順
方向バイアスＶＦと、第３の抵抗素子７４の抵抗値Ｒ２
で決定される一定値とされる。
第３のＮＰＮトランジスタ７３のベース・エミッタ間順
方向バイアスＶＦと、第３の抵抗素子７４の抵抗値Ｒ２
で決定される一定値とされる。
【００１２】第１のＮＰＮトランジスタ７３に流れるコ
レクタ電流と、第３のＮＰＮトランジスタ７３に流れる
コレクタ電流は等しいため、第１の抵抗素子７１の両端
に現われる電圧降下量Ｖは次式（２）で与えられる。
レクタ電流と、第３のＮＰＮトランジスタ７３に流れる
コレクタ電流は等しいため、第１の抵抗素子７１の両端
に現われる電圧降下量Ｖは次式（２）で与えられる。
【００１３】 Ｖ＝（ＶＣＳ−ＶＦ）×（Ｒ１／Ｒ２） …（２）
【００１４】従って、第１の出力端子７９に出力される
電位ＶＯＵＴ１は、第４のＮＰＮトランジスタ７５のベ
ース・エミッタ間順方向バイアス電圧をＶＦとして、次
式（３）で与えられる。
電位ＶＯＵＴ１は、第４のＮＰＮトランジスタ７５のベ
ース・エミッタ間順方向バイアス電圧をＶＦとして、次
式（３）で与えられる。
【００１５】 VOUT1＝−（VCS−VF）×（R1／R2）−VF …（３）
【００１６】この時、第２のＮＰＮトランジスタ７０は
オフ状態にあるため、第２の出力端子８０に出力される
電位ＶＯＵＴ２は、第５のＮＰＮトランジスタ７６のベ
ース・エミッタ間順方向バイアス電圧をＶＦとして次式
（４）のようになる。
オフ状態にあるため、第２の出力端子８０に出力される
電位ＶＯＵＴ２は、第５のＮＰＮトランジスタ７６のベ
ース・エミッタ間順方向バイアス電圧をＶＦとして次式
（４）のようになる。
【００１７】ＶＯＵＴ２＝−ＶＦ …（４）
【００１８】出力電位の引き上げは、第４、第５のＮＰ
Ｎトランジスタ７５、７６によって行われるため高速と
される。
Ｎトランジスタ７５、７６によって行われるため高速と
される。
【００１９】次に、このＥＣＬゲート回路の動作速度を
決定する要因について説明する。
決定する要因について説明する。
【００２０】図１０は図９のＥＣＬゲート回路の各ノー
ドに付加される寄生容量を模式的に示している。図中Ｃ
１はベース−コレクタ間容量、Ｃ２はコレクタ−基板間
容量、Ｃ３はベース−エミッタ間容量をそれぞれ示す。
ドに付加される寄生容量を模式的に示している。図中Ｃ
１はベース−コレクタ間容量、Ｃ２はコレクタ−基板間
容量、Ｃ３はベース−エミッタ間容量をそれぞれ示す。
【００２１】第１のＮＰＮトランジスタ６９のベース電
位が上昇してオンするとコレクタの電位が下降する。こ
の時、Ｃ１、Ｃ２、Ｃ３の各容量の充放電が行われる。
ベース−コレクタ間容量Ｃ１の両電極の電位は互いに逆
方向に変化するため、ベース−コレクタ間容量Ｃ１の容
量は対固定電位容量の２倍の容量として働く。
位が上昇してオンするとコレクタの電位が下降する。こ
の時、Ｃ１、Ｃ２、Ｃ３の各容量の充放電が行われる。
ベース−コレクタ間容量Ｃ１の両電極の電位は互いに逆
方向に変化するため、ベース−コレクタ間容量Ｃ１の容
量は対固定電位容量の２倍の容量として働く。
【００２２】一方、第１のＮＰＮトランジスタ６９がオ
ンした後はベースの電位変化に追従してエミッタの電位
が変化するため、ベース−エミッタ間容量Ｃ３が回路動
作速度を劣化させる影響は小さい。
ンした後はベースの電位変化に追従してエミッタの電位
が変化するため、ベース−エミッタ間容量Ｃ３が回路動
作速度を劣化させる影響は小さい。
【００２３】Ｃ１、Ｃ２、Ｃ３の各容量値はエミッタサ
イズが０．６×１．８μｍ2のＮＰＮトランジスタの場
合、それぞれ１２ｆＦ、２７ｆＦ、７ｆＦ程度である。
イズが０．６×１．８μｍ2のＮＰＮトランジスタの場
合、それぞれ１２ｆＦ、２７ｆＦ、７ｆＦ程度である。
【００２４】また、同じエミッタサイズのＮＰＮトラン
ジスタをベース、エミッタセルフアライン形成技術、及
びトレンチ素子分離技術を用いて形成した場合には、Ｃ
１、Ｃ２、Ｃ３の各容量値をそれぞれ、２．５ｆＦ、８
ｆＦ、３ｆＦ程度に低減することが可能である。
ジスタをベース、エミッタセルフアライン形成技術、及
びトレンチ素子分離技術を用いて形成した場合には、Ｃ
１、Ｃ２、Ｃ３の各容量値をそれぞれ、２．５ｆＦ、８
ｆＦ、３ｆＦ程度に低減することが可能である。
【００２５】これら２種類のデバイスを用いてＥＣＬゲ
ート回路の基本遅延時間（ファンアウト１、配線長０）
をシミュレーションしたところ、いずれのデバイスも１
５ＧＨｚ〜２０ＧＨｚ程度の遮断周波数ｆＴを有するに
も拘らず、遅延時間は前者の場合３０ｐｓ、後者では７
０ｐｓと、両者の間に大きな開きがあった。
ート回路の基本遅延時間（ファンアウト１、配線長０）
をシミュレーションしたところ、いずれのデバイスも１
５ＧＨｚ〜２０ＧＨｚ程度の遮断周波数ｆＴを有するに
も拘らず、遅延時間は前者の場合３０ｐｓ、後者では７
０ｐｓと、両者の間に大きな開きがあった。
【００２６】この遅延時間の差は特にベース−コレクタ
間容量Ｃ１、コレクタ−基板間容量Ｃ２の寄生容量の差
によるものとして説明される。
間容量Ｃ１、コレクタ−基板間容量Ｃ２の寄生容量の差
によるものとして説明される。
【００２７】このように、ＥＣＬゲート回路の動作速度
を決定する要因のうち大きなものはトランジスタの寄生
容量であることがわかる。
を決定する要因のうち大きなものはトランジスタの寄生
容量であることがわかる。
【００２８】図１１に、ＥＣＬゲート回路の入出力伝達
特性を示す。
特性を示す。
【００２９】バイポーラトランジスタは大きな相互コン
ダクタンスｇｍを有するため、ＥＣＬゲート回路の入力
ダイナミックレンジは１００ｍＶ程度と極めて小さい。
従って、例えば論理信号振幅を６００ｍＶに設定した場
合、そのうち５００ｍＶはノイズマージンに当てられて
いることになり、入力信号の電圧変化に対して直ちに出
力電位が変化することはない。
ダクタンスｇｍを有するため、ＥＣＬゲート回路の入力
ダイナミックレンジは１００ｍＶ程度と極めて小さい。
従って、例えば論理信号振幅を６００ｍＶに設定した場
合、そのうち５００ｍＶはノイズマージンに当てられて
いることになり、入力信号の電圧変化に対して直ちに出
力電位が変化することはない。
【００３０】次に、ＥＣＬゲート回路の動作に必要な電
源電圧の大きさについて説明する。
源電圧の大きさについて説明する。
【００３１】ＥＣＬゲート回路に入力される信号のハイ
レベルは、前段のエミッタフォロワ回路に用いられるＮ
ＰＮトランジスタ７５、７６のベース・エミッタ間順方
向バイアスＶＦで決定され、例えば−９００ｍＶとされ
る。
レベルは、前段のエミッタフォロワ回路に用いられるＮ
ＰＮトランジスタ７５、７６のベース・エミッタ間順方
向バイアスＶＦで決定され、例えば−９００ｍＶとされ
る。
【００３２】論理振幅を６００ｍＶとすると、参照電位
ＶＲＥＦは−１２００ｍＶに設定するのが適当である。
ＶＲＥＦは−１２００ｍＶに設定するのが適当である。
【００３３】従って、ＮＰＮトランジスタ６９、７０の
エミッタ同士を接続した点の最低電位は、第２のＮＰＮ
トランジスタ７０のベース・エミッタ間順方向バイアス
ＶＦ９００ｍＶと、参照電位ＶＲＥＦで決定され、−２
１００ｍＶとなる。
エミッタ同士を接続した点の最低電位は、第２のＮＰＮ
トランジスタ７０のベース・エミッタ間順方向バイアス
ＶＦ９００ｍＶと、参照電位ＶＲＥＦで決定され、−２
１００ｍＶとなる。
【００３４】定電流源のＮＰＮトランジスタが飽和しな
いために必要なコレクタ・エミッタ間電圧ＶCEを３００
ｍＶ、第３の抵抗素子７４の両端に印加する電圧を０．
３Ｖに設定すると、縦積み論理を構成しない場合のＥＣ
Ｌゲート回路に必要な最低電源電圧は２．７Ｖになる。
いために必要なコレクタ・エミッタ間電圧ＶCEを３００
ｍＶ、第３の抵抗素子７４の両端に印加する電圧を０．
３Ｖに設定すると、縦積み論理を構成しない場合のＥＣ
Ｌゲート回路に必要な最低電源電圧は２．７Ｖになる。
【００３５】縦積み段数を２段とした場合、下段のＮＰ
Ｎトランジスタ対に入力される信号は上段のＮＰＮトラ
ンジスタ対に入力される信号と比較してさらにベース・
エミッタ間順方向バイアスＶＦ一段分低い。従って、同
様の考察により最低電源電圧は３．６Ｖになる。縦積み
論理段数が一段増加する毎に最低電源電圧は０．９Ｖず
つ増加する。
Ｎトランジスタ対に入力される信号は上段のＮＰＮトラ
ンジスタ対に入力される信号と比較してさらにベース・
エミッタ間順方向バイアスＶＦ一段分低い。従って、同
様の考察により最低電源電圧は３．６Ｖになる。縦積み
論理段数が一段増加する毎に最低電源電圧は０．９Ｖず
つ増加する。
【００３６】図１２は従来のＣＭＬ（Current Mode Log
ic）論理ゲート回路である。
ic）論理ゲート回路である。
【００３７】ＣＭＬ論理ゲート回路は、ＥＣＬ論理ゲー
ト回路のエミッタフォロワ回路を省略し、論理出力振幅
をノード８２、８３から取り出す回路構成からなる。従
って、負荷が重い場合にその動作速度が著しく低下する
という欠点がある。一方、出力する論理振幅がＥＣＬ論
理ゲート回路よりベース・エミッタ間順方向バイアスＶ
Ｆ一段分高いため、ＥＣＬゲート回路に比較してＶＦ一
段分低電圧化が容易であるという利点がある。
ト回路のエミッタフォロワ回路を省略し、論理出力振幅
をノード８２、８３から取り出す回路構成からなる。従
って、負荷が重い場合にその動作速度が著しく低下する
という欠点がある。一方、出力する論理振幅がＥＣＬ論
理ゲート回路よりベース・エミッタ間順方向バイアスＶ
Ｆ一段分高いため、ＥＣＬゲート回路に比較してＶＦ一
段分低電圧化が容易であるという利点がある。
【００３８】次に、従来のＭＯＳ電流切り換え型論理ゲ
ート回路を図１３に示し、その動作を説明する。
ート回路を図１３に示し、その動作を説明する。
【００３９】ＭＯＳ電流切り換え型論理ゲート回路は特
開平６−２９１６１６号公報に開示され、あるいは特願
平６−５５７７５号に提案されている。
開平６−２９１６１６号公報に開示され、あるいは特願
平６−５５７７５号に提案されている。
【００４０】このＭＯＳ電流切り換え型論理ゲート回路
は、相補信号を入力してＭＯＳトランジスタ８４、８５
のオン、オフを切り換え制御し、基準電圧ＶＣＳをゲー
トに入力するＮチャネルＭＯＳトランジスタ（「ＮＭＯ
Ｓトランジスタ」という）８８のドレイン電流を定電流
源電流として、抵抗素子８６、８７に論理信号振幅を発
生する。
は、相補信号を入力してＭＯＳトランジスタ８４、８５
のオン、オフを切り換え制御し、基準電圧ＶＣＳをゲー
トに入力するＮチャネルＭＯＳトランジスタ（「ＮＭＯ
Ｓトランジスタ」という）８８のドレイン電流を定電流
源電流として、抵抗素子８６、８７に論理信号振幅を発
生する。
【００４１】従来のＭＯＳ電流切り換え型論理ゲート回
路は、電流源を構成するＮＭＯＳトランジスタ８８によ
って定電流源電流が決定されるため、例えばチップ外部
から供給される基準電圧（定電圧）ＶＣＳを一定に保っ
ても、ＮＭＯＳトランジスタのしきい値電圧ＶTHのバラ
ツキや、温度変化等に依存して定電流源に流れる電流値
が変動し、出力振幅が変動するという問題がある。
路は、電流源を構成するＮＭＯＳトランジスタ８８によ
って定電流源電流が決定されるため、例えばチップ外部
から供給される基準電圧（定電圧）ＶＣＳを一定に保っ
ても、ＮＭＯＳトランジスタのしきい値電圧ＶTHのバラ
ツキや、温度変化等に依存して定電流源に流れる電流値
が変動し、出力振幅が変動するという問題がある。
【００４２】ＭＯＳ電流切り換え論理ゲート回路は、Ｍ
ＯＳトランジスタの相互コンダクタンスｇｍが低いた
め、アンプとしての電圧ゲインは１に近い。従って最悪
の場合、多数のゲート段数を通過する際に論理振幅が減
衰し、論理回路が機能せず誤動作を引き起こしてしまう
ことがある。
ＯＳトランジスタの相互コンダクタンスｇｍが低いた
め、アンプとしての電圧ゲインは１に近い。従って最悪
の場合、多数のゲート段数を通過する際に論理振幅が減
衰し、論理回路が機能せず誤動作を引き起こしてしまう
ことがある。
【００４３】また、ＭＯＳ電流切り換え型論理ゲート回
路は、ＣＭＬゲート回路と同様に、出力に接続される負
荷容量を、抵抗８６、８７、および定電流源電流と等し
いＭＯＳトランジスタ８４、８５のドレイン電流で駆動
しなければならず、駆動するファンアウトが多い場合、
あるいは配線が長い場合には、その動作速度は大幅に劣
化する。
路は、ＣＭＬゲート回路と同様に、出力に接続される負
荷容量を、抵抗８６、８７、および定電流源電流と等し
いＭＯＳトランジスタ８４、８５のドレイン電流で駆動
しなければならず、駆動するファンアウトが多い場合、
あるいは配線が長い場合には、その動作速度は大幅に劣
化する。
【００４４】
【発明が解決しようとする課題】従来のＥＣＬゲート回
路は、その動作速度がＮＰＮトランジスタの遮断周波数
ｆＴのみならずその寄生容量に大きく依存するため、エ
ミッタ、ベースセルフアライン形成技術、トレンチ素子
分離技術等を用いたコスト高いプロセスを必要とする。
すなわち、プロセスが単純でコストの低いバイポーラプ
ロセスでは、サブミクロンプロセスを用いたＣＭＯＳゲ
ート回路に対して十分な速度優位性を持つＥＣＬゲート
回路が実現できなかった。
路は、その動作速度がＮＰＮトランジスタの遮断周波数
ｆＴのみならずその寄生容量に大きく依存するため、エ
ミッタ、ベースセルフアライン形成技術、トレンチ素子
分離技術等を用いたコスト高いプロセスを必要とする。
すなわち、プロセスが単純でコストの低いバイポーラプ
ロセスでは、サブミクロンプロセスを用いたＣＭＯＳゲ
ート回路に対して十分な速度優位性を持つＥＣＬゲート
回路が実現できなかった。
【００４５】またＥＣＬゲート回路は、バイポーラトラ
ンジスタの持つベース・エミッタ間順方向バイアス電圧
が縮小できないこと、および飽和動作を回避するのに十
分なコレクタ・エミッタ間電圧等を確保する必要がある
こと等により低電源電圧化が困難であった。
ンジスタの持つベース・エミッタ間順方向バイアス電圧
が縮小できないこと、および飽和動作を回避するのに十
分なコレクタ・エミッタ間電圧等を確保する必要がある
こと等により低電源電圧化が困難であった。
【００４６】そして、従来のＣＭＬゲート回路はエミッ
タフォロワ回路を備えないため、低電源電圧化に対して
はＥＣＬゲート回路より有利であるが、負荷駆動能力が
低く、ファンアウトや配線負荷が接続された場合その動
作速度が劣化するという問題があった。
タフォロワ回路を備えないため、低電源電圧化に対して
はＥＣＬゲート回路より有利であるが、負荷駆動能力が
低く、ファンアウトや配線負荷が接続された場合その動
作速度が劣化するという問題があった。
【００４７】また、従来のＭＯＳ電流切り換え型回路は
高精度な電流源回路を実現できないため、その動作安定
性の点でＥＣＬ、ＣＭＬゲート回路に劣り、また負荷駆
動能力も低いという欠点があった。
高精度な電流源回路を実現できないため、その動作安定
性の点でＥＣＬ、ＣＭＬゲート回路に劣り、また負荷駆
動能力も低いという欠点があった。
【００４８】従って、本発明の目的は、上記従来技術の
問題点を解消し、低コストなＢｉＣＯＭＳプロセスで、
低電源電圧で安定、高速に動作する論理ゲート回路を提
供することにある。
問題点を解消し、低コストなＢｉＣＯＭＳプロセスで、
低電源電圧で安定、高速に動作する論理ゲート回路を提
供することにある。
【００４９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ソースを共通接続し、ゲートを入力端子
とし、互いに相補の論理入力信号がそれぞれ入力され差
動対を構成するＭＯＳトランジスタ対を少なくとも一つ
備え、前記ＭＯＳトランジスタ対の少なくとも一つの対
中のＭＯＳトランジスタのドレインと第１の電源との間
に挿入された負荷素子と、前記ＭＯＳトランジスタの少
なくとも一つの対のソースの共通接続点と第２の電源の
間に接続され、ベースに所定の基準電圧を入力するバイ
ポーラトランジスタを含む定電流源回路と、を有し、前
記負荷素子に現れる電圧を相補の論理出力信号の出力電
圧として出力端子に取り出すように構成された論理ゲー
ト回路であって、該論理ゲート回路の入力端子は、他の
前記論理ゲート回路の少なくとも一つの出力端子に接続
可能とされる、ことを特徴とするＢｉＣＭＯＳ論理ゲー
ト回路を提供する。
め、本発明は、ソースを共通接続し、ゲートを入力端子
とし、互いに相補の論理入力信号がそれぞれ入力され差
動対を構成するＭＯＳトランジスタ対を少なくとも一つ
備え、前記ＭＯＳトランジスタ対の少なくとも一つの対
中のＭＯＳトランジスタのドレインと第１の電源との間
に挿入された負荷素子と、前記ＭＯＳトランジスタの少
なくとも一つの対のソースの共通接続点と第２の電源の
間に接続され、ベースに所定の基準電圧を入力するバイ
ポーラトランジスタを含む定電流源回路と、を有し、前
記負荷素子に現れる電圧を相補の論理出力信号の出力電
圧として出力端子に取り出すように構成された論理ゲー
ト回路であって、該論理ゲート回路の入力端子は、他の
前記論理ゲート回路の少なくとも一つの出力端子に接続
可能とされる、ことを特徴とするＢｉＣＭＯＳ論理ゲー
ト回路を提供する。
【００５０】本発明においては、前記定電流源回路が電
流ミラー回路を含む構成としてもよい。また、本発明に
おいては、好ましくは、前記定電流源回路に含まれる前
記バイポーラトランジスタがＮＰＮ型で構成され、前記
バイポーラトランジスタのエミッタが抵抗を介して第２
の電源に接続され、前記負荷素子に現われる電圧振幅が
前記抵抗と前記負荷素子の抵抗値との比で制御されるこ
とを特徴とする。
流ミラー回路を含む構成としてもよい。また、本発明に
おいては、好ましくは、前記定電流源回路に含まれる前
記バイポーラトランジスタがＮＰＮ型で構成され、前記
バイポーラトランジスタのエミッタが抵抗を介して第２
の電源に接続され、前記負荷素子に現われる電圧振幅が
前記抵抗と前記負荷素子の抵抗値との比で制御されるこ
とを特徴とする。
【００５１】さらに、本発明においては、好ましくは、
前記負荷素子に現われる電圧をエミッタフォロワ出力と
して取り出すことを特徴とする。この場合、前記エミッ
タフォロワを構成するトランジスタのエミッタと、前記
第１の電源と前記第２の電源の間の所定電位に設定され
た終端電源線と、の間に出力負荷容量放電手段を備えた
構成としてもよい。すなわち、本発明において、好まし
くは、第１の電源は高電位側電源に、第２の電源は低電
位側電源に設定される。
前記負荷素子に現われる電圧をエミッタフォロワ出力と
して取り出すことを特徴とする。この場合、前記エミッ
タフォロワを構成するトランジスタのエミッタと、前記
第１の電源と前記第２の電源の間の所定電位に設定され
た終端電源線と、の間に出力負荷容量放電手段を備えた
構成としてもよい。すなわち、本発明において、好まし
くは、第１の電源は高電位側電源に、第２の電源は低電
位側電源に設定される。
【００５２】そして、本発明は、好ましい態様として、
ソース端子を共通接続し、ゲートに互いに相補型の論理
信号をそれぞれ入力するＮチャネルＭＯＳトランジスタ
対と、前記ＮチャネルＭＯＳトランジスタ対のうちの少
なくとも一のＮチャネルＭＯＳトランジスタのドレイン
端子と高電位電源線との間に接続された抵抗素子と、前
記ＮチャネルＭＯＳトランジスタ対のソースの共通接続
点と低電位電源線間に接続され、ベースに基準電圧を入
力するＮＰＮ型バイポーラトランジスタを含む定電流源
回路と、を備え、前記抵抗素子とＮチャネルＭＯＳトラ
ンジスタのドレイン端子との接続点を論理信号出力端子
とし、前記相補型の論理信号の電圧レベルによって前記
ＮチャネルＭＯＳトランジスタのオン・オフを制御し、
前記ＮチャネルＭＯＳトランジスタ対の一方がオンし、
オン状態時のドレイン電流が前記定電流源回路の定電流
値で決定され、前記抵抗素子の電圧降下量で決定される
出力論理振幅が、入力論理振幅と等しくなるように、前
記定電流源回路の電流値と、前記ＮチャネルＭＯＳトラ
ンジスタのサイズ、及び前記抵抗素子の抵抗値を含む回
路定数を設定したことを特徴とするＢｉＣＭＯＳ論理ゲ
ート回路を提供する。
ソース端子を共通接続し、ゲートに互いに相補型の論理
信号をそれぞれ入力するＮチャネルＭＯＳトランジスタ
対と、前記ＮチャネルＭＯＳトランジスタ対のうちの少
なくとも一のＮチャネルＭＯＳトランジスタのドレイン
端子と高電位電源線との間に接続された抵抗素子と、前
記ＮチャネルＭＯＳトランジスタ対のソースの共通接続
点と低電位電源線間に接続され、ベースに基準電圧を入
力するＮＰＮ型バイポーラトランジスタを含む定電流源
回路と、を備え、前記抵抗素子とＮチャネルＭＯＳトラ
ンジスタのドレイン端子との接続点を論理信号出力端子
とし、前記相補型の論理信号の電圧レベルによって前記
ＮチャネルＭＯＳトランジスタのオン・オフを制御し、
前記ＮチャネルＭＯＳトランジスタ対の一方がオンし、
オン状態時のドレイン電流が前記定電流源回路の定電流
値で決定され、前記抵抗素子の電圧降下量で決定される
出力論理振幅が、入力論理振幅と等しくなるように、前
記定電流源回路の電流値と、前記ＮチャネルＭＯＳトラ
ンジスタのサイズ、及び前記抵抗素子の抵抗値を含む回
路定数を設定したことを特徴とするＢｉＣＭＯＳ論理ゲ
ート回路を提供する。
【００５３】本発明の好ましい態様は請求項６以降に記
載された通りである。
載された通りである。
【００５４】
【作用】本発明によれば、論理ゲート回路内にソース同
士を接続した差動ＮＭＯＳトランジスタ対を１または複
数備え、それらのＮＭＯＳトランジスタのゲートに相補
信号を入力させ、ＮＰＮトランジスタと抵抗素子からな
る電流源に流れる電流パスを切り換えることによって、
ＮＭＯＳトランジスタのドレインと高電位側電源間に接
続された出力振幅決定用抵抗素子において出力信号の電
圧振幅を得るものであり、必要に応じてＮＰＮトランジ
スタと電流放電手段を備えたエミッタフォロワ回路によ
ってその出力信号電圧を電流増幅して、同じ論理ゲート
内の他のトランジスタ対のゲート、または、他の論理ゲ
ート内の差動トランジスタ対に伝達することにより、低
電源電圧、低消費電力で高速に動作する論理ＬＳＩを、
安価なＢｉＣＭＯＳプロセスで実現できるという効果を
有する。
士を接続した差動ＮＭＯＳトランジスタ対を１または複
数備え、それらのＮＭＯＳトランジスタのゲートに相補
信号を入力させ、ＮＰＮトランジスタと抵抗素子からな
る電流源に流れる電流パスを切り換えることによって、
ＮＭＯＳトランジスタのドレインと高電位側電源間に接
続された出力振幅決定用抵抗素子において出力信号の電
圧振幅を得るものであり、必要に応じてＮＰＮトランジ
スタと電流放電手段を備えたエミッタフォロワ回路によ
ってその出力信号電圧を電流増幅して、同じ論理ゲート
内の他のトランジスタ対のゲート、または、他の論理ゲ
ート内の差動トランジスタ対に伝達することにより、低
電源電圧、低消費電力で高速に動作する論理ＬＳＩを、
安価なＢｉＣＭＯＳプロセスで実現できるという効果を
有する。
【００５５】また、本発明によれば、出力信号の振幅が
電流源内抵抗素子の抵抗値と、出力振幅決定用抵抗素子
の抵抗値の比で決定されるため、ＮＭＯＳトランジスタ
の製造プロセスの変動（バラツキ）等に影響されること
なく安定動作するという効果を有する。さらに、本発明
のＢｉＣＭＯＳ論理ゲート回路は、その入出力信号レベ
ルがＥＣＬゲート回路やＣＭＬゲート回路と等しいた
め、それらのゲート回路と混載することも容易である。
電流源内抵抗素子の抵抗値と、出力振幅決定用抵抗素子
の抵抗値の比で決定されるため、ＮＭＯＳトランジスタ
の製造プロセスの変動（バラツキ）等に影響されること
なく安定動作するという効果を有する。さらに、本発明
のＢｉＣＭＯＳ論理ゲート回路は、その入出力信号レベ
ルがＥＣＬゲート回路やＣＭＬゲート回路と等しいた
め、それらのゲート回路と混載することも容易である。
【００５６】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００５７】
【実施例１】図１は、本発明の一実施例に係るＢｉＣＭ
ＯＳ論理ゲート回路の構成を示す図である。図１にはバ
ッファ／インバータの回路構成が示されている。
ＯＳ論理ゲート回路の構成を示す図である。図１にはバ
ッファ／インバータの回路構成が示されている。
【００５８】このインバータ回路は、ソースを共通接続
し、ゲートを入力端子１４、１５にそれぞれ接続し差動
トランジスタ対を構成する第１及び第２のＮＭＯＳトラ
ンジスタ６、７と、一側の端子を共にＧＮＤ１に接続
し、他側の端子を第１及び第２のＮＭＯＳトランジスタ
６、７のドレインにそれぞれ接続した抵抗素子３、４
と、コレクタを第１及び第２ＮＭＯＳトランジスタ６、
７の共通接続されたソースに接続し、ベースを基準電圧
ＶＣＳに、エミッタを第３の抵抗素子８を介してＶＥＥ
２に接続した第１のＮＰＮトランジスタ５と、コレクタ
をＧＮＤ１に、エミッタを第１の出力端子２１に、ベー
スを第１のＮＭＯＳトランジスタ６のドレインに接続し
た第２のＮＰＮトランジスタ１０と、第１の出力端子２
１と終端電源ＶＴ１６間に接続された抵抗素子１２と、
コレクタをＧＮＤ１に、エミッタを第２の出力端子８０
に、ベースを第２のＮＭＯＳトランジスタ７のドレイン
に接続した第３のＮＰＮトランジスタ１１と、第２の出
力端子２２と終端電源ＶＴ１６との間に接続された抵抗
素子１３と、を備えている。
し、ゲートを入力端子１４、１５にそれぞれ接続し差動
トランジスタ対を構成する第１及び第２のＮＭＯＳトラ
ンジスタ６、７と、一側の端子を共にＧＮＤ１に接続
し、他側の端子を第１及び第２のＮＭＯＳトランジスタ
６、７のドレインにそれぞれ接続した抵抗素子３、４
と、コレクタを第１及び第２ＮＭＯＳトランジスタ６、
７の共通接続されたソースに接続し、ベースを基準電圧
ＶＣＳに、エミッタを第３の抵抗素子８を介してＶＥＥ
２に接続した第１のＮＰＮトランジスタ５と、コレクタ
をＧＮＤ１に、エミッタを第１の出力端子２１に、ベー
スを第１のＮＭＯＳトランジスタ６のドレインに接続し
た第２のＮＰＮトランジスタ１０と、第１の出力端子２
１と終端電源ＶＴ１６間に接続された抵抗素子１２と、
コレクタをＧＮＤ１に、エミッタを第２の出力端子８０
に、ベースを第２のＮＭＯＳトランジスタ７のドレイン
に接続した第３のＮＰＮトランジスタ１１と、第２の出
力端子２２と終端電源ＶＴ１６との間に接続された抵抗
素子１３と、を備えている。
【００５９】次に、本実施例のバッファ／インバータの
動作原理を説明する。
動作原理を説明する。
【００６０】相補型論理信号が第１のＮＭＯＳトランジ
スタ６及び第２のＮＭＯＳトランジスタ７のゲートに入
力されると、相対的にハイレベルが入力された第１のＮ
ＭＯＳトランジスタ６がオンし、相対的にローレベルが
入力された第２のＮＭＯＳトランジスタ７がオフする。
第１および第２のＮＭＯＳトランジスタ６、７のゲート
幅は、入力信号振幅で十分オン、オフの電流差が得られ
るよう設定しておく。
スタ６及び第２のＮＭＯＳトランジスタ７のゲートに入
力されると、相対的にハイレベルが入力された第１のＮ
ＭＯＳトランジスタ６がオンし、相対的にローレベルが
入力された第２のＮＭＯＳトランジスタ７がオフする。
第１および第２のＮＭＯＳトランジスタ６、７のゲート
幅は、入力信号振幅で十分オン、オフの電流差が得られ
るよう設定しておく。
【００６１】第１のＮＭＯＳトランジスタ６がオンする
と、その時のドレイン電流は定電流源の電流値と等し
い。
と、その時のドレイン電流は定電流源の電流値と等し
い。
【００６２】第１のＮＭＯＳトランジスタ６のドレイン
の電位は引き下げられ、その電位はＧＮＤ１から抵抗素
子３の抵抗値Ｒ２と定電流源の電流値ＩＣＳの積に等し
い電圧だけＧＮＤ電位より低下した電位となる。
の電位は引き下げられ、その電位はＧＮＤ１から抵抗素
子３の抵抗値Ｒ２と定電流源の電流値ＩＣＳの積に等し
い電圧だけＧＮＤ電位より低下した電位となる。
【００６３】一方、第２のＮＭＯＳトランジスタ６はオ
フし、第２のＮＭＯＳトランジスタ７のドレインの電位
はＧＮＤ電位に等しくなる。ＧＮＤ１の電位を０Ｖとす
る。エミッタフォロワ回路を経て出力される出力電位の
ハイレベルＶＯＨは次式（５）で与えられる。
フし、第２のＮＭＯＳトランジスタ７のドレインの電位
はＧＮＤ電位に等しくなる。ＧＮＤ１の電位を０Ｖとす
る。エミッタフォロワ回路を経て出力される出力電位の
ハイレベルＶＯＨは次式（５）で与えられる。
【００６４】 ＶＯＨ＝−ＶＦ …（５）
【００６５】また、出力電位のローレベルＶＯＬは次式
（６）で与えられる。
（６）で与えられる。
【００６６】 ＶＯＬ＝−ＶＦ−Ｒ１×ＩＣＳ …（６）
【００６７】ここで、定電流源の電流値ＩＣＳは基準定
電圧ＶＣＳからベース・エミッタ間順方向バイアス電圧
ＶＦを減じた電圧が抵抗値Ｒ２を有する第３の抵抗８に
印加されて決定される電流に等しいことから、ＩＣＳは
次式（７）で与えられる。
電圧ＶＣＳからベース・エミッタ間順方向バイアス電圧
ＶＦを減じた電圧が抵抗値Ｒ２を有する第３の抵抗８に
印加されて決定される電流に等しいことから、ＩＣＳは
次式（７）で与えられる。
【００６８】 ＩＣＳ＝（ＶＣＳ−ＶＦ）／Ｒ２ …（７）
【００６９】従って、上式（６）、（７）よりローレベ
ル出力電圧ＶＯＬは次式（８）で表わされる。
ル出力電圧ＶＯＬは次式（８）で表わされる。
【００７０】 VOL＝−VF−（R1／R2）×（VCS−VF） …（８）
【００７１】上式（５）、（８）より出力振幅Ｖswing
は次式（９）で表わされる。
は次式（９）で表わされる。
【００７２】 Ｖswing＝（Ｒ１／Ｒ２）×（ＶＣＳ−ＶＦ） …（９）
【００７３】基準電圧ＶＣＳをバンドギャップリファレ
ンス回路で発生させた場合、ＶＣＳ−ＶＦの値は温度変
化、電源電圧変動に対して常に一定となる。
ンス回路で発生させた場合、ＶＣＳ−ＶＦの値は温度変
化、電源電圧変動に対して常に一定となる。
【００７４】ここで、抵抗素子１および抵抗素子２、３
を、所望の抵抗値を基準抵抗と組み合わせて合成抵抗値
で実現するいわゆるディジタル抵抗で実現すれば、それ
らの抵抗値の比はプロセスバラツキ等によって抵抗値の
絶対値が変動しても一定となる。
を、所望の抵抗値を基準抵抗と組み合わせて合成抵抗値
で実現するいわゆるディジタル抵抗で実現すれば、それ
らの抵抗値の比はプロセスバラツキ等によって抵抗値の
絶対値が変動しても一定となる。
【００７５】すなわち、出力振幅ＶswingがＥＣＬゲー
ト回路と同様にＲ２とＲ１の抵抗比と基準電圧ＶＣＳ、
ベース・エミッタ間順方向バイアス電圧ＶＦによって決
定される本実施例のＢｉＣＭＯＳ論理ゲート回路は、電
源電圧変動、プロセス変動に対して極めて安定に動作す
る。
ト回路と同様にＲ２とＲ１の抵抗比と基準電圧ＶＣＳ、
ベース・エミッタ間順方向バイアス電圧ＶＦによって決
定される本実施例のＢｉＣＭＯＳ論理ゲート回路は、電
源電圧変動、プロセス変動に対して極めて安定に動作す
る。
【００７６】次に、このＢｉＣＭＯＳ論理ゲート回路の
動作速度を決定する要因について説明する。
動作速度を決定する要因について説明する。
【００７７】図２は、本実施例のＢｉＣＭＯＳ論理ゲー
ト回路の寄生容量を示す回路図である。図２において、
Ｃ１′はゲート−ドレイン間オーバーラップ容量、Ｃ
２′はドレイン−基板間容量、Ｃ３′はゲート−ソース
間オーバーラップ容量をそれぞれ示す。
ト回路の寄生容量を示す回路図である。図２において、
Ｃ１′はゲート−ドレイン間オーバーラップ容量、Ｃ
２′はドレイン−基板間容量、Ｃ３′はゲート−ソース
間オーバーラップ容量をそれぞれ示す。
【００７８】図２を参照して、第１のＮＭＯＳトランジ
スタ６のゲート電位が上昇し、第１のＮＭＯＳトランジ
スタ６がオンするとドレインの電位が下降する。この
時、容量Ｃ１′、Ｃ２′、Ｃ３′の充放電が行われる。
スタ６のゲート電位が上昇し、第１のＮＭＯＳトランジ
スタ６がオンするとドレインの電位が下降する。この
時、容量Ｃ１′、Ｃ２′、Ｃ３′の充放電が行われる。
【００７９】ゲート−ドレイン間オーバーラップ容量Ｃ
１′の両電極の電位は互いに逆相で変化するため、Ｃ
１′の容量は対固定電位容量の２倍の容量として働く
が、ＭＯＳトランジスタにおいてゲート−ドレイン間オ
ーバーラップ容量は小さい。
１′の両電極の電位は互いに逆相で変化するため、Ｃ
１′の容量は対固定電位容量の２倍の容量として働く
が、ＭＯＳトランジスタにおいてゲート−ドレイン間オ
ーバーラップ容量は小さい。
【００８０】Ｃ１′、Ｃ２′、Ｃ３′の各容量値は、例
えばゲート長０．４μｍ、ゲート幅２０μｍのＮチャネ
ルＭＯＳトランジスタでそれぞれ４．５ｆＦ、８．５ｆ
Ｆ、４．５ｆＦ程度であり、これらの値は、ＥＣＬゲー
ト回路において回路動作上対応するＮＰＮバイポーラト
ランジスタのＣ１、Ｃ２、Ｃ３と比較すると、セルフア
ライン技術を用いたＮＰＮバイポーラトランジスタの寄
生容量に迫る。また、０．５μｍプロセスのＮチャネル
ＭＯＳトランジスタの遮断周波数ｆＴは１０ＧＨｚを超
える。
えばゲート長０．４μｍ、ゲート幅２０μｍのＮチャネ
ルＭＯＳトランジスタでそれぞれ４．５ｆＦ、８．５ｆ
Ｆ、４．５ｆＦ程度であり、これらの値は、ＥＣＬゲー
ト回路において回路動作上対応するＮＰＮバイポーラト
ランジスタのＣ１、Ｃ２、Ｃ３と比較すると、セルフア
ライン技術を用いたＮＰＮバイポーラトランジスタの寄
生容量に迫る。また、０．５μｍプロセスのＮチャネル
ＭＯＳトランジスタの遮断周波数ｆＴは１０ＧＨｚを超
える。
【００８１】また、図３に、本実施例のＢｉＣＭＯＳ論
理ゲート回路の入出力伝達特性を示す。
理ゲート回路の入出力伝達特性を示す。
【００８２】本実施例のＢｉＣＭＯＳ論理ゲート回路で
は、差動トランジスタとして、バイポーラトランジスタ
に比べて相互コンダクタンスｇｍの小さなＭＯＳトラン
ジスタを用いているため、入力ダイナミックレンジと出
力ダイナミックレンジの差が小さい。
は、差動トランジスタとして、バイポーラトランジスタ
に比べて相互コンダクタンスｇｍの小さなＭＯＳトラン
ジスタを用いているため、入力ダイナミックレンジと出
力ダイナミックレンジの差が小さい。
【００８３】従って、入力信号の変化に対して直ちにＮ
ＭＯＳトランジスタ６、７が応答し、各トランジスタの
ドレイン端子回りの寄生容量の充放電が開始される。
ＭＯＳトランジスタ６、７が応答し、各トランジスタの
ドレイン端子回りの寄生容量の充放電が開始される。
【００８４】ＮＭＯＳトランジスタ６、７のゲート幅を
大きく設定すると、入力信号の変化に対する電圧ゲイン
は高くなるが、入力信号の変化に対して直ちにＮＭＯＳ
トランジスタが応答できないということに加え、入力端
子容量と、Ｃ１′、Ｃ２′、Ｃ３′の各トランジスタ寄
生容量が大きくなるため、動作速度が劣化する。
大きく設定すると、入力信号の変化に対する電圧ゲイン
は高くなるが、入力信号の変化に対して直ちにＮＭＯＳ
トランジスタが応答できないということに加え、入力端
子容量と、Ｃ１′、Ｃ２′、Ｃ３′の各トランジスタ寄
生容量が大きくなるため、動作速度が劣化する。
【００８５】このため、本実施例のＢｉＣＭＯＳ論理ゲ
ートの入力ダイナミックレンジは出力ダイナミックレン
ジの１／２以上に設定することが望ましい。
ートの入力ダイナミックレンジは出力ダイナミックレン
ジの１／２以上に設定することが望ましい。
【００８６】０．５μｍＢｉＣＭＯＳプロセスのデバイ
スパラメータを使用し、回路シミュレータであるＳＰＩ
ＣＥを用いてバッファ／インバータ回路の遅延時間を測
定したところ、負荷容量がない条件において４０ｐｓと
いう極めて良好な値が確認できた。なお、ＮＭＯＳトラ
ンジスタ６、７のゲート幅を２０μｍ、定電流源の電流
値を０．４μＡ、電源電圧を３．３Ｖとした。
スパラメータを使用し、回路シミュレータであるＳＰＩ
ＣＥを用いてバッファ／インバータ回路の遅延時間を測
定したところ、負荷容量がない条件において４０ｐｓと
いう極めて良好な値が確認できた。なお、ＮＭＯＳトラ
ンジスタ６、７のゲート幅を２０μｍ、定電流源の電流
値を０．４μＡ、電源電圧を３．３Ｖとした。
【００８７】次に、本実施例のＢｉＣＭＯＳ論理ゲート
回路を使って大規模な論理集積回路を構成するために必
要な条件について説明する。
回路を使って大規模な論理集積回路を構成するために必
要な条件について説明する。
【００８８】図１に示したバッファ／インバータ回路を
複数接続した場合の回路の一例を図４に示す。このよう
な回路構成の場合、入力された論理信号が各段のＢｉＣ
ＭＯＳ論理ゲート回路を高速に、しかも電圧振幅が減衰
せずに通過するための条件は、本実施例に係るＢｉＣＭ
ＯＳ論理ゲート回路の入力振幅と出力振幅とが等しく、
しかも論理振幅を小さく設定することが必要である。
複数接続した場合の回路の一例を図４に示す。このよう
な回路構成の場合、入力された論理信号が各段のＢｉＣ
ＭＯＳ論理ゲート回路を高速に、しかも電圧振幅が減衰
せずに通過するための条件は、本実施例に係るＢｉＣＭ
ＯＳ論理ゲート回路の入力振幅と出力振幅とが等しく、
しかも論理振幅を小さく設定することが必要である。
【００８９】すなわち、ＢｉＣＭＯＳ論理ゲート回路の
差動アンプとしての電圧ゲインが１以上であること、換
言すれば、入力ダイナミックレンジが出力ダイナミック
レンジ以下であることが必要である。しかも、論理信号
振幅を決定する抵抗素子３、４の抵抗値と定電流源電流
の積が、電源電圧に比べて十分小さく設定されていなけ
ればならない。
差動アンプとしての電圧ゲインが１以上であること、換
言すれば、入力ダイナミックレンジが出力ダイナミック
レンジ以下であることが必要である。しかも、論理信号
振幅を決定する抵抗素子３、４の抵抗値と定電流源電流
の積が、電源電圧に比べて十分小さく設定されていなけ
ればならない。
【００９０】本実施例のＢｉＣＭＯＳ論理ゲート回路の
回路定数をエミッタフォロワ回路に備えた状態で上記条
件を満たすよう設定した場合、同じ回路定数を持つＢｉ
ＣＭＯＳ論理ゲート回路においてエミッタフォロワ回路
が不要である場合でも上記条件を満たすことができる。
この点は、予め一定のサイズのトランジスタが半導体基
板面に複数用意されており、配線工程のみで所望の論理
機能を実現するマスタースライス方式の半導体集積回路
のトランジスタサイズを決定する際に特に有効である。
回路定数をエミッタフォロワ回路に備えた状態で上記条
件を満たすよう設定した場合、同じ回路定数を持つＢｉ
ＣＭＯＳ論理ゲート回路においてエミッタフォロワ回路
が不要である場合でも上記条件を満たすことができる。
この点は、予め一定のサイズのトランジスタが半導体基
板面に複数用意されており、配線工程のみで所望の論理
機能を実現するマスタースライス方式の半導体集積回路
のトランジスタサイズを決定する際に特に有効である。
【００９１】図５に、本実施例のＢｉＣＭＯＳ論理ゲー
ト回路を用いて２入力ＯＲ／ＮＯＲを構成した回路図を
示す。
ト回路を用いて２入力ＯＲ／ＮＯＲを構成した回路図を
示す。
【００９２】本実施例のＢｉＣＭＯＳ論理回路はバイポ
ーラトランジスタに比べて相互コンダクタンスｇｍの小
さいＭＯＳトランジスタをスイッチング素子として用い
ているため、前述のごとく相補信号を論理信号に用いる
のが望ましい。このため、ＥＣＬ、ＣＭＬゲート回路の
ように、ＯＲ／ＮＯＲ論理を、ソース、ドレインを並列
に接続したＮＭＯＳトランジスタで実現することができ
ない。
ーラトランジスタに比べて相互コンダクタンスｇｍの小
さいＭＯＳトランジスタをスイッチング素子として用い
ているため、前述のごとく相補信号を論理信号に用いる
のが望ましい。このため、ＥＣＬ、ＣＭＬゲート回路の
ように、ＯＲ／ＮＯＲ論理を、ソース、ドレインを並列
に接続したＮＭＯＳトランジスタで実現することができ
ない。
【００９３】本実施例のＢｉＣＭＯＳ論理ゲート回路に
よるＯＲ／ＮＯＲ等の論理は、図５に示すように、トラ
ンジスタの縦積みで実現することができる。
よるＯＲ／ＮＯＲ等の論理は、図５に示すように、トラ
ンジスタの縦積みで実現することができる。
【００９４】ＭＯＳトランジスタは、バイポーラトラン
ジスタに比較して、しきい値電圧の減少が可能であり、
また飽和による動作速度の極端な劣化がないという特性
を有するため、このような縦積み論理を多用することが
可能である。
ジスタに比較して、しきい値電圧の減少が可能であり、
また飽和による動作速度の極端な劣化がないという特性
を有するため、このような縦積み論理を多用することが
可能である。
【００９５】図５を参照して、第１のＮＭＯＳトランジ
スタ１７と、第２のＮＭＯＳトランジスタ１８をソース
を共通に接続し、第１のＮＭＯＳトランジスタ１７のド
レインとＧＮＤ１間には第２の抵抗素子４を、第２のＮ
ＭＯＳトランジスタ１８のドレインとＧＮＤ１間には第
１の抵抗素子３を接続する。
スタ１７と、第２のＮＭＯＳトランジスタ１８をソース
を共通に接続し、第１のＮＭＯＳトランジスタ１７のド
レインとＧＮＤ１間には第２の抵抗素子４を、第２のＮ
ＭＯＳトランジスタ１８のドレインとＧＮＤ１間には第
１の抵抗素子３を接続する。
【００９６】また、第３のＮＭＯＳトランジスタ１９
と、第４のＮＭＯＳトランジスタ２０のソースを共に第
１のＮＰＮトランジスタ５のコレクタに接続し、第３の
ＮＭＯＳトランジスタ１９のドレインを、第１、第２の
ＮＭＯＳトランジスタ１７、１８の共通ソース端子に接
続し、第４のＮＭＯＳトランジスタ２０のドレインは第
１のＮＭＯＳトランジスタ１７のドレインに接続する。
第１のＮＰＮトランジスタ５のエミッタとＶＥＥ２の間
には第３の抵抗素子８を接続する。
と、第４のＮＭＯＳトランジスタ２０のソースを共に第
１のＮＰＮトランジスタ５のコレクタに接続し、第３の
ＮＭＯＳトランジスタ１９のドレインを、第１、第２の
ＮＭＯＳトランジスタ１７、１８の共通ソース端子に接
続し、第４のＮＭＯＳトランジスタ２０のドレインは第
１のＮＭＯＳトランジスタ１７のドレインに接続する。
第１のＮＰＮトランジスタ５のエミッタとＶＥＥ２の間
には第３の抵抗素子８を接続する。
【００９７】さらに、第２のＮＰＮトランジスタ１０の
コレクタをＧＮＤ１に、ベースを第１、第４のＮＭＯＳ
トランジスタ１７、２０のドレインに、エミッタを第１
の出力端子２１に接続する。第３のＮＰＮトランジスタ
１１のコレクタをＧＮＤ１に、ベースを第２のＮＭＯＳ
トランジスタ１８のドレインに、エミッタを第２の出力
端子２２に接続する。第４の抵抗素子１２を第１の出力
端子２１と終端電源ＶＴ１６の間に、第５の抵抗素子１
３を第２の出力端子２２と終端電源ＶＴ１６の間に接続
する。
コレクタをＧＮＤ１に、ベースを第１、第４のＮＭＯＳ
トランジスタ１７、２０のドレインに、エミッタを第１
の出力端子２１に接続する。第３のＮＰＮトランジスタ
１１のコレクタをＧＮＤ１に、ベースを第２のＮＭＯＳ
トランジスタ１８のドレインに、エミッタを第２の出力
端子２２に接続する。第４の抵抗素子１２を第１の出力
端子２１と終端電源ＶＴ１６の間に、第５の抵抗素子１
３を第２の出力端子２２と終端電源ＶＴ１６の間に接続
する。
【００９８】第１の入力端子２３は第１のＮＭＯＳトラ
ンジスタ１７のゲートに、第２の入力端子２４は第２の
ＮＭＯＳトランジスタ１８のゲートに、第３の入力端子
２５は第３のＮＭＯＳトランジスタ１９のゲートに、第
４の入力端子２６は第４のＮＭＯＳトランジスタ２０の
ゲートにそれぞれ接続する。
ンジスタ１７のゲートに、第２の入力端子２４は第２の
ＮＭＯＳトランジスタ１８のゲートに、第３の入力端子
２５は第３のＮＭＯＳトランジスタ１９のゲートに、第
４の入力端子２６は第４のＮＭＯＳトランジスタ２０の
ゲートにそれぞれ接続する。
【００９９】次に、本実施例のＯＲ／ＮＯＲゲート回路
の動作について説明する。
の動作について説明する。
【０１００】第１の入力端子２３に入力されるデータを
Ａ、第２の入力端子２４に入力されるデータをＡ￣、第
３の入力端子２５に入力されるデータをＢ￣、第４の入
力端子２６に入力されるデータをＢとする。
Ａ、第２の入力端子２４に入力されるデータをＡ￣、第
３の入力端子２５に入力されるデータをＢ￣、第４の入
力端子２６に入力されるデータをＢとする。
【０１０１】まず、第２の出力端子２２に出力される信
号の論理レベルがローレベルとなるのは第１の抵抗素子
３に電流が流れる時であり、これは、第２、第３のＮＭ
ＯＳトランジスタ１８、１９が導通する時のみである。
これは、Ａ￣、Ｂ￣が共にハイレベル、すなわちＡ、Ｂ
が共にローレベルの時のみである。従って、第２の出力
端子２２に出力される論理はＡとＢのＯＲ論理である。
号の論理レベルがローレベルとなるのは第１の抵抗素子
３に電流が流れる時であり、これは、第２、第３のＮＭ
ＯＳトランジスタ１８、１９が導通する時のみである。
これは、Ａ￣、Ｂ￣が共にハイレベル、すなわちＡ、Ｂ
が共にローレベルの時のみである。従って、第２の出力
端子２２に出力される論理はＡとＢのＯＲ論理である。
【０１０２】また、第１の出力端子２１に出力される電
位がハイレベルとなるのは、第２の抵抗４に電流が流れ
ない時、すなわち第４のＮＭＯＳトランジスタ２０がオ
フし、しかも第１のＮＭＯＳトランジスタ１７と第３の
ＮＭＯＳトランジスタ１９の直列パスが導通しない時で
ある。
位がハイレベルとなるのは、第２の抵抗４に電流が流れ
ない時、すなわち第４のＮＭＯＳトランジスタ２０がオ
フし、しかも第１のＮＭＯＳトランジスタ１７と第３の
ＮＭＯＳトランジスタ１９の直列パスが導通しない時で
ある。
【０１０３】第４のＮＭＯＳトランジスタ２０がオフす
るのはＢがローレベルの時で、この時第３のＮＭＯＳト
ランジスタ１９はハイレベルであるＢ￣によってオンし
ているから、第１のＮＭＯＳトランジスタ１７はオフし
なければならない。従って、Ａはローレベルである。従
って、第１の出力端子２１に出力される論理はＡ￣とＢ
￣のＡＮＤ（論理積）、すなわちＡとＢのＮＯＲ論理
（否定論理和）となる。
るのはＢがローレベルの時で、この時第３のＮＭＯＳト
ランジスタ１９はハイレベルであるＢ￣によってオンし
ているから、第１のＮＭＯＳトランジスタ１７はオフし
なければならない。従って、Ａはローレベルである。従
って、第１の出力端子２１に出力される論理はＡ￣とＢ
￣のＡＮＤ（論理積）、すなわちＡとＢのＮＯＲ論理
（否定論理和）となる。
【０１０４】出力電圧振幅は、上述したバッファ／イン
バータの場合と同じく抵抗比Ｒ１／Ｒ２と、バンドギャ
ップリファレンス回路で発生される基準電圧ＶＣＳで決
定されるため、ＭＯＳトランジスタの特性バラツキによ
らず論理ゲート回路の動作は安定している。
バータの場合と同じく抵抗比Ｒ１／Ｒ２と、バンドギャ
ップリファレンス回路で発生される基準電圧ＶＣＳで決
定されるため、ＭＯＳトランジスタの特性バラツキによ
らず論理ゲート回路の動作は安定している。
【０１０５】図６に、本実施例のＢｉＣＭＯＳ論理ゲー
ト回路を用いてＡＮＤ／ＮＡＮＤゲートを構成した回路
図を示す。
ト回路を用いてＡＮＤ／ＮＡＮＤゲートを構成した回路
図を示す。
【０１０６】図６を参照して、第１のＮＭＯＳトランジ
スタ１７と、第２のＮＭＯＳトランジスタ１８のソース
同士を接続し、第１のＮＭＯＳトランジスタ１７のドレ
インとＧＮＤ１との間には第２の抵抗素子４を接続し、
第２のＮＭＯＳトランジスタ１８のドレインとＧＮＤ１
との間には第１の抵抗素子３を接続する。
スタ１７と、第２のＮＭＯＳトランジスタ１８のソース
同士を接続し、第１のＮＭＯＳトランジスタ１７のドレ
インとＧＮＤ１との間には第２の抵抗素子４を接続し、
第２のＮＭＯＳトランジスタ１８のドレインとＧＮＤ１
との間には第１の抵抗素子３を接続する。
【０１０７】また、第３のＮＭＯＳトランジスタ１９と
第４のＮＭＯＳトランジスタ２０の共通ソース端子に第
１のＮＰＮトランジスタ５のコレクタを接続し、第３の
ＮＭＯＳトランジスタ１９のドレインを、第１、第２の
ＮＭＯＳトランジスタ１７、１８の共通ソース端子に接
続し、第４のＮＭＯＳトランジスタ２０のドレインは第
１のＮＭＯＳ１７トランジスタのドレインに接続する。
第１のＮＰＮトランジスタ５のエミッタとＶＥＥ２の間
には第３の抵抗素子８を接続する。
第４のＮＭＯＳトランジスタ２０の共通ソース端子に第
１のＮＰＮトランジスタ５のコレクタを接続し、第３の
ＮＭＯＳトランジスタ１９のドレインを、第１、第２の
ＮＭＯＳトランジスタ１７、１８の共通ソース端子に接
続し、第４のＮＭＯＳトランジスタ２０のドレインは第
１のＮＭＯＳ１７トランジスタのドレインに接続する。
第１のＮＰＮトランジスタ５のエミッタとＶＥＥ２の間
には第３の抵抗素子８を接続する。
【０１０８】さらに、第２のＮＰＮトランジスタ１０の
コレクタをＧＮＤ１に、ベースを第１、第４のＮＭＯＳ
トランジスタ１７、２０のドレインに、エミッタを第１
の出力端子２１に接続する。第３のＮＰＮトランジスタ
１１のコレクタをＧＮＤ１に、ベースを第２のＮＭＯＳ
１８のドレインに、エミッタを第２の出力端子２２に接
続する。
コレクタをＧＮＤ１に、ベースを第１、第４のＮＭＯＳ
トランジスタ１７、２０のドレインに、エミッタを第１
の出力端子２１に接続する。第３のＮＰＮトランジスタ
１１のコレクタをＧＮＤ１に、ベースを第２のＮＭＯＳ
１８のドレインに、エミッタを第２の出力端子２２に接
続する。
【０１０９】そして、第４の抵抗素子１２を第１の出力
端子２７と終端電源ＶＴ１６の間に、第５の抵抗素子１
３を第２の出力端子２８と終端電源ＶＴ１６の間に接続
する。第１の入力端子２９は第１のＮＭＯＳ１７のゲー
トに、第２の入力端子３０は第２のＮＭＯＳ１８のゲー
トに、第３の入力端子３１は第３のＮＭＯＳ１９のゲー
トに、第４の入力端子３２は第４のＮＭＯＳ２０のゲー
トにそれぞれ接続する。
端子２７と終端電源ＶＴ１６の間に、第５の抵抗素子１
３を第２の出力端子２８と終端電源ＶＴ１６の間に接続
する。第１の入力端子２９は第１のＮＭＯＳ１７のゲー
トに、第２の入力端子３０は第２のＮＭＯＳ１８のゲー
トに、第３の入力端子３１は第３のＮＭＯＳ１９のゲー
トに、第４の入力端子３２は第４のＮＭＯＳ２０のゲー
トにそれぞれ接続する。
【０１１０】次に、本実施例のＡＮＤ／ＮＡＮＤゲート
回路の動作について説明する。
回路の動作について説明する。
【０１１１】第１の入力端子２９に入力されるデータを
Ａ￣、第２の入力端子３０に入力されるデータをＡ、第
３の入力端子３１に入力されるデータをＢ、第４の入力
端子３２に入力されるデータをＢ￣とする。
Ａ￣、第２の入力端子３０に入力されるデータをＡ、第
３の入力端子３１に入力されるデータをＢ、第４の入力
端子３２に入力されるデータをＢ￣とする。
【０１１２】まず、第２の出力端子２２に出力される信
号の論理レベルがローレベルとなるのは第１の抵抗素子
３に電流が流れる時であり、これは、第２、第３のＮＭ
ＯＳトランジスタ１８、１９が共に導通する時のみであ
る。これは、Ａ、Ｂがハイレベルの時に対応する。従っ
て、第２の出力端子２２に出力される論理はＡとＢのＮ
ＡＮＤ論理である。
号の論理レベルがローレベルとなるのは第１の抵抗素子
３に電流が流れる時であり、これは、第２、第３のＮＭ
ＯＳトランジスタ１８、１９が共に導通する時のみであ
る。これは、Ａ、Ｂがハイレベルの時に対応する。従っ
て、第２の出力端子２２に出力される論理はＡとＢのＮ
ＡＮＤ論理である。
【０１１３】また、第１の出力端子２１に出力される電
位がハイレベルとなるのは、第２の抵抗素子４に電流が
流れない時、すなわち第４のＮＭＯＳトランジスタ２０
がオフし、しかも第１のＮＭＯＳトランジスタ１７と第
３のＮＭＯＳトランジスタ１９の直列パスが導通しない
時である。第４のＮＭＯＳトランジスタ２０がオフする
のはＢ￣がローレベルの時で、この時第３のＮＭＯＳト
ランジスタ１９はハイレベルであるＢによってオン状態
にあるため、第１のＮＭＯＳトランジスタ１７はオフし
なければならない。従って、Ａ￣はローレベルである。
すなわち、第１の出力端子２１に出力される論理はＡと
ＢのＡＮＤ論理となる。
位がハイレベルとなるのは、第２の抵抗素子４に電流が
流れない時、すなわち第４のＮＭＯＳトランジスタ２０
がオフし、しかも第１のＮＭＯＳトランジスタ１７と第
３のＮＭＯＳトランジスタ１９の直列パスが導通しない
時である。第４のＮＭＯＳトランジスタ２０がオフする
のはＢ￣がローレベルの時で、この時第３のＮＭＯＳト
ランジスタ１９はハイレベルであるＢによってオン状態
にあるため、第１のＮＭＯＳトランジスタ１７はオフし
なければならない。従って、Ａ￣はローレベルである。
すなわち、第１の出力端子２１に出力される論理はＡと
ＢのＡＮＤ論理となる。
【０１１４】出力電圧振幅は上述したバッファ／インバ
ータの場合と同じく抵抗比Ｒ１／Ｒ２と、バンドギャッ
プリファレンス電源回路で発生されるＶＣＳで決定され
るため、ＭＯＳの特性バラツキによらず論理ゲート回路
の動作は安定している。
ータの場合と同じく抵抗比Ｒ１／Ｒ２と、バンドギャッ
プリファレンス電源回路で発生されるＶＣＳで決定され
るため、ＭＯＳの特性バラツキによらず論理ゲート回路
の動作は安定している。
【０１１５】図７に、本発明のＢｉＣＭＯＳ論理ゲート
回路でフリップフロップを構成した回路図を示す。
回路でフリップフロップを構成した回路図を示す。
【０１１６】図７を参照して、ソース同士を接続した第
１、第２のＮＭＯＳトランジスタ３３、３６のトランジ
スタ対と、同様にソース同士を接続した第２、第４のＮ
ＭＯＳトランジスタ３４、３５のトランジスタ対を備
え、第１のＮＭＯＳトランジスタ３３と第２のＮＭＯＳ
トランジスタ３４のドレインを共通接続し、その共通接
続点とＧＮＤ１との間に第１の抵抗素子３９を接続し、
第３のＮＭＯＳトランジスタ３５と第４のＮＭＯＳトラ
ンジスタ３６のドレインを共通接続し、その共通接続点
とＧＮＤ１との間に第２の抵抗素子４０を接続する。
１、第２のＮＭＯＳトランジスタ３３、３６のトランジ
スタ対と、同様にソース同士を接続した第２、第４のＮ
ＭＯＳトランジスタ３４、３５のトランジスタ対を備
え、第１のＮＭＯＳトランジスタ３３と第２のＮＭＯＳ
トランジスタ３４のドレインを共通接続し、その共通接
続点とＧＮＤ１との間に第１の抵抗素子３９を接続し、
第３のＮＭＯＳトランジスタ３５と第４のＮＭＯＳトラ
ンジスタ３６のドレインを共通接続し、その共通接続点
とＧＮＤ１との間に第２の抵抗素子４０を接続する。
【０１１７】また、第５のＮＭＯＳトランジスタ３７
と、第６のＮＭＯＳトランジスタ３８のソース同士を接
続し、第５のＮＭＯＳトランジスタ３７のドレインを第
２、第３のＮＭＯＳトランジスタ３４、３５のソースに
接続し、第６のＮＭＯＳトランジスタ３８のドレインを
第１、第４のＮＭＯＳトランジスタ３３、３６のソース
に接続する。
と、第６のＮＭＯＳトランジスタ３８のソース同士を接
続し、第５のＮＭＯＳトランジスタ３７のドレインを第
２、第３のＮＭＯＳトランジスタ３４、３５のソースに
接続し、第６のＮＭＯＳトランジスタ３８のドレインを
第１、第４のＮＭＯＳトランジスタ３３、３６のソース
に接続する。
【０１１８】さらに、定電流源を構成する第１のＮＰＮ
トランジスタ４１のコレクタをＮＭＯＳトランジスタ３
７、３８のソースに、ベースを定電圧源にそれぞれ接続
し、第３の抵抗素子４２を第１のＮＰＮトランジスタ４
１のエミッタとＶＥＥ２の間に接続し、マスター側ラッ
チ回路とする。相補型データ入力端子を第１、第４のＮ
ＭＯＳトランジスタ３３、３６のゲートに接続し、相補
型クロック入力端子は第５、第６のＮＭＯＳトランジス
タ３７、３８のゲートに接続する。
トランジスタ４１のコレクタをＮＭＯＳトランジスタ３
７、３８のソースに、ベースを定電圧源にそれぞれ接続
し、第３の抵抗素子４２を第１のＮＰＮトランジスタ４
１のエミッタとＶＥＥ２の間に接続し、マスター側ラッ
チ回路とする。相補型データ入力端子を第１、第４のＮ
ＭＯＳトランジスタ３３、３６のゲートに接続し、相補
型クロック入力端子は第５、第６のＮＭＯＳトランジス
タ３７、３８のゲートに接続する。
【０１１９】また、ＮＭＯＳトランジスタ４３から４
８、抵抗素子４９、５０、５２、ＮＰＮトランジスタ５
１をマスター側ラッチと同様に接続してスレーブ側ラッ
チ回路とする。
８、抵抗素子４９、５０、５２、ＮＰＮトランジスタ５
１をマスター側ラッチと同様に接続してスレーブ側ラッ
チ回路とする。
【０１２０】マスター側ラッチ回路の相補型データ出力
端子であるＮＭＯＳトランジスタ３３、３４の共通ドレ
イン端子、ＮＭＯＳトランジスタ３５、３６の共通ドレ
イン端子をそれぞれスレーブ側ラッチ回路の相補型入力
端子であるＮＭＯＳトランジスタ４３のゲート、および
ＮＭＯＳトランジスタ４６のゲートに接続する。
端子であるＮＭＯＳトランジスタ３３、３４の共通ドレ
イン端子、ＮＭＯＳトランジスタ３５、３６の共通ドレ
イン端子をそれぞれスレーブ側ラッチ回路の相補型入力
端子であるＮＭＯＳトランジスタ４３のゲート、および
ＮＭＯＳトランジスタ４６のゲートに接続する。
【０１２１】また、第３のＮＰＮトランジスタ５３と第
７の抵抗素子５５から構成されるエミッタフォロワ回路
と、第４のＮＰＮトランジスタ５４と第８の抵抗素子５
６から構成されるエミッタフォロワ回路をそれぞれＮＭ
ＯＳトランジスタ４５、４６の共通ドレイン端子、およ
びＮＭＯＳトランジスタ４３、４４の共通ドレイン端子
に接続し、ＮＭＯＳトランジスタ５３、５４のエミッタ
をそれぞれ第１の出力端子６１、第２の出力端子６２に
接続する。第７、第８の抵抗素子は終端電源線ＶＴ１６
に終端する。
７の抵抗素子５５から構成されるエミッタフォロワ回路
と、第４のＮＰＮトランジスタ５４と第８の抵抗素子５
６から構成されるエミッタフォロワ回路をそれぞれＮＭ
ＯＳトランジスタ４５、４６の共通ドレイン端子、およ
びＮＭＯＳトランジスタ４３、４４の共通ドレイン端子
に接続し、ＮＭＯＳトランジスタ５３、５４のエミッタ
をそれぞれ第１の出力端子６１、第２の出力端子６２に
接続する。第７、第８の抵抗素子は終端電源線ＶＴ１６
に終端する。
【０１２２】次に、このフリップフロップの動作を説明
する。
する。
【０１２３】入力端子５７に入力されるデータをＤ、入
力端子５８に入力されるＤの反転データをＤ￣、入力端
子５９に入力されるクロック信号をＣ、入力端子６０に
入力される反転クロック信号をＣ￣とする。また、出力
端子６１に出力される信号をＱ、出力端子６２に出力さ
れる信号をＱ￣（Ｑの反転信号）とする。
力端子５８に入力されるＤの反転データをＤ￣、入力端
子５９に入力されるクロック信号をＣ、入力端子６０に
入力される反転クロック信号をＣ￣とする。また、出力
端子６１に出力される信号をＱ、出力端子６２に出力さ
れる信号をＱ￣（Ｑの反転信号）とする。
【０１２４】Ｄ、Ｄ￣の相補信号、Ｃ、Ｃ￣の相補信号
の信号振幅、およびハイレベル、ローレベルの電位はす
べて同じでよく、例えばそれぞれ−０．９Ｖ、−１．５
Ｖに設定される。
の信号振幅、およびハイレベル、ローレベルの電位はす
べて同じでよく、例えばそれぞれ−０．９Ｖ、−１．５
Ｖに設定される。
【０１２５】まず、入力データＤがハイレベルの時、ク
ロック信号Ｃがハイレベルからローレベルに立ち下がる
とＮＭＯＳトランジスタ３３、３８がオンするため、第
１の抵抗素子３９に電圧降下が生じ、その電位がゲート
に入力されるＮＭＯＳトランジスタ３５がオフする。
ロック信号Ｃがハイレベルからローレベルに立ち下がる
とＮＭＯＳトランジスタ３３、３８がオンするため、第
１の抵抗素子３９に電圧降下が生じ、その電位がゲート
に入力されるＮＭＯＳトランジスタ３５がオフする。
【０１２６】また、ＮＭＯＳトランジスタ３６もローレ
ベルである反転データＤ￣によってオフするため、ＮＭ
ＯＳトランジスタ３５、３６の共通ドレイン端子は第２
の抵抗素子４０によってＧＮＤレベルに充電される。
ベルである反転データＤ￣によってオフするため、ＮＭ
ＯＳトランジスタ３５、３６の共通ドレイン端子は第２
の抵抗素子４０によってＧＮＤレベルに充電される。
【０１２７】ＮＭＯＳトランジスタ３７はローレベルの
クロック信号Ｃによってオフするため、ＮＭＯＳトラン
ジスタ３４はソース端子を充電した後にオフする。
クロック信号Ｃによってオフするため、ＮＭＯＳトラン
ジスタ３４はソース端子を充電した後にオフする。
【０１２８】次に、クロック信号Ｃのみが反転し、ロー
レベルからハイレベルに立ち上がると、ＮＭＯＳトラン
ジスタ３８がオフするため、ＮＭＯＳトランジスタ３
３、３８の電流パスは非導通となるが、同時にＮＭＯＳ
トランジスタ３４、３７が共にオンするため抵抗素子３
９の電圧降下はそのまま維持される。従って、マスター
側ラッチ回路の出力信号は変化しない。
レベルからハイレベルに立ち上がると、ＮＭＯＳトラン
ジスタ３８がオフするため、ＮＭＯＳトランジスタ３
３、３８の電流パスは非導通となるが、同時にＮＭＯＳ
トランジスタ３４、３７が共にオンするため抵抗素子３
９の電圧降下はそのまま維持される。従って、マスター
側ラッチ回路の出力信号は変化しない。
【０１２９】さらに、データＤがハイレベルからローレ
ベルに遷移してもＤ、Ｄ￣が直接入力されるＮＭＯＳト
ランジスタ３３、３６が、ローレベルのクロック信号
（反転）Ｃ￣が入力されオフ状態にあるＮＭＯＳトラン
ジスタ３８に接続されているため、マスター側ラッチ回
路の出力信号レベルに変化はない。すなわち、入力され
たデータはクロック信号の立ち下がりによってマスター
側ラッチ回路にラッチされたことになる。
ベルに遷移してもＤ、Ｄ￣が直接入力されるＮＭＯＳト
ランジスタ３３、３６が、ローレベルのクロック信号
（反転）Ｃ￣が入力されオフ状態にあるＮＭＯＳトラン
ジスタ３８に接続されているため、マスター側ラッチ回
路の出力信号レベルに変化はない。すなわち、入力され
たデータはクロック信号の立ち下がりによってマスター
側ラッチ回路にラッチされたことになる。
【０１３０】さて、クロック信号Ｃがローレベルからハ
イレベルに立ち上がると同時にスレーブ側ラッチ回路の
ＮＭＯＳトランジスタ４８がオンするため、マスター側
ラッチ回路の出力信号に応じてＮＭＯＳトランジスタ４
３がオンし、ＮＭＯＳ４トランジスタ６がオフする。
イレベルに立ち上がると同時にスレーブ側ラッチ回路の
ＮＭＯＳトランジスタ４８がオンするため、マスター側
ラッチ回路の出力信号に応じてＮＭＯＳトランジスタ４
３がオンし、ＮＭＯＳ４トランジスタ６がオフする。
【０１３１】ＮＭＯＳトランジスタ４７がクロック信号
（反転）Ｃ￣が立ち下がると同時にオフするため、ＮＭ
ＯＳトランジスタ４４、４５の状態はスレーブ側ラッチ
回路の出力信号レベルに影響しない。従って、第１、第
２の出力端子６１、６２にはそれぞれハイレベル、ロー
レベルが出力される。
（反転）Ｃ￣が立ち下がると同時にオフするため、ＮＭ
ＯＳトランジスタ４４、４５の状態はスレーブ側ラッチ
回路の出力信号レベルに影響しない。従って、第１、第
２の出力端子６１、６２にはそれぞれハイレベル、ロー
レベルが出力される。
【０１３２】次に、再びクロック信号Ｃがハイレベルか
らローレベルに立ち下がる時を考える。この時入力デー
タは以前の状態から反転しているから、マスター側ラッ
チ回路はこの新しい入力データを取り込み出力信号を反
転する。
らローレベルに立ち下がる時を考える。この時入力デー
タは以前の状態から反転しているから、マスター側ラッ
チ回路はこの新しい入力データを取り込み出力信号を反
転する。
【０１３３】スレーブ側ラッチ回路は、ＮＭＯＳトラン
ジスタ４８がローレベルのクロック信号Ｃによりオフし
ているため、マスター側ラッチ回路の出力信号の変化の
影響を受けることなく、以前の状態を保持する。
ジスタ４８がローレベルのクロック信号Ｃによりオフし
ているため、マスター側ラッチ回路の出力信号の変化の
影響を受けることなく、以前の状態を保持する。
【０１３４】すなわち、第１、第２の出力端子６１、６
２にはそれぞれハイレベル、ローレベルが出力されたま
まである。
２にはそれぞれハイレベル、ローレベルが出力されたま
まである。
【０１３５】クロック信号Ｃがローレベルからハイレベ
ルに立ち上がると、スレーブ側ラッチ回路が、新しいマ
スター側ラッチ回路の出力信号を取り込み、以前の出力
信号に対して反転した信号を出力する。
ルに立ち上がると、スレーブ側ラッチ回路が、新しいマ
スター側ラッチ回路の出力信号を取り込み、以前の出力
信号に対して反転した信号を出力する。
【０１３６】このように本実施例に係る回路は、クロッ
ク信号の立ち下がりによってデータを取り込み、クロッ
ク信号の立ち上がりによってそのデータを出力し、次に
クロックが立ち上がるまでそのデータを保持するとい
う、フリップフロップの論理を実現することになる。
ク信号の立ち下がりによってデータを取り込み、クロッ
ク信号の立ち上がりによってそのデータを出力し、次に
クロックが立ち上がるまでそのデータを保持するとい
う、フリップフロップの論理を実現することになる。
【０１３７】出力される信号の振幅は、前述した他の論
理構成と同じ様に、基準電圧ＶＣＳ、ベース・エミッタ
間順方向バイアス電圧ＶＦの値と、Ｒ１／Ｒ２の抵抗比
で決定されることから、プロセス変動、電源電圧変動、
動作温度条件等によらず安定している。
理構成と同じ様に、基準電圧ＶＣＳ、ベース・エミッタ
間順方向バイアス電圧ＶＦの値と、Ｒ１／Ｒ２の抵抗比
で決定されることから、プロセス変動、電源電圧変動、
動作温度条件等によらず安定している。
【０１３８】本実施例のＢｉＣＭＯＳ論理ゲート回路に
必要な電源電圧について説明する。
必要な電源電圧について説明する。
【０１３９】前段のゲート回路が出力した論理ハイレベ
ルと論理ローレベルが、差動トランジスタ対を構成する
ＮＭＯＳトランジスタのオン、オフを十分に切り換え制
御できるかどうかで決定される。
ルと論理ローレベルが、差動トランジスタ対を構成する
ＮＭＯＳトランジスタのオン、オフを十分に切り換え制
御できるかどうかで決定される。
【０１４０】差動トランジスタ対のＮＭＯＳトランジス
タのドレイン電流は、ゲート、ドレイン間電圧（ＶＧ
Ｓ）中に占めるしきい値電圧ＶTHの割合が小さいほど多
いことは次式（１０）より明らかである。
タのドレイン電流は、ゲート、ドレイン間電圧（ＶＧ
Ｓ）中に占めるしきい値電圧ＶTHの割合が小さいほど多
いことは次式（１０）より明らかである。
【０１４１】 ＩＤ＝Ｋ×（Ｗ／Ｌ）×（ＶＧＳ−ＶTH）2 …（１０）
【０１４２】ここで、Ｋは使用するデバイスで決定され
る係数、Ｗはゲート幅、Ｌはゲート長を示す。
る係数、Ｗはゲート幅、Ｌはゲート長を示す。
【０１４３】従って、ＧＮＤの電位を０Ｖとして、前段
のエミッタフォロワ出力のハイレベルが−０．９Ｖであ
るとすると、この電位から基準ＶＧＳ分低下した電位が
差動対を構成するＮＭＯＳトランジスタの共通ソース端
子の電位となる。
のエミッタフォロワ出力のハイレベルが−０．９Ｖであ
るとすると、この電位から基準ＶＧＳ分低下した電位が
差動対を構成するＮＭＯＳトランジスタの共通ソース端
子の電位となる。
【０１４４】ゲート幅Ｗを大きく設定すれば基準電圧Ｖ
ＧＳを小さくすることができるが、しきい値電圧ＶTHを
下回ることはできない。定電流源回路に必要な電圧を、
前述した従来のＥＣＬゲート回路と同じ０．６Ｖとする
と、必要最低電源電圧は、次式（１１）で与えられる。
ＧＳを小さくすることができるが、しきい値電圧ＶTHを
下回ることはできない。定電流源回路に必要な電圧を、
前述した従来のＥＣＬゲート回路と同じ０．６Ｖとする
と、必要最低電源電圧は、次式（１１）で与えられる。
【０１４５】 ０．９＋０．６＋ＶTH＝１．５＋ＶTH …（１１）
【０１４６】従って、ゲート幅Ｗを十分な大きさに設定
すれば、本実施例のＢｉＣＭＯＳ論理ゲート回路を動作
させるのに必要な電源電圧はしきい値電圧ＶTHが小さい
程低くなることになる。
すれば、本実施例のＢｉＣＭＯＳ論理ゲート回路を動作
させるのに必要な電源電圧はしきい値電圧ＶTHが小さい
程低くなることになる。
【０１４７】ＭＯＳトランジスタにはバイポーラトラン
ジスタの飽和動作による急激な動作速度の劣化に相当す
る現象がないため、ソース、ドレイン間電圧を非常に小
さく設定することが可能である。さらに、このことによ
ってＡＮＤ／ＯＲ回路等、縦積み論理を用いる論理ゲー
トにおいても、各段の差動ＮＭＯＳ対に異なる論理信号
レベルを入力させる必要がなく、ゲート幅さえ適当に設
定すれば縦積み段数によって動作電源電圧が大きく変化
することがない。
ジスタの飽和動作による急激な動作速度の劣化に相当す
る現象がないため、ソース、ドレイン間電圧を非常に小
さく設定することが可能である。さらに、このことによ
ってＡＮＤ／ＯＲ回路等、縦積み論理を用いる論理ゲー
トにおいても、各段の差動ＮＭＯＳ対に異なる論理信号
レベルを入力させる必要がなく、ゲート幅さえ適当に設
定すれば縦積み段数によって動作電源電圧が大きく変化
することがない。
【０１４８】また、特にＮＭＯＳトランジスタをデプレ
ッション型トランジスタとした場合には、エミッタフォ
ロワ回路、バイポーラトランジスタを用いた定電流源を
備えるにもかかわらず、上式（１１）より１．５Ｖを下
回る低電源電圧化が可能であるのがわかる。
ッション型トランジスタとした場合には、エミッタフォ
ロワ回路、バイポーラトランジスタを用いた定電流源を
備えるにもかかわらず、上式（１１）より１．５Ｖを下
回る低電源電圧化が可能であるのがわかる。
【０１４９】さらに、本実施例のＢｉＣＭＯＳ論理ゲー
ト回路では、ＥＣＬゲート回路やＣＭＬゲート回路のよ
うに、バイポーラトランジスタの飽和を防ぐために各段
の差動トランジスタ対にそれぞれ異なった適当な電位の
論理信号を与える必要がないため、レベルシフト回路等
も不要であるから、素子数の削減、消費電力の削減が可
能である。
ト回路では、ＥＣＬゲート回路やＣＭＬゲート回路のよ
うに、バイポーラトランジスタの飽和を防ぐために各段
の差動トランジスタ対にそれぞれ異なった適当な電位の
論理信号を与える必要がないため、レベルシフト回路等
も不要であるから、素子数の削減、消費電力の削減が可
能である。
【０１５０】
【実施例２】図８は、本発明の別の実施例を説明する図
であり、ＢｉＣＭＯＳ論理ゲート回路にてバッファ／イ
ンバータを構成した図を示している。
であり、ＢｉＣＭＯＳ論理ゲート回路にてバッファ／イ
ンバータを構成した図を示している。
【０１５１】図８を参照して、第１のＮＰＮトランジス
タ６５のベースに定電圧ＶＣＳを入力し、エミッタとＶ
ＥＥ２との間に抵抗素子６６を接続し、第１のＰＭＯＳ
トランジスタ６３のドレインをＮＰＮトランジスタ６５
のコレクタに、ソースをＧＮＤ１に接続し、さらに第２
のＰＭＯＳトランジスタ６４のソースをＧＮＤ１に接続
し、第１、第２のＮＭＯＳトランジスタ６７、６８のゲ
ートを共に第１のＰＭＯＳトランジスタ６４のドレイン
に接続し、ソースを共にＶＥＥ２に接続する。そして、
第２のＮＭＯＳトランジスタ６８のドレインをＮＭＯＳ
トランジスタ６、７の共通ソース端子に接続し、第１の
ＮＭＯＳトランジスタ６７のドレインを第２のＰＭＯＳ
トランジスタ６４のドレインに接続している。
タ６５のベースに定電圧ＶＣＳを入力し、エミッタとＶ
ＥＥ２との間に抵抗素子６６を接続し、第１のＰＭＯＳ
トランジスタ６３のドレインをＮＰＮトランジスタ６５
のコレクタに、ソースをＧＮＤ１に接続し、さらに第２
のＰＭＯＳトランジスタ６４のソースをＧＮＤ１に接続
し、第１、第２のＮＭＯＳトランジスタ６７、６８のゲ
ートを共に第１のＰＭＯＳトランジスタ６４のドレイン
に接続し、ソースを共にＶＥＥ２に接続する。そして、
第２のＮＭＯＳトランジスタ６８のドレインをＮＭＯＳ
トランジスタ６、７の共通ソース端子に接続し、第１の
ＮＭＯＳトランジスタ６７のドレインを第２のＰＭＯＳ
トランジスタ６４のドレインに接続している。
【０１５２】本実施例では、ＮＰＮトランジスタ６５と
抵抗素子６６で構成された、図１に示したものと同様の
定電流源に流れる電流を、ＰＭＯＳトランジスタ６３、
６４、ＮＭＯＳトランジスタ６７、６８で構成されたカ
レントミラー回路で折り返すことにより、バッファ／イ
ンバータ論理ゲートの定電流としている。
抵抗素子６６で構成された、図１に示したものと同様の
定電流源に流れる電流を、ＰＭＯＳトランジスタ６３、
６４、ＮＭＯＳトランジスタ６７、６８で構成されたカ
レントミラー回路で折り返すことにより、バッファ／イ
ンバータ論理ゲートの定電流としている。
【０１５３】本実施例では、差動ＮＭＯＳトランジスタ
対の共通ソース端子とＶＥＥ２間に接続されるデバイス
がＮＭＯＳトランジスタ６８のみであるから、図１に示
した第１の実施例に比べてさらに低電源電圧化が可能と
なる特徴を有する。
対の共通ソース端子とＶＥＥ２間に接続されるデバイス
がＮＭＯＳトランジスタ６８のみであるから、図１に示
した第１の実施例に比べてさらに低電源電圧化が可能と
なる特徴を有する。
【０１５４】本実施例においても、論理ゲート回路の出
力振幅が定電圧（基準電圧）ＶＣＳと抵抗３と抵抗６６
の抵抗比Ｒ１／Ｒ２で決定されるため、プロセス変動、
動作環境変動等に対して安定に動作する。本実施例で使
用した定電流源が、他の論理構成においても同様に使用
できることは言うまでもない。また、ＮＭＯＳトランジ
スタ６７、６８をＮＰＮトランジスタに置き換えること
も可能である。
力振幅が定電圧（基準電圧）ＶＣＳと抵抗３と抵抗６６
の抵抗比Ｒ１／Ｒ２で決定されるため、プロセス変動、
動作環境変動等に対して安定に動作する。本実施例で使
用した定電流源が、他の論理構成においても同様に使用
できることは言うまでもない。また、ＮＭＯＳトランジ
スタ６７、６８をＮＰＮトランジスタに置き換えること
も可能である。
【０１５５】上記各実施例では抵抗素子を負荷容量放電
手段としたエミッタフォロワ回路を用いたが、負荷容量
放電手段として、高電位側電源線または逆相の論理信号
を出力する出力端子に接続したＮチャネルＭＯＳトラン
ジスタを用いることも可能である。この場合、Ｎチャネ
ルＭＯＳトランジスタを飽和領域で作動させれば、出力
信号レベルが立ち下がる時の放電電流を抵抗素子の場合
より大きくすることが可能とされ、より高速なＢｉＣＭ
ＯＳ論理ゲート回路が実現できる。
手段としたエミッタフォロワ回路を用いたが、負荷容量
放電手段として、高電位側電源線または逆相の論理信号
を出力する出力端子に接続したＮチャネルＭＯＳトラン
ジスタを用いることも可能である。この場合、Ｎチャネ
ルＭＯＳトランジスタを飽和領域で作動させれば、出力
信号レベルが立ち下がる時の放電電流を抵抗素子の場合
より大きくすることが可能とされ、より高速なＢｉＣＭ
ＯＳ論理ゲート回路が実現できる。
【０１５６】本実施例のＢｉＣＭＯＳ論理ゲート回路
は、差動ＮＭＯＳトランジスタ対の接続を変更すること
によって種々の論理が実現できる。
は、差動ＮＭＯＳトランジスタ対の接続を変更すること
によって種々の論理が実現できる。
【０１５７】さらに、一つの定電流源を備えるＢｉＣＭ
ＯＳ論理ゲート回路を組み合わせて、複数の定電流源を
備えるさらに複雑なＢｉＣＭＯＳ論理ゲート回路を実現
することができる。
ＯＳ論理ゲート回路を組み合わせて、複数の定電流源を
備えるさらに複雑なＢｉＣＭＯＳ論理ゲート回路を実現
することができる。
【０１５８】また、必要に応じて適当なレベル変換回路
を介することで、ＣＭＯＳ論理ゲート、ＢｉＣＭＯＳ論
理ゲート、ＢｉＮＭＯＳ論理ゲート、ＥＣＬ論理ゲー
ト、ＣＭＬ論理ゲート等と共に電源電圧を共有してＢｉ
ＣＭＯＳ半導体集積回路内に混載することができる。
を介することで、ＣＭＯＳ論理ゲート、ＢｉＣＭＯＳ論
理ゲート、ＢｉＮＭＯＳ論理ゲート、ＥＣＬ論理ゲー
ト、ＣＭＬ論理ゲート等と共に電源電圧を共有してＢｉ
ＣＭＯＳ半導体集積回路内に混載することができる。
【０１５９】そして、本実施例のＢｉＣＭＯＳ論理ゲー
ト回路は、差動トランジスタ部がＭＯＳトランジスタで
構成されており、ソース、ドレイン間電圧が、過大な入
力電圧振幅に対して一時的に極めて小さくなることによ
る速度劣化がないため、ＣＭＯＳ論理ゲート回路、Ｂｉ
ＣＭＯＳ論理ゲート回路、ＢｉＮＭＯＳ論理ゲート回路
と直接接続することが可能である。
ト回路は、差動トランジスタ部がＭＯＳトランジスタで
構成されており、ソース、ドレイン間電圧が、過大な入
力電圧振幅に対して一時的に極めて小さくなることによ
る速度劣化がないため、ＣＭＯＳ論理ゲート回路、Ｂｉ
ＣＭＯＳ論理ゲート回路、ＢｉＮＭＯＳ論理ゲート回路
と直接接続することが可能である。
【０１６０】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様に限定されるものでなく、本
発明の原理に準ずる各種態様を含むことは勿論である。
したが、本発明は上記態様に限定されるものでなく、本
発明の原理に準ずる各種態様を含むことは勿論である。
【０１６１】
【発明の効果】以上説明したように、本発明では、論理
ゲート回路内にソース同士を接続した差動ＮＭＯＳトラ
ンジスタ対を１または複数備え、それらのＮＭＯＳトラ
ンジスタのゲートに相補信号を入力させ、ＮＰＮトラン
ジスタと抵抗素子からなる電流源に流れる電流パスを切
り換えることによって、ＮＭＯＳトランジスタのドレイ
ンと高電位側電源間に接続された出力振幅決定用抵抗素
子において出力信号の電圧振幅を得るものであり、必要
に応じてＮＰＮトランジスタと電流放電手段を備えたエ
ミッタフォロワ回路によってその出力信号電圧を電流増
幅して、同じ論理ゲート内の他のトランジスタ対のゲー
ト、または他の論理ゲート内の差動トランジスタ対に伝
達することにより、低電源電圧、低消費電力で高速に動
作する論理ＬＳＩを安価なＢｉＣＭＯＳプロセスで実現
できるという効果を有する。
ゲート回路内にソース同士を接続した差動ＮＭＯＳトラ
ンジスタ対を１または複数備え、それらのＮＭＯＳトラ
ンジスタのゲートに相補信号を入力させ、ＮＰＮトラン
ジスタと抵抗素子からなる電流源に流れる電流パスを切
り換えることによって、ＮＭＯＳトランジスタのドレイ
ンと高電位側電源間に接続された出力振幅決定用抵抗素
子において出力信号の電圧振幅を得るものであり、必要
に応じてＮＰＮトランジスタと電流放電手段を備えたエ
ミッタフォロワ回路によってその出力信号電圧を電流増
幅して、同じ論理ゲート内の他のトランジスタ対のゲー
ト、または他の論理ゲート内の差動トランジスタ対に伝
達することにより、低電源電圧、低消費電力で高速に動
作する論理ＬＳＩを安価なＢｉＣＭＯＳプロセスで実現
できるという効果を有する。
【０１６２】また、本発明によれば、出力信号の振幅が
電流源内抵抗素子の抵抗値と、出力振幅決定用抵抗素子
の抵抗値の比で決定されるため、ＮＭＯＳトランジスタ
の製造プロセス変動等に影響されることなく安定動作す
るという効果を有する。
電流源内抵抗素子の抵抗値と、出力振幅決定用抵抗素子
の抵抗値の比で決定されるため、ＮＭＯＳトランジスタ
の製造プロセス変動等に影響されることなく安定動作す
るという効果を有する。
【０１６３】さらに、本発明のＢｉＣＭＯＳ論理ゲート
回路は、その入出力信号レベルがＥＣＬゲート回路やＣ
ＭＬゲート回路と等しいため、それらのゲート回路と混
載することも容易である。
回路は、その入出力信号レベルがＥＣＬゲート回路やＣ
ＭＬゲート回路と等しいため、それらのゲート回路と混
載することも容易である。
【０１６４】そして、本発明のＢｉＣＭＯＳ論理ゲート
回路は、ＥＣＬ論理ゲート回路やＣＭＬ論理ゲート回路
に比較して低電源電圧化が容易であるため、ＣＭＯＳ論
理ゲート回路や、ＢｉＣＭＯＳ論理ゲート回路、ＢｉＮ
ＭＯＳ論理ゲート回路等、低電源電圧化が可能であり、
しかも微細ＭＯＳトランジスタを使用した場合に問題と
なるホットエレクトロンによるトランジスタ特性劣化を
避けるために低電源電圧化が必須である論理ゲート回路
と同一チップ上に混載する場合、外部から供給する電源
電圧を複数用意する必要がなく統一化することができる
という効果を有する。
回路は、ＥＣＬ論理ゲート回路やＣＭＬ論理ゲート回路
に比較して低電源電圧化が容易であるため、ＣＭＯＳ論
理ゲート回路や、ＢｉＣＭＯＳ論理ゲート回路、ＢｉＮ
ＭＯＳ論理ゲート回路等、低電源電圧化が可能であり、
しかも微細ＭＯＳトランジスタを使用した場合に問題と
なるホットエレクトロンによるトランジスタ特性劣化を
避けるために低電源電圧化が必須である論理ゲート回路
と同一チップ上に混載する場合、外部から供給する電源
電圧を複数用意する必要がなく統一化することができる
という効果を有する。
【図１】本発明の一実施例に係るＢｉＣＭＯＳ論理ゲー
ト回路を示す図である。
ト回路を示す図である。
【図２】本発明の一実施例に係るＢｉＣＭＯＳ論理ゲー
ト回路の寄生容量を説明する模式図である。
ト回路の寄生容量を説明する模式図である。
【図３】本発明の一実施例に係るＢｉＣＭＯＳ論理ゲー
ト回路の入出力伝達特性を説明する図である。
ト回路の入出力伝達特性を説明する図である。
【図４】本発明の一実施例に係るＢｉＣＭＯＳ論理ゲー
トを２段接続した構成を示す回図である。
トを２段接続した構成を示す回図である。
【図５】本発明の一実施例によるＯＲ／ＮＯＲ機能を有
するＢｉＣＭＯＳ論理ゲートの構成を示す図である。
するＢｉＣＭＯＳ論理ゲートの構成を示す図である。
【図６】本発明の一実施例によるＡＮＤ／ＮＡＮＤ機能
を有するＢｉＣＭＯＳ論理ゲートの構成を示す図であ
る。
を有するＢｉＣＭＯＳ論理ゲートの構成を示す図であ
る。
【図７】本発明の一実施例によるフリップフロップ機能
を有するＢｉＣＭＯＳ論理ゲートの構成を示す図であ
る。
を有するＢｉＣＭＯＳ論理ゲートの構成を示す図であ
る。
【図８】本発明の別の実施例を示す図である。
【図９】従来のＥＣＬゲート回路を説明する図である。
【図１０】従来のＥＣＬゲート回路の寄生容量を説明す
る模式図である。
る模式図である。
【図１１】従来のＥＣＬゲート回路の入出力伝達特性を
説明する図である。
説明する図である。
【図１２】従来のＣＭＬゲート回路を説明する図であ
る。
る。
【図１３】従来のＭＯＳ電流切り換え型ゲート回路を説
明する図である。
明する図である。
１ 高電位側電源（ＧＮＤ） ２ 低電位側電源（ＶＥＥ） １６ 終端電源線（ＶＴ） ３、４、１２、１３、３９、４０、４２、４９、５０、
５２、５５、５６、６６、７１、７２、７４、７７、７
８、８６、８７ 抵抗素子 ５、１０、１１、４１、５１、５３、５４、６５、６
９、７０、７３、７５、７６ ＮＰＮバイポーラトラン
ジスタ ６、７、１７、１８、１９、２０、３３、３４、３５、
３６、３７、３８、４３、４４、４５、４６、４７、４
８、６７、６８、８４、８５、８８ ＮチャネルＭＯＳ
トランジスタ ６３、６４ ＰチャネルＭＯＳトランジスタ １４、１５、２３、２４、２５、２６、２９、３０、３
１、３２、５７、５８、５９、６０、８１ 入力端子 ８、９、２１、２２、２７、２８、６１、６２、７９、
８０、８２、８３ 出力端子
５２、５５、５６、６６、７１、７２、７４、７７、７
８、８６、８７ 抵抗素子 ５、１０、１１、４１、５１、５３、５４、６５、６
９、７０、７３、７５、７６ ＮＰＮバイポーラトラン
ジスタ ６、７、１７、１８、１９、２０、３３、３４、３５、
３６、３７、３８、４３、４４、４５、４６、４７、４
８、６７、６８、８４、８５、８８ ＮチャネルＭＯＳ
トランジスタ ６３、６４ ＰチャネルＭＯＳトランジスタ １４、１５、２３、２４、２５、２６、２９、３０、３
１、３２、５７、５８、５９、６０、８１ 入力端子 ８、９、２１、２２、２７、２８、６１、６２、７９、
８０、８２、８３ 出力端子
Claims (17)
- 【請求項１】ソースを共通接続し、ゲートを入力端子と
し、互いに相補の論理入力信号がそれぞれ入力され差動
対を構成するＭＯＳトランジスタ対を少なくとも一つ備
え、 前記ＭＯＳトランジスタ対の少なくとも一つの対中のＭ
ＯＳトランジスタのドレインと第１の電源との間に挿入
された負荷素子と、 前記ＭＯＳトランジスタ対の少なくとも一つの対のソー
スの共通接続点と第２の電源の間に接続され、ベースに
所定の基準電圧を入力するバイポーラトランジスタを含
む定電流源回路と、を含み、 前記負荷素子に現れる電圧を相補の論理出力信号の出力
電圧として出力端子に取り出すように構成された論理ゲ
ート回路であって、該論理ゲート回路の入力端子は、他
の前記論理ゲート回路の少なくとも一つの出力端子に接
続可能とされる、ことを特徴とするＢｉＣＭＯＳ論理ゲ
ート回路。 - 【請求項２】ソースを共通接続し、ゲートを入力端子と
し、互いに相補の論理入力信号がそれぞれ入力され差動
対を構成するＭＯＳトランジスタ対を少なくとも一つ備
え、 前記ＭＯＳトランジスタ対の少なくとも一つの対のＭＯ
Ｓトランジスタのドレインと第１の電源との間に挿入さ
れた負荷素子と、前記ＭＯＳトランジスタ対の少なくと
も一つの対のソースの共通接続点と第２の電源の間に接
続された定電流源回路が、ベースに所定の基準電圧を入
力するバイポーラトランジスタを含む 電流ミラー回路で
構成され、 前記負荷素子に現れる電圧を相補の論理出力信号の出力
電圧として出力端子に取り出すように構成された論理ゲ
ート回路であって、該論理ゲート回路の入力端子は、他
の前記論理ゲート回路の少なくとも一つの出力端子に接
続可能とされる、ことを特徴としたＢｉＣＭＯＳ論理ゲ
ート回路。 - 【請求項３】前記バイポーラトランジスタがＮＰＮ型で
構成され、前記バイポーラトランジスタのエミッタが抵
抗を介して第２の電源に接続され、前記負荷素子に現わ
れる電圧振幅が前記抵抗と前記負荷素子の抵抗値との比
で制御されることを特徴とする請求項１又は２記載のＢ
ｉＣＭＯＳ論理ゲート回路。 - 【請求項４】前記負荷素子に現われる電圧をエミッタフ
ォロワ出力として取り出すことを特徴とする請求項１乃
至３のいずれか一に記載のＢｉＣＭＯＳ論理ゲート回
路。 - 【請求項５】前記ＭＯＳトランジスタがＮチャネルＭＯ
Ｓトランジスタであり、 前記バイポーラトランジスタが ＮＰＮ型トランジスタで
あり、前記ＭＯＳトランジスタ対が一組であり、 前記負荷素子 とＮチャネルＭＯＳトランジスタのドレイ
ン端子との接続点を論理信号出力端子とし、 前記相補型の論理信号の電圧レベルによって前記Ｎチャ
ネルＭＯＳトランジスタのオン・オフを制御し、 前記ＮチャネルＭＯＳトランジスタ対の一方がオンし、
オン状態時のドレイン電流が前記定電流源回路の定電流
値で決定され、前記抵抗素子の電圧降下量で決定される
出力論理振幅が、入力論理振幅と等しくなるように、前
記定電流源回路の電流値と、前記ＮチャネルＭＯＳトラ
ンジスタのサイズ、及び前記抵抗素子の抵抗値を含む回
路定数を設定したことを特徴とする請求項１乃至４のい
ずれか一に記載のＢｉＣＭＯＳ論理ゲート回路。 - 【請求項６】ソースを共通接続し、ゲートに互いに第１
の相補型の論理信号をそれぞれ入力する第１のＮチャネ
ルＭＯＳトランジスタ対と、 ソースを共通接続し、ゲートに互いに第２の相補型の論
理信号をそれぞれ入力する第２のＮチャネルＭＯＳトラ
ンジスタ対と、を備え、 前記第２のＮチャネルＭＯＳトランジスタ対の一のＮチ
ャネルＭＯＳトランジスタのドレインが前記第１のＮチ
ャネルＭＯＳトランジスタ対の共通接続されたソースに
接続され、他のＮチャネルＭＯＳトランジスタのドレイ
ンと第１の電源との間に第１の負荷素子が接続され、 前記第１のＮチャネルＭＯＳトランジスタ対の一のＮチ
ャネルＭＯＳトランジスタのドレインが第２の負荷素子
を介して第１の電源に接続され、他のＮチャネルＭＯＳ
トランジスタのドレインが前記第１の負荷素子と前記第
２のＮチャネルＭＯＳトランジスタ対の前記他のＮチャ
ネルＭＯＳトランジスタのドレインとの接続点に接続さ
れ、更に、 前記第２のＮチャネルＭＯＳトランジスタ対のソースの
共通接続点と第２の電源との間に接続され、ベースに所
定の基準電圧を入力するバイポーラトランジスタを含む
定電流源回路を含み、前記相補型の論理信号の電圧レベルによって前記Ｎチャ
ネルＭＯＳトランジスタのオン、オフを制御 し、前記第１、第２のＮチャネルＭＯＳトランジスタ対のそ
れぞれの対の一方のＮチャネルＭＯＳトランジスタがオ
ンし、オン状態時のドレイン電流が前記定電流源回路の
定電流値で決定され、前記負荷素子の電圧降下量で決定
される出力論理振幅が、入力論理振幅と等しくなるよう
に、前記定電流源回路の電流値と、前記ＮチャネルＭＯ
Ｓトランジスタのサイズ、及び前記負荷素子の抵抗値を
含む回路定数を設定し、 前記第１、第２の負荷素子に現われる電圧を相補型の論
理信号の出力電圧として取り出すように構成されたこと
を特徴とするＢｉＣＭＯＳ論理ゲート回路。 - 【請求項７】請求項５又は６記載の前記ＢｉＣＭＯＳ論
理ゲート回路を組み合わせて所定の論理機能を実現した
ＢｉＣＭＯＳ論理ゲート回路。 - 【請求項８】前記定電流源回路にソースが共に接続さ
れ、ゲートに相補型クロック信号をそれぞれ入力する第
１、第２のＮチャネルＭＯＳトランジスタからなる第１
のＮチャネルＭＯＳトランジスタ対と、 前記第１のＮチャネルＭＯＳトランジスタのドレインに
ソースが共に接続された第３、第４のＮチャネルＭＯＳ
トランジスタからなる第２のＮチャネルＭＯＳトランジ
スタ対と、 前記第２のＮチャネルＭＯＳトランジスタのドレインに
ソースが共に接続した第５、第６のＮチャネルＭＯＳト
ランジスタからなる第３のＮチャネルＭＯＳトランジス
タ対と、 前記第３、第５のＮチャネルＭＯＳトランジスタのドレ
インの共通接続点と高電位側電源線間に接続した第２の
素子（負荷素子）と、 前記第４、第６のＮチャネルＭＯ,Ｓトランジスタのド
レインの共通接続点と前記高電位側電源線間に接続した
第３の抵抗素子（負荷素子）を備え、 前記第３、第４のＮチャネルＭＯＳトランジスタのゲー
トに相補型データ信号をそれぞれ入力し、 前記第２、第３の抵抗素子の前記低電位側端子をそれぞ
れ第１、第２の出力端子とし、相補型の出力信号を取り
出し、前記相補型の論理信号の電圧レベルによって前記Ｎチャ
ネルＭＯＳトランジスタのオン、オフを制御し、前記第
２または第３、及び前記第１のＮチャネルＭＯＳトラン
ジスタ対のそれぞれの対の一方のＮチャネルＭＯＳトラ
ンジスタがオンし、オン状態時のドレイン電流が前記定
電流源回路の定電流値で決定され、前記抵抗素子の電圧
降下量で決定される出力論理振幅が、入力論理振幅と等
しくなるように、前記定電流源回路の電流値と、前記Ｎ
チャネルＭＯＳトランジスタのサイズ、及び前記抵抗素
子の抵抗値を含む回路定数を設定し、 前記データのラッチ回路として動作することを特徴とす
る請求項１乃至４のいずれか一に記載のＢｉＣＭＯＳ論
理ゲート回路。 - 【請求項９】請求項８記載のラッチ回路として動作する
ＢｉＣＭＯＳ論理ゲート回路（「ラッチ回路」という）
を２段配設し、前段の前記ラッチ回路の出力を後段のラ
ッチ回路の前記第３、第４のＮチャネルＭＯＳトランジ
スタのゲートにそれぞれ入力してなるマスタースレーブ
方式のフリップフロップ回路。 - 【請求項１０】前記抵抗素子に現われる電圧をエミッタ
フォロワ出力として取り出し、前記エミッタフォロワを
構成するＮＰＮトランジスタのエミッタと、前記高電位
側電源線電圧と前記低電位側電源線電圧との間の所定電
位に設定された終端電源線と、の間に出力負荷容量放電
手段を備えたことを特徴とする請求項１ないし９のいず
れか一に記載のＢｉＣＭＯＳ論理ゲート回路。 - 【請求項１１】負荷放電手段が、該負荷放電手段が接続
される出力端子とは反転した信号を出力する出力端子、
または、高電位側電源線にゲートを接続したＮチャネル
ＭＯＳトランジスタであることを特徴とした請求項１０
のＢｉＣＭＯＳ論理ゲート回路。 - 【請求項１２】前記負荷素子が、共通の基準抵抗素子を
複数直列、並列、または直並列形態に組み合わせて構成
された抵抗素子からなることを特徴とした請求項１ない
し１１のいずれか一に記載のＢｉＣＭＯＳ論理ゲート回
路。 - 【請求項１３】前記ＮチャネルＭＯＳトランジスタ対が
デプレッション型ＮチャネルＭＯＳトランジスタで構成
されたことを特徴とした請求項１ないし１２のいずれか
一に記載のＢｉＣＭＯＳ論理ゲート回路。 - 【請求項１４】入力ダイナミックレンジが出力ダイナミ
ックレンジの１／２以上１以下であることを特徴とする
請求項１ないし１３のいずれか一に記載のＢｉＣＭＯＳ
論理ゲート回路。 - 【請求項１５】前記相補型の入力論理信号の振幅、論理
高レベル、論理低レベルがそれぞれ予め定めた値に等し
いことを特徴とする請求項１ないし１４のいずれか一に
記載のＢｉＣＭＯＳ論理ゲート回路。 - 【請求項１６】同一半導体チップ上にＣＭＯＳ論理ゲー
ト回路、ＢｉＣＭＯＳ論理ゲート回路、ＢｉＮＭＯＳ論
理ゲート回路と混載し、電源電圧をそれらの論理ゲート
回路と等しく設定したことを特徴とする請求項１ないし
１５のいずれか一に記載のＢｉＣＭＯＳ論理ゲート回
路。 - 【請求項１７】ＣＭＯＳ論理ゲート回路、ＢｉＣＭＯＳ
論理ゲート回路、ＢｉＮＭＯＳ論理ゲート回路と、直接
入力端子、または出力端子を接続した請求項１ないし１
６のいずれか一に記載のＢｉＣＭＯＳ論理ゲート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7079844A JP2728013B2 (ja) | 1995-03-10 | 1995-03-10 | ＢｉＣＭＯＳ論理ゲート回路 |
| EP98111473A EP0875997A3 (en) | 1995-03-10 | 1996-03-06 | A BiCMOS logic gate |
| EP98111474A EP0881771A1 (en) | 1995-03-10 | 1996-03-06 | A BiCMOS Logic Gate |
| EP96103503A EP0731563A2 (en) | 1995-03-10 | 1996-03-06 | A BiCMOS logic gate |
| US08/613,881 US5739703A (en) | 1995-03-10 | 1996-03-11 | BiCMOS logic gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7079844A JP2728013B2 (ja) | 1995-03-10 | 1995-03-10 | ＢｉＣＭＯＳ論理ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251007A JPH08251007A (ja) | 1996-09-27 |
| JP2728013B2 true JP2728013B2 (ja) | 1998-03-18 |
Family
ID=13701519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7079844A Expired - Fee Related JP2728013B2 (ja) | 1995-03-10 | 1995-03-10 | ＢｉＣＭＯＳ論理ゲート回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5739703A (ja) |
| EP (3) | EP0881771A1 (ja) |
| JP (1) | JP2728013B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US6008670A (en) * | 1997-08-19 | 1999-12-28 | Hewlett-Packard | Differential CMOS logic family |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6002245A (en) * | 1999-02-26 | 1999-12-14 | National Semiconductor Corporation | Dual regeneration bandgap reference voltage generator |
| US6271701B1 (en) * | 1999-05-14 | 2001-08-07 | Analog Devices, Inc. | Resetting flip-flop structures and methods for high-rate trigger generation and event monitoring |
| US6380794B1 (en) | 2000-03-24 | 2002-04-30 | Sige Microsystems Inc. | Hybrid circuit having current source controlled by a comparator |
| US6489811B2 (en) * | 2001-03-08 | 2002-12-03 | Hiband Semiconductor, Inc. | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width |
| US7928765B2 (en) * | 2009-03-30 | 2011-04-19 | Lsi Corporation | Tuning high-side and low-side CMOS data-paths in CML-to-CMOS signal converter |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| FR2594610A1 (fr) * | 1986-02-18 | 1987-08-21 | Labo Electronique Physique | Dispositif semiconducteur du type reseau de portes prediffuse pour circuits a la demande |
| US5144164A (en) * | 1988-03-18 | 1992-09-01 | Kabushiki Kaisha Toshiba | BiCMOS current switching circuit having a plurality of resistors of a specified value |
| JPH0263318A (ja) * | 1988-05-27 | 1990-03-02 | Texas Instr Inc <Ti> | Ｍｏｓからｅｃｌへのレベル変換回路 |
| US5006730A (en) * | 1989-05-01 | 1991-04-09 | Motorola, Inc. | BIMOS logic gates |
| US5124580A (en) * | 1991-04-30 | 1992-06-23 | Microunity Systems Engineering, Inc. | BiCMOS logic gate having linearly operated load FETs |
| US5149992A (en) * | 1991-04-30 | 1992-09-22 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | MOS folded source-coupled logic |
| US5124588A (en) * | 1991-05-01 | 1992-06-23 | North American Philips Corporation | Programmable combinational logic circuit |
| US5216295A (en) * | 1991-08-30 | 1993-06-01 | General Instrument Corp. | Current mode logic circuits employing IGFETS |
| JP2635901B2 (ja) * | 1992-03-13 | 1997-07-30 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ポリイミドのネガティブ像形成方法 |
| US5214317A (en) * | 1992-05-04 | 1993-05-25 | National Semiconductor Corporation | CMOS to ECL translator with incorporated latch |
| US5329182A (en) * | 1992-08-12 | 1994-07-12 | Motorola Inc. | ATD pulse generator circuit with ECL to CMOS level conversion |
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| JPH06232725A (ja) * | 1993-02-02 | 1994-08-19 | Hitachi Ltd | 半導体集積回路装置 |
| US5306964A (en) * | 1993-02-22 | 1994-04-26 | Intel Corporation | Reference generator circuit for BiCMOS ECL gate employing PMOS load devices |
| JP2570956B2 (ja) * | 1993-04-02 | 1997-01-16 | 日本電気株式会社 | 集積化ディジタル回路 |
| JP3028023B2 (ja) * | 1994-03-25 | 2000-04-04 | 日本電気株式会社 | 集積化ディジタル回路 |
| US5420529A (en) * | 1994-05-19 | 1995-05-30 | Northern Telecom Limited | Current steering switch and hybrid BiCMOS multiplexer with CMOS commutation signal and CML/ECL data signals |
-
1995
- 1995-03-10 JP JP7079844A patent/JP2728013B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-06 EP EP98111474A patent/EP0881771A1/en not_active Withdrawn
- 1996-03-06 EP EP98111473A patent/EP0875997A3/en not_active Withdrawn
- 1996-03-06 EP EP96103503A patent/EP0731563A2/en not_active Withdrawn
- 1996-03-11 US US08/613,881 patent/US5739703A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0875997A3 (en) | 1998-12-02 |
| EP0731563A3 (ja) | 1996-10-02 |
| US5739703A (en) | 1998-04-14 |
| EP0875997A2 (en) | 1998-11-04 |
| JPH08251007A (ja) | 1996-09-27 |
| EP0731563A2 (en) | 1996-09-11 |
| EP0881771A1 (en) | 1998-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845386A (en) | Bi-MOS logic circuit having a totem pole type output buffer section | |
| US4275313A (en) | Current limiting output circuit with output feedback | |
| EP0305098A2 (en) | CMOS to ECL output buffer | |
| JP3093380B2 (ja) | 半導体集積回路における信号出力回路 | |
| JP2585599B2 (ja) | 出力インタ−フエ−ス回路 | |
| JP2647014B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| US5900745A (en) | Semiconductor device including input buffer circuit capable of amplifying input signal with low amplitude in high speed and under low current consumption | |
| US5214317A (en) | CMOS to ECL translator with incorporated latch | |
| JP2728013B2 (ja) | ＢｉＣＭＯＳ論理ゲート回路 | |
| EP0417786B1 (en) | A level shift circuit for achieving a high-speed processing and an improved output current capability | |
| EP0441317A1 (en) | Bi-CMOS logic gate circuits for low-voltage semiconductor integrated circuits | |
| US5371421A (en) | Low power BiMOS amplifier and ECL-CMOS level converter | |
| US5059827A (en) | ECL circuit with low voltage/fast pull-down | |
| EP0529545B1 (en) | Level shifting CMOS integrated circuits | |
| US5331225A (en) | BiCMOS logic circuit with bipolar transistor and MOS transistor formed on the same semiconductor substrate | |
| US5041747A (en) | Delay regulation circuit | |
| US5049765A (en) | BiCMOS noninverting buffer and logic gates | |
| JP2699823B2 (ja) | 半導体集積回路 | |
| US5446400A (en) | GTL compatible BICMOS input stage | |
| US5376845A (en) | Apparatus and method for ECL-like signal to CMOS signal conversion | |
| JP2570492B2 (ja) | 半導体回路 | |
| JPS6175618A (ja) | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 | |
| JPS61174814A (ja) | Ｅｃｌ出力回路 | |
| JP3014025B2 (ja) | ＢｉＣＭＯＳ論理集積回路 | |
| JP2995935B2 (ja) | Ｃｍｌゲート回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971111 |
|
| LAPS | Cancellation because of no payment of annual fees |