JPH06232725A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06232725A JPH06232725A JP5015237A JP1523793A JPH06232725A JP H06232725 A JPH06232725 A JP H06232725A JP 5015237 A JP5015237 A JP 5015237A JP 1523793 A JP1523793 A JP 1523793A JP H06232725 A JPH06232725 A JP H06232725A
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- Japan
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- differential
- circuit
- mosfet
- input
- signal
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Abstract
(57)【要約】
【目的】 下限動作電圧を低くできるとともにレベル変
換機能を合わせ持つＥＣＬインターフェイスの入力バッ
ファ回路を備えた半導体集積回路装置を提供する。 【構成】 外部端子から入力されるＥＣＬレベルの入力
信号と、それに対応した参照電圧とを受ける差動回路と
してＭＯＳＦＥＴを用い、そのコレクタ負荷もＭＯＳＦ
ＥＴにより構成する。 【効果】 ＥＣＬレベルを差動ＭＯＳＦＥＴにより直接
受けることより、差動トランジスタの飽和防止のために
挿入されているレベルシフト用の入力トランジスタを省
略できるから、その分動作電圧を低く設定できるととも
に大きな信号振幅が得られるからレベル変換機能も付加
することができる。
換機能を合わせ持つＥＣＬインターフェイスの入力バッ
ファ回路を備えた半導体集積回路装置を提供する。 【構成】 外部端子から入力されるＥＣＬレベルの入力
信号と、それに対応した参照電圧とを受ける差動回路と
してＭＯＳＦＥＴを用い、そのコレクタ負荷もＭＯＳＦ
ＥＴにより構成する。 【効果】 ＥＣＬレベルを差動ＭＯＳＦＥＴにより直接
受けることより、差動トランジスタの飽和防止のために
挿入されているレベルシフト用の入力トランジスタを省
略できるから、その分動作電圧を低く設定できるととも
に大きな信号振幅が得られるからレベル変換機能も付加
することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば入出力インターフェイスがＥＣＬ（エミ
ッタ・カップルド・ロジック）互換性を持ちバイポーラ
型トランジスタとＣＭＯＳ回路との組み合わせで構成さ
れるスタティック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。
に関し、例えば入出力インターフェイスがＥＣＬ（エミ
ッタ・カップルド・ロジック）互換性を持ちバイポーラ
型トランジスタとＣＭＯＳ回路との組み合わせで構成さ
れるスタティック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】高速スタティック型ＲＡＭとして、Ｂｉ
ＣＭＯＳ回路技術を用い、メモリアレイ部をＣＭＯＳ回
路に構成し、周辺回路をＢｉＣＭＯＳ回路にＥＣＬ互換
のものがある。このようなＢｉＣＭＯＳ構成のスタティ
ック型ＲＡＭとしては、１９９０年『ＶＬＳＩ回路 シ
ンポジュウム予稿集』頁４０、頁４２（1990 Symposium
on VLSI Circuits P.40,P41)がある。
ＣＭＯＳ回路技術を用い、メモリアレイ部をＣＭＯＳ回
路に構成し、周辺回路をＢｉＣＭＯＳ回路にＥＣＬ互換
のものがある。このようなＢｉＣＭＯＳ構成のスタティ
ック型ＲＡＭとしては、１９９０年『ＶＬＳＩ回路 シ
ンポジュウム予稿集』頁４０、頁４２（1990 Symposium
on VLSI Circuits P.40,P41)がある。
【０００３】
【発明が解決しようとする課題】上記のようなＲＡＭの
入力バッファは、図４に示すように通常のＥＣＬＲＡＭ
と同様にバイポーラ型トランジスタを用いて構成されて
いる。次世代の半導体集積回路装置では、低消費電力、
集積度及び信頼度等の関係から低電圧で動作させられる
ことが予測される。例えば、図４の入力バッファにおい
て、電源電圧ＶＥＥを−３Ｖのような低電圧にすると、
入力信号のハイレベルとロウレベルがそれぞれ−０．９
Ｖと−１．７Ｖのとき、参照電圧ＶＢＢは約−２．１Ｖ
に設定される。差動トランジスタＴ２とＴ３のエミッタ
電圧は、入力信号ＩＮがロウレベルときに最低電位にな
り、−２．１−０．８＝−２．９Ｖのような電位にな
り、動作電流を形成する定電流ＭＯＳＦＥＴの動作電圧
が確保できず、動作不能になってしまう。このため、下
限動作電圧はせいぜい−３．７Ｖ程度までしか低くでき
ない。また、上記入力バッファは、ＥＣＬレベルの信号
を出力するため次段にＣＭＯＳレベルに増幅するレベル
変換回路が必要になり、その分信号伝播遅延時間が長く
なってしまう。
入力バッファは、図４に示すように通常のＥＣＬＲＡＭ
と同様にバイポーラ型トランジスタを用いて構成されて
いる。次世代の半導体集積回路装置では、低消費電力、
集積度及び信頼度等の関係から低電圧で動作させられる
ことが予測される。例えば、図４の入力バッファにおい
て、電源電圧ＶＥＥを−３Ｖのような低電圧にすると、
入力信号のハイレベルとロウレベルがそれぞれ−０．９
Ｖと−１．７Ｖのとき、参照電圧ＶＢＢは約−２．１Ｖ
に設定される。差動トランジスタＴ２とＴ３のエミッタ
電圧は、入力信号ＩＮがロウレベルときに最低電位にな
り、−２．１−０．８＝−２．９Ｖのような電位にな
り、動作電流を形成する定電流ＭＯＳＦＥＴの動作電圧
が確保できず、動作不能になってしまう。このため、下
限動作電圧はせいぜい−３．７Ｖ程度までしか低くでき
ない。また、上記入力バッファは、ＥＣＬレベルの信号
を出力するため次段にＣＭＯＳレベルに増幅するレベル
変換回路が必要になり、その分信号伝播遅延時間が長く
なってしまう。
【０００４】この発明の目的は、下限動作電圧を低くで
きるとともにレベル変換機能を合わせ持つＥＣＬインタ
ーフェイスの入力バッファ回路を備えた半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
きるとともにレベル変換機能を合わせ持つＥＣＬインタ
ーフェイスの入力バッファ回路を備えた半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、外部端子から入力されるＥＣ
Ｌレベルの入力信号と、それに対応した参照電圧とを受
ける差動回路としてＭＯＳＦＥＴを用い、そのコレクタ
負荷もＭＯＳＦＥＴにより構成する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、外部端子から入力されるＥＣ
Ｌレベルの入力信号と、それに対応した参照電圧とを受
ける差動回路としてＭＯＳＦＥＴを用い、そのコレクタ
負荷もＭＯＳＦＥＴにより構成する。
【０００６】
【作用】上記手段によれば、ＥＣＬレベルを差動ＭＯＳ
ＦＥＴにより直接受けることより、差動トランジスタの
飽和防止のために挿入されているレベルシフト用の入力
トランジスタを省略できるから、その分動作電圧を低く
設定できるとともに大きな信号振幅が得られるからレベ
ル変換機能も付加することができる。
ＦＥＴにより直接受けることより、差動トランジスタの
飽和防止のために挿入されているレベルシフト用の入力
トランジスタを省略できるから、その分動作電圧を低く
設定できるとともに大きな信号振幅が得られるからレベ
ル変換機能も付加することができる。
【０００７】
【実施例】図１には、この発明に係るＥＣＬインターフ
ェイスの入力バッファの一実施例の回路図が示されてい
る。同図の各回路素子は、一定の回路機能を実現する他
の回路素子とともに公知のＢｉＣＭＯＳ技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。回路図において、そのチャンネル（バックゲート）
部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であ
って、矢印の付されないＮチャンネルＭＯＳＦＥＴと区
別される。また、以下の他の図の回路素子と下記記号が
重複しているが、それぞれは別個の回路機能を持つもの
であると理解されたい。
ェイスの入力バッファの一実施例の回路図が示されてい
る。同図の各回路素子は、一定の回路機能を実現する他
の回路素子とともに公知のＢｉＣＭＯＳ技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。回路図において、そのチャンネル（バックゲート）
部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であ
って、矢印の付されないＮチャンネルＭＯＳＦＥＴと区
別される。また、以下の他の図の回路素子と下記記号が
重複しているが、それぞれは別個の回路機能を持つもの
であると理解されたい。
【０００８】入力端子ＩＮは、Ｎチャンネル型の一方の
差動ＭＯＳＦＥＴＱ１のゲートに供給される。この差動
ＭＯＳＦＥＴＱ１と対をなす他方の差動ＭＯＳＦＥＴＱ
２のゲートに参照電圧ＶＢＢが供給される。この参照電
圧ＶＢＢは、入力端子ＩＮから供給されるＥＣＬ入力信
号のハイレベルとロウレベルの中間電位になるように設
定され、図示しない内部の定電圧発生回路により形成さ
れる。上記入力端子ＩＮと回路の接地電位ＶＣＣ及び電
源電圧ＶＥＥの間には、ＭＯＳＦＥＴＱ１の静電破壊防
止用のダイオードＤ１とＤ２が設けられている。
差動ＭＯＳＦＥＴＱ１のゲートに供給される。この差動
ＭＯＳＦＥＴＱ１と対をなす他方の差動ＭＯＳＦＥＴＱ
２のゲートに参照電圧ＶＢＢが供給される。この参照電
圧ＶＢＢは、入力端子ＩＮから供給されるＥＣＬ入力信
号のハイレベルとロウレベルの中間電位になるように設
定され、図示しない内部の定電圧発生回路により形成さ
れる。上記入力端子ＩＮと回路の接地電位ＶＣＣ及び電
源電圧ＶＥＥの間には、ＭＯＳＦＥＴＱ１の静電破壊防
止用のダイオードＤ１とＤ２が設けられている。
【０００９】上記差動ＭＯＳＦＥＴＱ１とＱ２の共通化
されたソースと電源電圧ＶＥＥとの間には、ＭＯＳＦＥ
ＴＱ５が設けられる。このＭＯＳＦＥＴＱ５のゲートに
は定電圧ＶＩＥが供給されることによって、定電流源と
して動作する。
されたソースと電源電圧ＶＥＥとの間には、ＭＯＳＦＥ
ＴＱ５が設けられる。このＭＯＳＦＥＴＱ５のゲートに
は定電圧ＶＩＥが供給されることによって、定電流源と
して動作する。
【００１０】上記ＭＯＳＦＥＴＱ１とＱ２のドレインに
は、特に制限されないが、電流ミラー形態にされたＰチ
ャンネル型ＭＯＳＦＥＴＱ３とＱ４がアクティブ負荷回
路として設けられる。上記ＭＯＳＦＥＴＱ１とＱ２のド
レイン出力は、エミッタフォロワ出力トランジスタＴ１
とＴ２を介して、入力端子ＩＮから供給される入力信号
に対して逆相にされた内部信号ＯＢ、同相にされた内部
信号ＯＴとして次段回路に伝えられる。Ｎチャンネル型
ＭＯＳＦＥＴＱ６とＱ７は、そのゲートに定電圧ＶＩＥ
が供給され、上記エミッタフォロワトランジスタＴ１及
びＴ２のエミッタに設けられ定電流負荷として動作す
る。
は、特に制限されないが、電流ミラー形態にされたＰチ
ャンネル型ＭＯＳＦＥＴＱ３とＱ４がアクティブ負荷回
路として設けられる。上記ＭＯＳＦＥＴＱ１とＱ２のド
レイン出力は、エミッタフォロワ出力トランジスタＴ１
とＴ２を介して、入力端子ＩＮから供給される入力信号
に対して逆相にされた内部信号ＯＢ、同相にされた内部
信号ＯＴとして次段回路に伝えられる。Ｎチャンネル型
ＭＯＳＦＥＴＱ６とＱ７は、そのゲートに定電圧ＶＩＥ
が供給され、上記エミッタフォロワトランジスタＴ１及
びＴ２のエミッタに設けられ定電流負荷として動作す
る。
【００１１】この実施例では、ＭＯＳＦＥＴＱ１とＱ２
より差動回路を構成している。そのため、バイポーラ型
の差動トランジスタを用いた場合のように、飽和防止の
ためのレベルシフトを行わせるエミッタフォロワトラン
ジスタが省略でき、そのベース，エミッタ間電圧ＶBE＝
０．８Ｖだけ下限動作電圧を低くできる。これにより、
動作下限電圧ＶＥＥを−２．９Ｖ程度まで小さくでき
る。
より差動回路を構成している。そのため、バイポーラ型
の差動トランジスタを用いた場合のように、飽和防止の
ためのレベルシフトを行わせるエミッタフォロワトラン
ジスタが省略でき、そのベース，エミッタ間電圧ＶBE＝
０．８Ｖだけ下限動作電圧を低くできる。これにより、
動作下限電圧ＶＥＥを−２．９Ｖ程度まで小さくでき
る。
【００１２】抵抗負荷に代えてＰチャンネル型ＭＯＳＦ
ＥＴＱ３とＱ４により電流ミラー回路とすることによ
り、上記差動のＭＯＳＦＥＴＱ１とＱ２とを合わせてフ
ル振幅の出力信号が得られ、従来のようにＥＬＣレベル
をＣＭＯＳレベルに変換するためのレベル変換回路を不
要にできる。このようなレベル変換回路の削減によっ
て、信号伝播遅延時間を短くできるから高速化が図られ
るとともに、低消費電力にすることもできる。
ＥＴＱ３とＱ４により電流ミラー回路とすることによ
り、上記差動のＭＯＳＦＥＴＱ１とＱ２とを合わせてフ
ル振幅の出力信号が得られ、従来のようにＥＬＣレベル
をＣＭＯＳレベルに変換するためのレベル変換回路を不
要にできる。このようなレベル変換回路の削減によっ
て、信号伝播遅延時間を短くできるから高速化が図られ
るとともに、低消費電力にすることもできる。
【００１３】図２には、この発明に係るＥＣＬインター
フェイスの入力バッファの他の一実施例の回路図が示さ
れている。この実施例では、電流ミラー形態の負荷回路
に代えて、Ｎチャンネル型ＭＯＳＦＥＴＱ２とＱ４、及
びＰチャンネル型ＭＯＳＦＥＴＱ１とＱ３を差動形態に
し、それぞれ入力端子ＩＮから供給される入力信号と参
照電圧ＶＢＢを供給するものである。言い換えるなら
ば、ＣＭＯＳ回路を２組設けて一方には入力信号を他方
には参照電圧ＶＢＢを供給する。上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１とＱ３の共通ソースと回路の接地電位Ｖ
ＣＣとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ２とＱ
４のソースに設けられる定電流ＭＯＳＦＥＴＱ５に対応
させて、ダイオード形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ６が設けられる。
フェイスの入力バッファの他の一実施例の回路図が示さ
れている。この実施例では、電流ミラー形態の負荷回路
に代えて、Ｎチャンネル型ＭＯＳＦＥＴＱ２とＱ４、及
びＰチャンネル型ＭＯＳＦＥＴＱ１とＱ３を差動形態に
し、それぞれ入力端子ＩＮから供給される入力信号と参
照電圧ＶＢＢを供給するものである。言い換えるなら
ば、ＣＭＯＳ回路を２組設けて一方には入力信号を他方
には参照電圧ＶＢＢを供給する。上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１とＱ３の共通ソースと回路の接地電位Ｖ
ＣＣとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ２とＱ
４のソースに設けられる定電流ＭＯＳＦＥＴＱ５に対応
させて、ダイオード形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ６が設けられる。
【００１４】この実施例においても、バイポーラ型の差
動トランジスタを用いた場合のように、飽和防止のため
のレベルシフトを行わせるエミッタフォロワトランジス
タが省略でき、そのベース，エミッタ間電圧ＶBE＝０．
８Ｖだけ下限動作電圧を低くできる。これにより、動作
下限電圧ＶＥＥを−２．９Ｖ程度まで小さくできる。ま
た、ＣＭＯＳ構成により対応するＭＯＳＦＥＴＱ１とＱ
２及びＱ３とＱ４が相補的にスイッチングしてフル振幅
の出力信号が得られ、従来のようにＥＬＣレベルをＣＭ
ＯＳレベルに変換するためのレベル変換回路を不要にで
きる。このようなレベル変換回路の削減によって、信号
伝播遅延時間を短くできるから高速化が図られるととも
に、低消費電力にすることもできる。
動トランジスタを用いた場合のように、飽和防止のため
のレベルシフトを行わせるエミッタフォロワトランジス
タが省略でき、そのベース，エミッタ間電圧ＶBE＝０．
８Ｖだけ下限動作電圧を低くできる。これにより、動作
下限電圧ＶＥＥを−２．９Ｖ程度まで小さくできる。ま
た、ＣＭＯＳ構成により対応するＭＯＳＦＥＴＱ１とＱ
２及びＱ３とＱ４が相補的にスイッチングしてフル振幅
の出力信号が得られ、従来のようにＥＬＣレベルをＣＭ
ＯＳレベルに変換するためのレベル変換回路を不要にで
きる。このようなレベル変換回路の削減によって、信号
伝播遅延時間を短くできるから高速化が図られるととも
に、低消費電力にすることもできる。
【００１５】図３には、この発明に係るＥＣＬインター
フェイスの入力バッファの更に他の一実施例の回路図が
示されている。この実施例では、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１とＱ２が差動形態にされる。そして、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ２とＱ４が電流ミラー形態にさ
れ、定電流を流すＭＯＳＦＥＴＱ５が設けられる。ま
た、差動ＭＯＳＦＥＴＱ１とＱ２のソースにはダイオー
ド形態のＭＯＳＦＥＴＱ６が設けられる。この実施例回
路は、基本的にはＭＯＳＦＥＴの導電型が逆にされてい
るだけで図１の実施例と同様である。
フェイスの入力バッファの更に他の一実施例の回路図が
示されている。この実施例では、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１とＱ２が差動形態にされる。そして、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ２とＱ４が電流ミラー形態にさ
れ、定電流を流すＭＯＳＦＥＴＱ５が設けられる。ま
た、差動ＭＯＳＦＥＴＱ１とＱ２のソースにはダイオー
ド形態のＭＯＳＦＥＴＱ６が設けられる。この実施例回
路は、基本的にはＭＯＳＦＥＴの導電型が逆にされてい
るだけで図１の実施例と同様である。
【００１６】上記定電流ＭＯＳＦＥＴＱ５を削除して、
定電流源は差動ＭＯＳＦＥＴＱ１とＱ３のソース側に設
けるものとしてもよい。定電圧ＶＩＥを利用して定電流
を形成する場合には、上記ＭＯＳＦＥＴＱ５により形成
された定電流をＰチャンネル型ＭＯＳＦＥＴの電流ミラ
ー回路に供給し、その出力側ＭＯＳＦＥＴを上記ＭＯＳ
ＦＥＴＱ６として利用してもよい。
定電流源は差動ＭＯＳＦＥＴＱ１とＱ３のソース側に設
けるものとしてもよい。定電圧ＶＩＥを利用して定電流
を形成する場合には、上記ＭＯＳＦＥＴＱ５により形成
された定電流をＰチャンネル型ＭＯＳＦＥＴの電流ミラ
ー回路に供給し、その出力側ＭＯＳＦＥＴを上記ＭＯＳ
ＦＥＴＱ６として利用してもよい。
【００１７】図５には、この発明が適用されるＢｉＣＭ
ＯＳ構成のスタティック型ＲＡＭのにおけるメモリアレ
イ部とその周辺回路の一実施例の回路図が示されてい
る。同図には、１本のワード線Ｗ、１つのワード線選択
回路、１つのメモリセルＭＣ、一対の相補データ線Ｄ
Ｔ，ＤＢ、及びその負荷回路、ライトリカバリ回路、セ
ンスアンプ及びカラムスイッチ回路が例示的に示されて
いる。また、上記センスアンプに対応した出力回路と、
データ入力回路ＩＢも合わせて描かれている。
ＯＳ構成のスタティック型ＲＡＭのにおけるメモリアレ
イ部とその周辺回路の一実施例の回路図が示されてい
る。同図には、１本のワード線Ｗ、１つのワード線選択
回路、１つのメモリセルＭＣ、一対の相補データ線Ｄ
Ｔ，ＤＢ、及びその負荷回路、ライトリカバリ回路、セ
ンスアンプ及びカラムスイッチ回路が例示的に示されて
いる。また、上記センスアンプに対応した出力回路と、
データ入力回路ＩＢも合わせて描かれている。
【００１８】メモリセルＭＣは、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ
インバータ回路の入力と出力とが交差接続されたＣＭＯ
Ｓラッチ回路と、その入出力ノードと相補データ線Ｄ
Ｔ，ＤＢとの間に設けられたアドレス選択用の伝送ゲー
トＭＯＳＦＥＴから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は、電圧発生回路により形成された定電圧Ｖ
ＥＭが用いられる。
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ
インバータ回路の入力と出力とが交差接続されたＣＭＯ
Ｓラッチ回路と、その入出力ノードと相補データ線Ｄ
Ｔ，ＤＢとの間に設けられたアドレス選択用の伝送ゲー
トＭＯＳＦＥＴから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は、電圧発生回路により形成された定電圧Ｖ
ＥＭが用いられる。
【００１９】この実施例のメモリセルは、完全ＣＭＯＳ
構成のメモリセルを用いるものであるが、Ｐチャンネル
型ＭＯＳＦＥＴに代えて、ポリシリコン層等からなる高
抵抗負荷を用いるものであってもよい。この高抵抗負荷
は、Ｎチャンネル型ＭＯＳＦＥＴのゲートに蓄積された
記憶レベルが、ドレインリーク電流によって失われない
程度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ（専有面積）を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧が−３のような値にされると、メモリ
セルの動作が不安定となる場合があるため、完全ＣＭＯ
Ｓ型のメモリセルの利用が好ましい。
構成のメモリセルを用いるものであるが、Ｐチャンネル
型ＭＯＳＦＥＴに代えて、ポリシリコン層等からなる高
抵抗負荷を用いるものであってもよい。この高抵抗負荷
は、Ｎチャンネル型ＭＯＳＦＥＴのゲートに蓄積された
記憶レベルが、ドレインリーク電流によって失われない
程度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ（専有面積）を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧が−３のような値にされると、メモリ
セルの動作が不安定となる場合があるため、完全ＣＭＯ
Ｓ型のメモリセルの利用が好ましい。
【００２０】相補データ線ＤＴ，ＤＢには、Ｐチャンネ
ル型ＭＯＳＦＥＴＭＰ１，ＭＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３，ＭＰ４のソース，ドレインパスが並列形態に設
けられる。これらのＭＯＳＦＥＴＭＰ３，ＭＰ４のゲー
トには、書き込み制御信号ＷＥ１が供給されることによ
り、書き込み動作以外のときにオン状態にされる。
ル型ＭＯＳＦＥＴＭＰ１，ＭＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３，ＭＰ４のソース，ドレインパスが並列形態に設
けられる。これらのＭＯＳＦＥＴＭＰ３，ＭＰ４のゲー
トには、書き込み制御信号ＷＥ１が供給されることによ
り、書き込み動作以外のときにオン状態にされる。
【００２１】言い換えるならぱ、上記ＭＯＳＦＥＴＭＰ
３，ＭＰ４は、ＭＯＳＦＥＴＭＰ１，ＭＰ２とともに読
み出し動作のときのデータ線負荷を構成する。すなわ
ち、読み出し動作のときには、相補データ線の信号振幅
を制限して高速読み出しを実現する。これに対して、書
き込み動作のときには、制御信号ＷＥ１により上記比較
的大きなコンダクタンスを持つＭＯＳＦＥＴＭＰ３，Ｍ
Ｐ４がオフ状態にされ、相補データ線ＤＴ，ＤＢに対す
る負荷が小さなコンダクタンスしか持たないＭＯＳＦＥ
ＴＭＰ１，ＭＰ２で構成されるようにすることにより相
補データ線に伝えられる書き込みデータの信号振幅を大
きくして高速書き込みを行うようにするものである。
３，ＭＰ４は、ＭＯＳＦＥＴＭＰ１，ＭＰ２とともに読
み出し動作のときのデータ線負荷を構成する。すなわ
ち、読み出し動作のときには、相補データ線の信号振幅
を制限して高速読み出しを実現する。これに対して、書
き込み動作のときには、制御信号ＷＥ１により上記比較
的大きなコンダクタンスを持つＭＯＳＦＥＴＭＰ３，Ｍ
Ｐ４がオフ状態にされ、相補データ線ＤＴ，ＤＢに対す
る負荷が小さなコンダクタンスしか持たないＭＯＳＦＥ
ＴＭＰ１，ＭＰ２で構成されるようにすることにより相
補データ線に伝えられる書き込みデータの信号振幅を大
きくして高速書き込みを行うようにするものである。
【００２２】上記負荷回路には、ダイオード接続された
トランジスタＱ３，Ｑ４によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線ＤＴ，
ＤＢの信号振幅のハイレベルは、−２ＶBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線ＤＴ，ＤＢの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線ＤＴ又はＤＢに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−２ＶBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶ＭＯＳＦＥＴの
ゲート電位は、伝送ゲートＭＯＳＦＥＴを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った記憶ＭＯＳＦＥＴがオン状態なって情報の反転書き
込みが行われるからである。
トランジスタＱ３，Ｑ４によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線ＤＴ，
ＤＢの信号振幅のハイレベルは、−２ＶBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線ＤＴ，ＤＢの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線ＤＴ又はＤＢに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−２ＶBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶ＭＯＳＦＥＴの
ゲート電位は、伝送ゲートＭＯＳＦＥＴを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った記憶ＭＯＳＦＥＴがオン状態なって情報の反転書き
込みが行われるからである。
【００２３】相補データ線ＤＴ，ＤＢは、カラムスイッ
チ用のＮチャンネル型ＭＯＳＦＥＴＭＮ３，ＭＮ４を介
して一対の共通相補データ線ＣＤＴ，ＣＤＢに接続され
る。この共通相補データ線ＣＤＴ，ＣＤＢには、書き込
みデータを伝えるデータ入力バッファＩＢの出力端子が
接続される。このような入力バッファＩＢとして、前記
図１ないし図３のような回路が利用される。また、図示
しいなが、アドレス信号を取り込む入力バッファも前記
図１ないし図３のような入力回路が用いられるものであ
る。
チ用のＮチャンネル型ＭＯＳＦＥＴＭＮ３，ＭＮ４を介
して一対の共通相補データ線ＣＤＴ，ＣＤＢに接続され
る。この共通相補データ線ＣＤＴ，ＣＤＢには、書き込
みデータを伝えるデータ入力バッファＩＢの出力端子が
接続される。このような入力バッファＩＢとして、前記
図１ないし図３のような回路が利用される。また、図示
しいなが、アドレス信号を取り込む入力バッファも前記
図１ないし図３のような入力回路が用いられるものであ
る。
【００２４】上記カラムスイッチのＭＯＳＦＥＴＭＮ
３，ＭＮ４のゲートには、前記同様なレベル変換回路に
より構成されたノアゲート回路ＮＯＲ２により形成され
たカラム選択信号Ｙが供給される。これらのノアゲート
回路ＮＯＲ２においても、前記同様なプリデコーダ回路
により形成されたプリデコード信号が供給されて、カラ
ム選択信号が形成される。
３，ＭＮ４のゲートには、前記同様なレベル変換回路に
より構成されたノアゲート回路ＮＯＲ２により形成され
たカラム選択信号Ｙが供給される。これらのノアゲート
回路ＮＯＲ２においても、前記同様なプリデコーダ回路
により形成されたプリデコード信号が供給されて、カラ
ム選択信号が形成される。
【００２５】相補データ線ＤＴ，ＤＢには、センスアン
プを構成する差動トランジスタＱ５，Ｑ６のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタＱ５，Ｑ６の共通エ
ミッタには、カラム選択信号Ｙを受けるスイッチＭＯＳ
ＦＥＴＭＮ１を介して定電流ＭＯＳＦＥＴＭＮ２に接続
される。この定電流ＭＯＳＦＥＴＭＮ２のゲートには、
前記定電圧ＶＩＥが供給されて定電流を形成する。
プを構成する差動トランジスタＱ５，Ｑ６のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタＱ５，Ｑ６の共通エ
ミッタには、カラム選択信号Ｙを受けるスイッチＭＯＳ
ＦＥＴＭＮ１を介して定電流ＭＯＳＦＥＴＭＮ２に接続
される。この定電流ＭＯＳＦＥＴＭＮ２のゲートには、
前記定電圧ＶＩＥが供給されて定電流を形成する。
【００２６】上記差動トランジスタＱ５，Ｑ６のコレク
タは、電流／電圧変換回路に入力される。すなわち、上
記トランジスタＱ５，Ｑ６のコレクタは、定電圧ＶＩＥ
を受けるＭＯＳＦＥＴにより形成された定電流が流れる
ところの抵抗Ｒ２で形成されたバイアス電圧をそのベー
スに受けるトランジスタＱ７，Ｑ８のエミッタに接続さ
れる。これらのトランジスタＱ７，Ｑ８のエミッタに
は、定電圧ＶＩＥを受ける定電流ＭＯＳＦＥＴＭＮ５，
ＭＮ７が設けられ、電流／電圧変換用の抵抗Ｒ１，Ｒ３
が設けられる。
タは、電流／電圧変換回路に入力される。すなわち、上
記トランジスタＱ５，Ｑ６のコレクタは、定電圧ＶＩＥ
を受けるＭＯＳＦＥＴにより形成された定電流が流れる
ところの抵抗Ｒ２で形成されたバイアス電圧をそのベー
スに受けるトランジスタＱ７，Ｑ８のエミッタに接続さ
れる。これらのトランジスタＱ７，Ｑ８のエミッタに
は、定電圧ＶＩＥを受ける定電流ＭＯＳＦＥＴＭＮ５，
ＭＮ７が設けられ、電流／電圧変換用の抵抗Ｒ１，Ｒ３
が設けられる。
【００２７】相補データ線ＤＴ，ＤＢには、選択された
メモリセルの記憶情報に対応したハイレベル／ロウレベ
ルが出力される。このハイレベル／ロウレベルを受けて
センスアンプを構成する差動トランジスタＱ５，Ｑ６が
オン／オフ状態にされる。そして、カラム選択信号Ｙに
よりオン状態にされたＭＯＳＦＥＴＭＮ１等を介して定
電流が上記差動トランジスタのオン／オフ状態に対応し
て上記抵抗Ｒ１又はＲ３に流れる。これら抵抗Ｒ１とＲ
３により電圧信号に変換された読み出し信号は、トラン
ジスタＱ９，Ｑ１０及びエミッタ抵抗Ｒ４，Ｒ５からな
るエミッタフォロワ回路を介して出力バッファＯＢに入
力される。この出力バッファＯＢは、ＥＣＬ回路から構
成され上記電圧変換された読み出し信号にしたがったＥ
ＣＬレベルの出力信号Ｄｏを出力する。
メモリセルの記憶情報に対応したハイレベル／ロウレベ
ルが出力される。このハイレベル／ロウレベルを受けて
センスアンプを構成する差動トランジスタＱ５，Ｑ６が
オン／オフ状態にされる。そして、カラム選択信号Ｙに
よりオン状態にされたＭＯＳＦＥＴＭＮ１等を介して定
電流が上記差動トランジスタのオン／オフ状態に対応し
て上記抵抗Ｒ１又はＲ３に流れる。これら抵抗Ｒ１とＲ
３により電圧信号に変換された読み出し信号は、トラン
ジスタＱ９，Ｑ１０及びエミッタ抵抗Ｒ４，Ｒ５からな
るエミッタフォロワ回路を介して出力バッファＯＢに入
力される。この出力バッファＯＢは、ＥＣＬ回路から構
成され上記電圧変換された読み出し信号にしたがったＥ
ＣＬレベルの出力信号Ｄｏを出力する。
【００２８】トランジスタＱ１とＱ２は、ライトリカバ
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号ＷＲＣによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線ＤＴ，ＤＢのリセットを高速に行
う。上記リカバリ信号ＷＲＣは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線ＤＴ，ＤＢは、トランジスタＱ１，Ｑ２が、上記リカ
バリ信号ＷＲＣを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路（トラン
ジスタＱ３，Ｑ４）回路に対応したバイアスレベル−２
ＶBEと等しいレベルにされる。
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号ＷＲＣによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線ＤＴ，ＤＢのリセットを高速に行
う。上記リカバリ信号ＷＲＣは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線ＤＴ，ＤＢは、トランジスタＱ１，Ｑ２が、上記リカ
バリ信号ＷＲＣを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路（トラン
ジスタＱ３，Ｑ４）回路に対応したバイアスレベル−２
ＶBEと等しいレベルにされる。
【００２９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から入力されるＥＣＬレベルの入力信
号と、それに対応した参照電圧とを受ける差動回路とし
てＭＯＳＦＥＴを用い、そのコレクタ負荷もＭＯＳＦＥ
Ｔにより構成することにより、バイポーラ型トランジス
タを持ちたい場合のように差動トランジスタの飽和防止
のために挿入されているレベルシフト用の入力トランジ
スタを省略できるから、その分動作電圧を低く設定でき
るとともに大きな信号振幅を形成できるからレベル変換
機能も合わせ持つという効果が得られる。
記の通りである。すなわち、 （１） 外部端子から入力されるＥＣＬレベルの入力信
号と、それに対応した参照電圧とを受ける差動回路とし
てＭＯＳＦＥＴを用い、そのコレクタ負荷もＭＯＳＦＥ
Ｔにより構成することにより、バイポーラ型トランジス
タを持ちたい場合のように差動トランジスタの飽和防止
のために挿入されているレベルシフト用の入力トランジ
スタを省略できるから、その分動作電圧を低く設定でき
るとともに大きな信号振幅を形成できるからレベル変換
機能も合わせ持つという効果が得られる。
【００３０】（２） 上記（１）により、レベル変換回
路を省略でき、その分動作の高速化と低消費電力化を図
ることができるという効果返られる。
路を省略でき、その分動作の高速化と低消費電力化を図
ることができるという効果返られる。
【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
大きな駆動電流を得るためにエミッタフォロワトランジ
スタを用いているが、負荷が軽い回路ではＣＭＯＳ回路
を通して出力させるようにしてもよい。
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
大きな駆動電流を得るためにエミッタフォロワトランジ
スタを用いているが、負荷が軽い回路ではＣＭＯＳ回路
を通して出力させるようにしてもよい。
【００３２】この発明に係る入力バッファは、前記のよ
うなＢｉＣＭＯＳ構成のスタティック型ＲＡＭの他、Ｂ
ｉＣＭＯＳ構成のゲートアレイ等のディジタル回路等の
ような各種半導体集積回路装置に利用できる。
うなＢｉＣＭＯＳ構成のスタティック型ＲＡＭの他、Ｂ
ｉＣＭＯＳ構成のゲートアレイ等のディジタル回路等の
ような各種半導体集積回路装置に利用できる。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から入力されるＥ
ＣＬレベルの入力信号と、それに対応した参照電圧とを
受ける差動回路としてＭＯＳＦＥＴを用い、そのコレク
タ負荷もＭＯＳＦＥＴにより構成することにより、バイ
ポーラ型トランジスタを持ちたい場合のように差動トラ
ンジスタの飽和防止のために挿入されているレベルシフ
ト用の入力トランジスタを省略できるから、その分動作
電圧を低く設定できるとともに大きな信号振幅を形成で
きるからレベル変換機能も合わせ持つことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から入力されるＥ
ＣＬレベルの入力信号と、それに対応した参照電圧とを
受ける差動回路としてＭＯＳＦＥＴを用い、そのコレク
タ負荷もＭＯＳＦＥＴにより構成することにより、バイ
ポーラ型トランジスタを持ちたい場合のように差動トラ
ンジスタの飽和防止のために挿入されているレベルシフ
ト用の入力トランジスタを省略できるから、その分動作
電圧を低く設定できるとともに大きな信号振幅を形成で
きるからレベル変換機能も合わせ持つことができる。
【図１】この発明に係るＥＣＬインターフェイスの入力
バッファの一実施例を示す回路図である。
バッファの一実施例を示す回路図である。
【図２】この発明に係るＥＣＬインターフェイスの入力
バッファの他の一実施例を示す回路図である。
バッファの他の一実施例を示す回路図である。
【図３】この発明に係るＥＣＬインターフェイスの入力
バッファの更に他の一実施例を示す回路図である。
バッファの更に他の一実施例を示す回路図である。
【図４】従来の入力バッファの一例を示す回路図であ
る。
る。
【図５】この発明が適用されるＢｉＣＭＯＳ構成のスタ
ティック型ＲＡＭのにおけるメモリアレイ部とその周辺
回路の一実施例を示す回路図である。
ティック型ＲＡＭのにおけるメモリアレイ部とその周辺
回路の一実施例を示す回路図である。
Ｔ１〜Ｔ５…トランジスタ、Ｑ１〜Ｑ６…ＭＯＳＦＥ
Ｔ、ＭＣ…メモリセル、ＯＢ…出力バッファ、ＩＢ…入
力バッファ。
Ｔ、ＭＣ…メモリセル、ＯＢ…出力バッファ、ＩＢ…入
力バッファ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｊ
Claims (2)
- 【請求項１】 外部端子から入力されるＥＣＬレベルの
入力信号と、それに対応した参照電圧とを受ける差動形
態のＭＯＳＦＥＴと、この差動ＭＯＳＦＥＴの共通ソー
スに設けられた定電流源と、この差動ＭＯＳＦＥＴのド
レインに設けられＭＯＳＦＥＴからなる負荷手段と、上
記差動ＭＯＳＦＥＴのドレイン出力を受けるエミッタフ
ォロワトランジスタとを含む入力バッファを備えてなる
ことを特徴とする半導体集積回路装置。 - 【請求項２】 上記入力バッファは、入出力インターフ
ェイスがＥＣＬとされ、内部回路がＣＭＯＳ回路とバイ
ポーラ型トランジスタとの組み合わせにより構成されて
なるＲＡＭに用いられるものであることを特徴とする請
求項１の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015237A JPH06232725A (ja) | 1993-02-02 | 1993-02-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015237A JPH06232725A (ja) | 1993-02-02 | 1993-02-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232725A true JPH06232725A (ja) | 1994-08-19 |
Family
ID=11883267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015237A Pending JPH06232725A (ja) | 1993-02-02 | 1993-02-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08251007A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | ＢｉＣＭＯＳ論理ゲート回路 |
| US5920206A (en) * | 1996-03-28 | 1999-07-06 | Nec Corporation | Differential ECL |
-
1993
- 1993-02-02 JP JP5015237A patent/JPH06232725A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08251007A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | ＢｉＣＭＯＳ論理ゲート回路 |
| US5920206A (en) * | 1996-03-28 | 1999-07-06 | Nec Corporation | Differential ECL |
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