JP3109046B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、ＥＣＬ（エミッタ・カップルド・ロジック）回
路との互換性を持つ、いわゆるＥＣＬインターフェイス
のバイポーラ−ＣＭＯＳ（相補型ＭＯＳ）構成のスタテ
ィック型ＲＡＭ（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】メモリセルをＣＭＯＳ回路により構成
し、高集積化と低消費電力化を図りつつ、入出力回路に
ＥＣＬ回路を用いたバイポーラ−ＣＭＯＳ構成のスタテ
ィック型ＲＡＭがある。このスタティック型ＲＡＭで
は、小振幅のＥＣＬレベルの信号をＣＭＯＳレベルに変
換するレベル変換回路が必要とされる。このようなレベ
ル変換回路を備えたバイポーラ−ＣＭＯＳ構成のスタテ
ィック型ＲＡＭの例として、例えば、１９８９年、アイ
・エス・エス・シー・シー ダイジェスト オブ テク
ニカル ペーパーズ、第３８頁から第４０頁（１９８９
ＩＳＳＣＣ DIGESTOF TECHNICAL PAPERS pp.38-40)
において論じられている。

【０００３】

【発明が解決しようとする課題】従来のバイポーラ−Ｃ
ＭＯＳ構成のスタティック型ＲＡＭでは、上記の文献を
代表とするように、ＥＣＬレベルの信号をＣＭＯＳレベ
ルの信号に変換するためのレベルコンバータを必要と
し、ＣＭＯＳ回路を用いているためその分動作速度が遅
くなってしまうという問題がある。この発明の目的は、
回路の簡素化と動作の高速化を実現したレベル変換回路
を含む半導体集積回路装置を提供することにある。この
発明の他の目的は、高速化及び低消費電力化を実現した
バイポーラ−ＣＭＯＳ構成のスタティック型ＲＡＭを含
む半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力信号と参照電圧とを受
ける差動トランジスタを含む電流スイッチ回路により必
要な信号レベルに増幅して一対の相補出力信号を一対の
エミッタフォロワ回路に入力し、一方のエミッタフォロ
ワ回路の出力信号によりエミッタフォロワ出力トランジ
スタを駆動し、上記他方のエミッタフォロワ回路の出力
信号により出力トランジスタの負荷手段との間に設けら
れたＮチャンネル型ＭＯＳＦＥＴを駆動して出力トラン
ジスタのエミッタからレベル増幅された出力信号を得
る。

【０００５】

【作用】上記した手段によれば、電流スイッチ回路によ
り出力振幅に必要なレベルを確保するとともに、それを
エミッタフォロワ回路を通して直接的に出力トランジス
タを駆動するという簡単な回路により動作の高速化が可
能になる。

【０００６】

【実施例】図１には、この発明に係るレベル変換回路の
一実施例の回路図が示されている。同図の回路素子は、
公知のバイポーラ−ＣＭＯＳ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。なお、以下において、バイポーラ型トラ
ンジスタはＮＰＮ型とされ、図面においてはＱという記
号によって現される。一方、Ｎチャンネル型ＭＯＳＦＥ
ＴはＭＮ、Ｐチャンネル型ＭＯＳＦＥＴはＭＰという記
号によって現れる。この実施例は、ＥＣＬインターフェ
イスのバイポーラ−ＣＭＯＳ構成のスタティック型ＲＡ
Ｍにおけるワード選択回路に向けられており、ワード線
の選択信号を形成するレベル変換回路に、デコード回路
を構成する論理機能が合わせ持つようにされている。

【０００７】入力信号ＸＤ１，ＸＤ２は、後述するよう
なプリデコード出力であり、ＥＣＬレベルの信号とされ
る。これらの入力信号は、論理機能を持たせるための並
列形態にされたトランジスタＱ１，Ｑ２のベースに供給
される。これら並列形態のトランジスタＱ１，Ｑ２に対
して差動形態にされたトランジスタＱ３が設けられる。
このトランジスタＱ３のベースには、入力レベルに対応
した参照電圧ＶＢＢが供給される。上記並列形態のトラ
ンジスタＱ１，Ｑ２のコレクタとトランジスタＱ３のコ
レクタには、負荷抵抗ＲＣ１，ＲＣ２がそれぞれ設けら
れる。そして、上記のような差動形態のトランジスタＱ
１〜Ｑ３のエミッタには、定電流源Ｉｃｓが設けられ
る。この実施例の差動回路は、ＥＣＬ回路と同様な回路
構成にされるが、定電流Ｉｃｓと抵抗ＲＣ１，ＲＣ２に
より形成される出力信号（Ｉｃｓ×ＲＣ１）又は（Ｉｃ
ｓ×ＲＣ２）が、通常のＥＣＬレベルより大きく形成さ
れる。すなわち、後述するようなＣＭＯＳ回路により構
成されるメモリアレイのワード線の選択／非選択や、Ｃ
ＭＯＳ回路における入力信号に対応したレベルを持つよ
うに比較的大きく設定される。

【０００８】上記差動トランジスタＱ１〜３を含む電流
スイッチ回路の抵抗ＲＣ１，ＲＣ２により形成される反
転の出力信号ｏｂと非反転の出力信号ｏｔからなる相補
出力信号は、エミッタフォロワトランジスタＱ５，Ｑ４
のベースにそれぞれ供給される。これらのエミッタフォ
ロワトランジスタＱ４，Ｑ５のエミッタには、それぞれ
負荷としての定電流源Ｉｅｆが設けられる。上記電流ス
イッチ回路の反転出力信号ｏｂに対応したエミッタフォ
ロワ出力信号は出力トランジスタＱ６のベースに供給さ
れる。上記電流スイッチ回路の非反転出力ｏｔに対応し
たエミッタフォロワ出力信号は、上記出力トランジスタ
Ｑ６のエミッタに設けられ、アクティブプルダウン用の
Ｎチャンネル型ＭＯＳＦＥＴＭＮのゲートに供給され
る。このアクティブプルダウン用のＮチャンネル型ＭＯ
ＳＦＥＴＭＮのソース側には、他の同様な構成のレベル
変換と論理機能とを合わせ持つワード線選択回路に対し
て定電流源Ｉｅｆが共通に設けられる。特に制限されな
いが、出力信号のハイレベルを補償するために、出力ト
ランジスタＱ６のベースとコレクタとの間には、アクテ
ィブプルアップ用のＰチャンネル型ＭＯＳＦＥＴＭＰが
設けられ、上記非反転出力ｏｔに対応したエミッタフォ
ロワ出力信号が供給される。なお、このＭＯＳＦＥＴＭ
Ｐのしきい値電圧（Ｖth）は、例えば−０．５Ｖにされ
る。

【０００９】上記エミッタフォロワ出力トランジスタＱ
６のエミッタは、ワード線Ｗに接続される。同図には、
１つのメモリセルＭＣが例示的に示されており、ワード
線はメモリセルのアドレス選択端子に接続される。メモ
リセルＭＣの入出力ノードは、非反転のデータ線（ビッ
ト線又はディジット線）ＤＴと反転のデータ線ＤＢから
なる一対の相補データ線に接続される。回路のハイレベ
ル側の電源電圧はＥＣＬ回路に対応して０Ｖのような接
地電位とされ、回路のロウレベル側の電源電圧ＶＥＥ
は、特に制限されないが、約−４Ｖのような負電圧とさ
れる。

【００１０】この実施例回路によりレベル変換された出
力信号のロウレベルＶＬは、次式（１）より求められ
る。 ＶＬ＝−〔Ｉｃｓ×ＲＣ１＋ＶBE(Q5)＋ＶBE(Q6)〕 ・・・・・・・（１） ここで、ＶBE(Q5)とＶBE(Q6)は、上記エミッタフォロワ
トランジスタＱ５とＱ６のベース，エミッタ間電圧であ
る。このようなロウレベルＶＬの出力信号を形成すると
き、それと逆相の出力信号ｏｔがハイレベルにされて、
アクティブプルダウン用のＮチャンネル型ＭＯＳＦＥＴ
ＭＮがオン状態にされる。それ故、定電流源Ｉｅｆによ
りワード線Ｗを高速にロウレベルＶＬまで引き抜くこと
ができる。すなわち、ワード線Ｗには、多数のメモリセ
ルＭＣを構成するアドレス選択用の伝送ゲートＭＯＳＦ
ＥＴが接続されることにより、比較的大きな容量性負荷
を持つものであるが、上記のようなアクティブプルダウ
ン用のＮチャンネル型ＭＯＳＦＥＴＭＮのオン状態によ
る定電流Ｉｅｆにより高速にロウレベルに引き抜くよう
にするものである。

【００１１】この実施例回路によりレベル変換された出
力信号のハイレベルＶＨは、次式（２）より求められ
る。 ＶＨ＝−ＶBE(Q6) ・・・・・・・（２） 上記電流スイッチ回路の反転の出力信号ｏｂがハイレベ
ルのときには、エミッタフォロワ出力トランジスタＱ５
とＱ６がダーリントン形態にされるものであるから、上
記のようなロウレベルＶＬから−〔ＶBE(Q5)＋ＶBE(Q
6)〕まで高速に立ち上がることができる。すなわち、Ｉ
ｃｓ×ＲＣ１の信号変化分は、差動スイッチ回路の信号
変化に応じて高速にワード線が立ち上がる。このとき、
非反転の出力信号ｏｔのロウレベルにより、アクティブ
プルアップ用のＰチャンネル型ＭＯＳＦＥＴＭＰがオン
状態にされる。これにより、出力トランジスタＱ６のベ
ース電位が回路の接地電位まで持ち上げるから、上記の
ようにハイレベルＶＨは最終的には式（２）のようなレ
ベルまで持ち上げられる。言い換えるならば、アクティ
ブプルアップ用のＰチャンネル型ＭＯＳＦＥＴＭＰは、
エミッタフォロワトランジスタＱ５によるベース，エミ
ッタ間電圧ＶBE(Q5)のレベル低下を補償するという役割
を果たすものである。

【００１２】このようにワード線Ｗをロウレベルの非選
択レベルからハイレベルの選択レベルに立ち上げる時間
ｔは、トランジスタＱ６のベース電位が上記の式（１）
に示したようなロウレベルＶＬ＋ＶBE(Q6)から、エミッ
タフォロワトランジスタＱ５によって−ＶBE(Q5)までの
（Ｉｃｓ×ＲＣ１）だけ上昇する時間ｔ１と、この電位
からアクティブプルアップ用のＰチャンネル型ＭＯＳＦ
ＥＴＭＰによって接地電位０Ｖまで持ち上げられる時間
ｔ２と、出力トランジスタＱ６がワード線Ｗを充電する
時間ｔ３の総和によって求められる。ここで、時間ｔ１
の間にすでにＰチャンネル型ＭＯＳＦＥＴＭＰが非反転
の出力信号ｏｔのロウレベルによって導通を開始するた
め、トランジスタＱ６のベース電位は直ちに接地電位０
Ｖに向かって上昇する。さらに、トランジスタＱ６は、
Ｐチャンネル型ＭＯＳＦＥＴＭＰによって供給されるベ
ース電流を電流増幅率倍した電流によってワード線Ｗを
充電するため高速にワード線Ｗのレベルを上記のような
ハイレベルＶＨまで立ち上げることができる。

【００１３】この実施例におけるレベル変換回路の出力
信号の振幅の絶対値は、Ｉｃｓ×ＲＣ１＋ＶBE(Q5)によ
り表される。この信号振幅は、ＣＭＯＳ回路の信号振幅
に合わせ込まれるように設定され、例えば、ＣＭＯＳ回
路におけるハイレベル側の動作電圧が上記ハイレベルＶ
Ｈにされ、ロウレベル側の動作電圧が上記ロウレベルＶ
Ｌに設定されるものである。具体的には、上記負の電源
電圧ＶＥＥが約−４Ｖとされ、上記信号振幅が２．４Ｖ
程度にされる。ここで、トランジスタのベース，エミッ
タ間電圧ＶBEは通常０．８Ｖ程度であるから、Ｉｃｓ×
ＲＣ１は約１．６Ｖ程度に設定される。したがって、電
流スイッチ回路を構成する差動トランジスタＱ１〜Ｑ３
を飽和領域で動作させないようにするためには、その入
力信号ＸＤ１，ＸＤ２のハイレベルは−１．６Ｖ程度に
抑えられる。

【００１４】ここで、ＥＣＬレベルの信号は、周囲温度
２５°Ｃのときに、ハイレベルが−１．１０５〜−０．
８１０となり、ロウレベルが−１．８５０〜−１．４７
５Ｖのような小振幅の信号レベルにある。このため、上
記のような電流スイッチ回路に入力されるＥＣＬレベル
の信号ＸＤ１，ＸＤ２は、上記のようなレベルがそのま
ま入力されるのではなく、エミッタフォロワトランジス
タ等のような適当なレベルシフト回路を介してハイレベ
ルが上記−１．６Ｖを超えないように抑えられる。これ
に対応して、参照電圧ＶＢＢは上記入力信号のレベルシ
フトに対応してＥＣＬレベルの参照電圧が同様にレベル
シフトされた電圧、例えば約−２Ｖ程度の電圧とされ
る。また、電流スイッチ回路を構成する入力差動トラン
ジスタＱ１，Ｑ２のベースに供給される入力信号ＸＤ
１，ＸＤ２のロウレベルは、約−２．４Ｖ程度にされ
る。したがって、差動トランジスタの共通エミッタの電
位は約−３．２Ｖ程度になり、上記のように電源電圧Ｖ
ＥＥを−４Ｖのような比較的小さなレベルにしても、定
電流源を構成するトランジスタ又はＭＯＳＦＥＴを動作
させるのに十分な電圧を確保することができる。

【００１５】図２には、この発明に係るレベル変換回路
の他の一実施例の回路図が示されている。同図の各回路
素子は、必ずしも図１と同じ回路記号を付したものは同
じ回路機能を持つものであるとは限らなく、基本的には
図１のものと別個のものであると理解されたい。このこ
とは、他の図面に付された回路記号においても同様であ
る。この実施例では、定電流源ＩｃｓやＩｅｆとしてＮ
チャンネル型ＭＯＳＦＥＴＭＮ１やＭＮ４及びＭＮ６が
用いられる。また、電流スイッチ回路の相補出力信号を
受ける一対のエミッタフォロワトランジスタＱ５，Ｑ４
は、相補的な出力信号を形成する。このことに着目し、
回路の簡素化と消費電流の削減のために、差動のスイッ
チＭＯＳＦＥＴＱＭＮ２とＭＮ３を設けて、２つのエミ
ッタフォワロトランジスタＱ５，Ｑ４に対して共通化さ
れた定電流源負荷ＭＯＳＦＥＴＭＮ４を用いるようにす
るものである。上記差動のスイッチＭＯＳＦＥＴＱＭＮ
２とＭＮ３のゲートには、互いに他方のエミッタフォロ
ワトランジスタＱ５，Ｑ４のベースに供給される入力信
号が供給されることによって相補的にオン状態／オフ状
態にスイッチ制御される。例えば、電流スイッチ回路の
出力信号ｏｂがハイレベルで、ｏｔがロウレベルなら、
上記ロウレベルの出力信号ｏｔを受けるエミッタフォロ
ワトランジスタＱ４に対応したＭＯＳＦＥＴＭＮ２が、
出力信号ｏｂのハイレベルによってオン状態となり、上
記定電流ＩｅｆをトランジスタＱ４側に流してロウレベ
ルの出力信号を形成する。このとき、出力信号ｏｂのハ
イレベルに対応したエミッタフォロワトランジスタＱ５
のエミッタに設けられたＭＯＳＦＥＴＭＮ３は、上記ロ
ウレベルの出力信号ｏｔによりオフ状態にされる。それ
故、エミッタフォロワトランジスタＱ５のエミッタ電流
の全部が、出力トランジスタＱ６のベース電流として流
れるので、ワード線Ｗの充電電流が大きくなってワード
線の立ち上がりを高速にすることができる。

【００１６】逆に、電流スイッチ回路の出力信号ｏｂが
ロウレベルで、ｏｔがハイレベルなら、上記ロウレベル
の出力信号ｏｂを受けるエミッタフォロワトランジスタ
Ｑ５に対応したＭＯＳＦＥＴＭＮ２が、出力信号ｏｔの
ハイレベルによってオン状態となり、上記定電流Ｉｅｆ
をトランジスタＱ５側に流してロウレベルの出力信号を
形成する。このとき、出力信号ｏｔのハイレベルに対応
したエミッタフォロワトランジスタＱ４のエミッタに設
けられたＭＯＳＦＥＴＭＮ２は、上記ロウレベルの出力
信号ｏｂによりオフ状態にされる。それ故、エミッタフ
ォロワトランジスタＱ５のエミッタ電流の全部が、Ｐチ
ャンネル型ＭＯＳＦＥＴＭＰ及びＮチャンネル型ＭＯＳ
ＦＥＴＭＮ５のゲートの充電電流として用いることがで
きからワード線Ｗの引抜きタイミングが速くなってワー
ド線の立ち下がりを高速にすることができる。上記のよ
うに電源電圧ＶＥＥを−４Ｖとし、レベル変換された信
号振幅を２．４Ｖにした場合でも、定電流源を構成する
ＭＯＳＦＥＴＭＮ１等のソース，ドレイン間には約０．
８Ｖ程度の電圧がかけられるから良好な電流源として動
作させることができる。

【００１７】この実施例では、出力トランジスタＱ６に
微小なバイアス電流を流す定電流源ＭＯＳＦＥＴＭＮ７
が設けられる。これにより、ワード線Ｗが所定のハイレ
ベルにまで立ち上がった後及び非選択レベルのままに置
かれるワード線に対応したトランジスタＱ６のベース，
エミッタ間電圧ＶBEの補償が行われる。ダイオード形態
に接続されたトランジスタＱ７は、レベルシフト回路を
構成する。このようなレベルシフト素子の挿入により、
出力トランジスタＱ６のエミッタ電流を流すＮチャンネ
ル型ＭＯＳＦＥＴＭＮ５は、その分ソース電位が上昇さ
れる。そして、定電流源Ｉｅｆを構成するＮチャンネル
型ＭＯＳＦＥＴＭＮ６を、メモリアレイにおける複数の
ワード線に共通に用いるようにすることにより、上記ハ
イレベルからロウレベルに変化するワード線に対応した
ＭＯＳＦＥＴＭＮ５と他の非選択状態に置かれるワード
線に対応したＭＯＳＦＥＴＭＮ５が差動構成となり、ハ
イレベルからロウレベルに変化するワード線に対応した
Ｎチャンネル型ＭＯＳＦＥＴＭＮ５のみが実質的にオン
状態になり、共通定電流源としてのＭＯＳＦＥＴＭＮ６
により形成された定電流Ｉｅｆによるワード線の高速引
き抜きが行われる。そして、上記ワード線が所定のロウ
レベルまで引き抜かれると、上記ＭＯＳＦＥＴＭＮ６に
より形成された定電流Ｉｅｆは非選択ワード線に対応し
た出力トランジスタＱ６において分散されて流れるよう
にされる。なお、定電流Ｉｅｆは、エミッタフォロワ定
電流であることを意味し、その電流値が等しいことを意
味しない。すなわち、ワード線の高速引抜きのためにＭ
ＯＳＦＥＴＭＮ６により形成される定電流Ｉｅｆは比較
的大きな電流値に設定されるのに対して、出力トランジ
スタＱ６のベース，エミッタ間電圧ＶBEの補償を行うＭ
ＯＳＦＥＴＭＮ７により形成される定電流Ｉｅｆは微小
電流に設定されるものである。

【００１８】図３には、この発明に係るレベル変換回路
の他の一実施例の回路図が示されている。電流スイッチ
回路の出力に設けられる一対のエミッタフォロワトラン
ジスタＱ５，Ｑ４のエミッタに、ＣＭＯＳ構成のラッチ
回路が設けられる。言い換えるならば、上記定電流の切
り換えを行うＮチャンネル型ＭＯＳＦＥＴＭＮ２とＭＮ
３のドレイン側にＰチャンネル型ＭＯＳＦＥＴＭＰ１，
ＭＰ２が設けられて、Ｎチャンネル型ＭＯＳＦＥＴＭＮ
５のゲート電圧も回路の接地電位までアクティブプルア
ップするものである。すなわち、Ｐチャンネル型ＭＯＳ
ＦＥＴＭＰ１，ＭＰ２のゲートは、対応するＮチャンネ
ル型ＭＯＳＦＥＴＭＮ２，ＭＮ３のゲートと共通化され
てＣＭＯＳラッチ形態にされる。これにより、一対のエ
ミッタフォロワトランジスタＱ４，Ｑ５のハイレベル出
力信号は回路の接地電位０Ｖまで持ち上げられる。Ｎチ
ャンネル型ＭＯＳＦＥＴＭＮ５のゲート電圧も、回路の
接地電位のような高いレベルにされるから、ＭＯＳＦＥ
ＴＭＮ５のコンダクタンスが大きくされると見なされ
る。したがって、ワード線Ｗのロウレベルの引抜きを行
うＭＯＳＦＥＴＭＮ５のサイズが小さくされてもよい。
その結果、ＭＯＳＦＥＴＮＭ５のレイアウト面積が低減
されるので、ワード線選択回路のレイアウト面積を低減
することができる。

【００１９】図４には、この発明に係るレベル変換回路
の更に他の一実施例の回路図が示されている。この実施
例では、電流スイッチ回路の反転出力信号ｏｂが直接に
出力トランジスタＱ６のベースに供給される。そして、
そのエミッタにはレベルシフト用のダイオード形態に接
続されたトランジスタＱ７が設けられ、ワード線Ｗ等の
選択信号を形成する。これに対して、上記レベルシフト
用トランジスタＱ７のエミッタ側に設けられたアクティ
ブプルダウン用のＮチャンネル型ＭＯＳＦＥＴＭＮ３の
ゲートには、電流スイッチ回路の非反転出力信号ｏｔを
受けるエミッタフォロワトランジスタＱ４のエミッタに
上記同様なレベルシスト用のダイオード接続されたトラ
ンジスタＱ５を介した信号が供給される。また、アクテ
ィブルプルアップ用のＰチャンネル型ＭＯＳＦＥＴＭＰ
は、上記出力トランジスタＱ６のエミッタと回路の接地
電位０Ｖとの間に設けられ、上記エミッタフォロワトラ
ンジスタＱ４のエミッタ出力信号が供給される。これに
より、アクティブプルダウン用のＮチャンネル型ＭＯＳ
ＦＥＴＭＮ３のゲートとアクティブプルアップ用のＰチ
ャンネル型ＭＯＳＦＥＴＭＰのゲートとの間には、トラ
ンジスタＱ５によるレベルシフト分のオフセットが持た
せられ、信号の遷移期間においてＰチャンネル型ＭＯＳ
ＦＥＴＭＰとＮチャンネル型ＭＯＳＦＥＴＭＮ３とが同
時にオン状態にされることによる直流電流が抑えられ
る。

【００２０】上記図１から図４に示されているレベル変
換回路及び後出される図８に示されるレベル変換回路に
おける重要な設計思想は、ＭＯＳＦＥＴを信号伝播経路
中に挿入することを止め、ＭＯＳＦＥＴを定電流源用ト
ランジスタ、プルアップ又はプルダウン用のトランジス
タなどのレベル設定用トランジスタに用いるというこ
と、及び信号伝播経路を実質的に決めていると見なされ
るトランジスタや信号伝播時間を実質的に決めていると
見なされるトランジスタは、バイポーラ型トランジスタ
によって構成するということである。この様にＭＯＳＦ
ＥＴとバイポーラ型トランジスタとの利用方法を限定す
ることによって、動作の高速な回路が形成される。

【００２１】図５ないし図８は、この発明が適用された
バイポーラ−ＣＭＯＳ構成のスタティック型ＲＡＭの一
実施例の回路図が示されている。図５には、上記スタテ
ィック型ＲＡＭにおける入力バッファとプリデコーダ回
路の一実施例が示されている。この実施例では、２ビッ
トのアドレス信号Ａ０，Ａ１に対応した入力バッファ
と、その相補出力信号を受けてレベルシフトを行うとと
もに４通りのプリデコード信号ＸＤ１０〜ＸＤ１３を形
成するプリデコード回路が例示的に示されている。上記
入力バッファは、ＥＣＬレベルのアドレス信号Ａ０，Ａ
１に対応したＥＣＬ回路から構成される。これらの入力
バッファは、ＥＣＬレベルのアドレス信号Ａ０，Ａ１を
受けて、上記アドレス信号Ａ０，Ａ１と同相の内部アド
レス信号ａ０，ａ１及び逆相の内部アドレス信号ａ０
ｂ，ａ１ｂを形成する。上記相補アドレス信号ａ０，ａ
０ｂ及びａ１，ａ１ｂは、レベルシフトとワイヤード論
理を採るためのエミッタフォロワトランジスタのベース
に入力される。同図では、マルチエミッタ構造のトラン
ジスタを用いるように表されているが、マルチエミッタ
構造のトランジスタを用いるもの他、ベースとコレクタ
とを共通接続した２つのトランジスタから構成してもよ
い。

【００２２】内部アドレス信号ａ０，ａ１を受けるトラ
ンジスタの１つのエミッタを共通化されて定電流負荷を
構成するＮチャンネル型ＭＯＳＦＥＴが設けられる。こ
れにより、両信号ａ０，ａ１が共にロウレベルのときに
ロウレベルになるというワイヤードオア論理により形成
されるプリデコード信号ＸＤ１０が形成される。また、
内部アドレス信号ａ０ｂとａ１を受けるトランジスタの
１つのエミッタを共通化して上記同様な定電流負荷を構
成するＮチャンネル型ＭＯＳＦＥＴが接続されてる。こ
れにより、両信号ａ０ｂ，ａ１が共にロウレベルのとき
にロウレベルになるというワイヤードオア論理により形
成されるプリデコード信号ＸＤ１１が形成される。以
下、同様にして、残りのアドレス信号の組み合わせａ
０，ａ１ｂ及びａ０ｂ，ａ１ｂによりプリデコード信号
ＸＤ１２，ＸＤ１３が形成される。これらのプリデコー
ド信号ＸＤ１０，ＸＤ１１，ＸＤ１２，ＸＤ１３は、図
１ないし図４の入力信号ＸＤ１，ＸＤ２として利用され
る。上記の定電流負荷ＭＯＳＦＥＴには、定電圧ＶＩＥ
が供給されることにより定電流が形成される。

【００２３】図６には、定電圧ＶＩＥ及びＶＥＭの電圧
発生回路の一実施例が示されている。定電圧ＶＩＥは上
記のような定電流負荷ＭＯＳＦＥＴのゲートに供給され
る定電圧であり、定電圧ＶＥＭはメモリアレイの動作電
圧、言い換えるならば、ＣＭＯＳ回路の動作電源電圧と
される。ＥＣＬ回路における定電圧Ｖｃｓを受けるトラ
ンジスタＱ１のエミッタに抵抗Ｒ１を接続して、抵抗Ｒ
１に定電流が流れるようにされる。この定電流は電流ミ
ラー形態のＰチャンネル型ＭＯＳＦＥＴＭＰ１，ＭＰ２
により共にダイオード形態のトランジスタＱ２とＮチャ
ンネル型ＭＯＳＦＥＴＭＮ１からなる直列回路に流れる
ようにされる。上記ダイオード形態のトランジスタＱ２
は、レベルシフト回路を構成し、ＭＯＳＦＥＴＭＮ１の
しきい値電圧に対応した定電圧ＶTHがエミッタフォロワ
出力トランジスタＱ３通して上記定電圧ＶＩＥとして出
力される。定電圧ＶＢＢを受けるＭＯＳＦＥＴＭＮ２
は、上記エミッタフォロワ出力トランジスタＱ３の負荷
とされる。この構成では、定電圧ＶＩＥが上記ＭＯＳＦ
ＥＴＭＮ１のしきい値電圧ＶTHに対応しているから、こ
の定電圧ＶＩＥを受けるＮチャンネル型ＭＯＳＦＥＴＭ
Ｎ３，ＭＮ４及びＭＮ５等には、上記抵抗Ｒ１により形
成された定電流に従った定電流が形成される。例えば、
Ｐチャンネル型ＭＯＳＦＥＴＭＰ１とＭＰ２の素子サイ
ズを等しく設定し、抵抗Ｒ１により形成された同じ定電
流をＮチャンネル型ＭＯＳＦＥＴＭＮ１に流すようにし
た場合、このＭＯＳＦＥＴＭＮ１とＭＮ３〜ＭＮ５等の
サイズを等しくすると、これらのＭＯＳＦＥＴＭＮ３〜
ＭＮ５には上記ＭＯＳＦＥＴＭＮ１と同じ定電流、言い
換えるならば、抵抗Ｒ１に流れる定電流が流れるように
される。

【００２４】したがって、同図のＭＯＳＦＥＴＭＮ３の
サイズを前記図１ないし図４の電流スイッチ回路の定電
流Ｉｃｓを形成するＮチャンネル型ＭＯＳＦＥＴのサイ
ズと等しく設定して同じ定電流が流れるようにし、抵抗
Ｒ２の抵抗値を前記電流スイッチ回路の抵抗ＲＣ１等と
等しく設定する。そして、電流スイッチ回路におけるロ
ウレベルの出力信号と等しいレベルの設定をダーリント
ン形態のエミッタフォロワ出力トランジスタＱ４，Ｑ５
を通して出力させることにより、前記図１ないし図４の
出力信号のロウレベルと等しく設定された定電圧ＶＥＭ
を形成することができる。ここで、ＭＯＳＦＥＴＭＮ４
及びＭＮ５は、上記エミッタフォロワ出力トランジスタ
Ｑ４，Ｑ５の負荷を構成し、図１ないし図４の前記レベ
ル変換回路における定電流Ｉｅｆと等しくなるように設
定される。この構成では、プロセスバラツキがあって
も、レベル変換回路の出力信号のロウレベルと、そのレ
ベル変換出力を受けるＣＭＯＳ回路のロウレベル側の動
作電圧ＶＥＭが連動して変化し、実質的にこれらのプロ
セスバラツキの影響を受けなくすることができる。

【００２５】図７には、メモリアレイ部とその周辺回路
の一実施例の回路図が示されている。同図には、１本の
ワード線Ｗ、１つのワード線選択回路、１つのメモリセ
ルＭＣ、一対の相補データ線ＤＴ，ＤＢ、及びその負荷
回路、ライトリカバリ回路、センスアンプ及びカラムス
イッチ回路が例示的に示されている。また、上記センス
アンプに対応した出力回路と、データ入力回路ＩＢも合
わせて描かれている。

【００２６】メモリセルＭＣは、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ
インバータ回路の入力と出力とが交差接続されたＣＭＯ
Ｓラッチ回路と、その入出力ノードと相補データ線Ｄ
Ｔ，ＤＢとの間に設けられたアドレス選択用の伝送ゲー
トＭＯＳＦＥＴから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は前記図６の電圧発生回路により形成された
定電圧ＶＥＭが用いられる。この実施例のメモリセル
は、完全ＣＭＯＳ構成のメモリセルを用いるものである
が、Ｐチャンネル型ＭＯＳＦＥＴに代えて、ポリシリコ
ン層等からなる高抵抗負荷を用いるものであってもよ
い。この高抵抗負荷は、Ｎチャンネル型ＭＯＳＦＥＴの
ゲートに蓄積された記憶レベルが、ドレインリーク電流
によって失われない程度の微小な電流を流すような高抵
抗値にされる。それ故、高抵抗負荷は、通常のレシオ型
インバータ回路における負荷とは随分意味が異なる。こ
のような高抵抗負荷を用いた場合には、メモリセルのサ
イズ（専有面積）を大幅に低減できる。しかしながら、
メモリセルのロウレベル側の動作電圧が−３．２Ｖ〜−
３．３Ｖのような値にされると、メモリセルの動作が不
安定となる場合があるため、完全ＣＭＯＳ型のメモリセ
ルの利用が好ましい。

【００２７】メモリセルの伝送ゲートＭＯＳＦＥＴのゲ
ートは、対応するワード線に接続される。このワード線
Ｗは、前記図１ないし図４等により構成された論理機能
を持つレベル変化回路により構成されたワード線選択回
路ＮＯＲ１により駆動される。前記レベル変換回路にお
ける電流スイッチ回路の入力トランジスタに、前記図５
に示したようなプリデコード信号を入力することによ
り、１つのワード線の選択信号が形成される。例えば、
３入力のノアゲート回路ＮＯＲ１の入力の１つに前記図
５に示したようなプリデコード回路の１つの出力信号を
入力し、他の１つの入力にアドレス信号Ａ２，Ａ３に対
応した同様なプリデコード出力信号を供給し、残り１つ
の入力にアドレス信号Ａ４〜Ａ６からなる同様なプリデ
コード出力信号を入力した場合には、１２８本のワード
線の中から１つのワード線を選択するような回路構成が
実現でき、上記のプリデコード信号が全てロウレベルに
された１つのワード線選択回路からワード線選択信号が
形成される。

【００２８】相補データ線ＤＴ，ＤＢには、Ｐチャンネ
ル型ＭＯＳＦＥＴＭＰ１，ＭＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３，ＭＰ４のソース，ドレインパスが並列形態に設
けられる。これらのＭＯＳＦＥＴＭＰ３，ＭＰ４のゲー
トには、書き込み制御信号ＷＥ１が供給されることによ
り、書き込み動作以外のときにオン状態にされる。言い
換えるならぱ、上記ＭＯＳＦＥＴＭＰ３，ＭＰ４は、Ｍ
ＯＳＦＥＴＭＰ１，ＭＰ２とともに読み出し動作のとき
のデータ線負荷を構成する。すなわち、読み出し動作の
ときには、相補データ線の信号振幅を制限して高速読み
出しを実現する。これに対して、書き込み動作のときに
は、制御信号ＷＥ１により上記比較的大きなコンダクタ
ンスを持つＭＯＳＦＥＴＭＰ３，ＭＰ４がオフ状態にさ
れ、相補データ線ＤＴ，ＤＢに対する負荷が小さなコン
ダクタンスしか持たないＭＯＳＦＥＴＭＰ１，ＭＰ２で
構成されるようにすることにより相補データ線に伝えら
れる書き込みデータの信号振幅を大きくして高速書き込
みを行うようにするものである。

【００２９】上記負荷回路には、ダイオード接続された
トランジスタＱ３，Ｑ４によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線ＤＴ，
ＤＢの信号振幅のハイレベルは、−２ＶBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線ＤＴ，ＤＢの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線ＤＴ又はＤＢに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−２ＶBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶ＭＯＳＦＥＴの
ゲート電位は、伝送ゲートＭＯＳＦＥＴを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った記憶ＭＯＳＦＥＴがオン状態なって情報の反転書き
込みが行われるからである。

【００３０】相補データ線ＤＴ，ＤＢは、カラムスイッ
チ用のＮチャンネル型ＭＯＳＦＥＴＭＮ３，ＭＮ４を介
して一対の共通相補データ線ＣＤＴ，ＣＤＢに接続され
る。この共通相補データ線ＣＤＴ，ＣＤＢには、書き込
みデータを伝えるデータ入力バッファＩＢの出力端子が
接続される。上記カラムスイッチのＭＯＳＦＥＴＭＮ
３，ＭＮ４のゲートには、前記同様なレベル変換回路に
より構成されたノアゲート回路ＮＯＲ２により形成され
たカラム選択信号Ｙが供給される。これらのノアゲート
回路ＮＯＲ２においても、前記同様なプリデコーダ回路
により形成されたプリデコード信号が供給されて、カラ
ム選択信号が形成される。例えば、メモリアレイが１２
８×１２８のメモリセルから構成され、１６ビットの単
位でメモリセルをアクセスするようにする場合、ワード
線Ｗが１２８本、相補データ線ＤＴ，ＤＢが１２８対と
され、共通相補データ線が１６対設けられる。すなわ
ち、８対のデータ線ＤＴ，ＤＢに対して１対の共通相補
データ線ＣＤＴ，ＣＤＢが設けられる。この構成では、
カラムスイッチ用のプリデコード信号は、３ビットのア
ドレス信号Ａ７〜Ａ９から８通りのプリデコード信号を
形成する。この場合には、プリデコード信号は１つとな
るから、レベル変換回路ＮＯＲ２は１入力となり、前記
電流スイッチ回路の論理機能が省略される。上記レベル
変換回路ＮＯＲ２により形成されたカラム選択信号Ｙ
は、１６対の相補データ線を１６対の共通相補データ線
と接続するカラムスイッチ用のＭＯＳＦＥＴのゲートに
共通に供給される。

【００３１】相補データ線ＤＴ，ＤＢには、センスアン
プを構成する差動トランジスタＱ５，Ｑ６のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタＱ５，Ｑ６の共通エ
ミッタには、カラム選択信号Ｙを受けるスイッチＭＯＳ
ＦＥＴＭＮ１を介して定電流ＭＯＳＦＥＴＭＮ２に接続
される。この定電流ＭＯＳＦＥＴＭＮ２のゲートには、
前記定電圧ＶＩＥが供給されて定電流を形成する。この
定電流ＭＯＳＦＥＴＭＮ２は、上記のように１２８×１
２８のメモリセルから１６ビットの単位でメモリアクセ
スを行う場合、前記８通りのカラムアドレスに対応した
８個のセンスアンプ用の定電流ＭＯＳＦＥＴに対して共
通に設けられる。

【００３２】上記差動トランジスタＱ５，Ｑ６のコレク
タは、電流／電圧変換回路に入力される。すなわち、上
記トランジスタＱ５，Ｑ６のコレクタは、定電圧ＶＩＥ
を受けるＭＯＳＦＥＴにより形成された定電流が流れる
ところの抵抗Ｒ２で形成されたバイアス電圧をそのベー
スに受けるトランジスタＱ７，Ｑ８のエミッタに接続さ
れる。これらのトランジスタＱ７，Ｑ８のエミッタに
は、定電圧ＶＩＥを受ける定電流ＭＯＳＦＥＴＭＮ５，
ＭＮ７が設けられ、電流／電圧変換用の抵抗Ｒ１，Ｒ３
が設けられる。相補データ線ＤＴ，ＤＢには、選択され
たメモリセルの記憶情報に対応したハイレベル／ロウレ
ベルが出力される。このハイレベル／ロウレベルを受け
てセンスアンプを構成する差動トランジスタＱ５，Ｑ６
がオン／オフ状態にされる。そして、カラム選択信号Ｙ
によりオン状態にされたＭＯＳＦＥＴＭＮ１等を介して
定電流が上記差動トランジスタのオン／オフ状態に対応
して上記抵抗Ｒ１又はＲ３に流れる。これら抵抗Ｒ１と
Ｒ３により電圧信号に変換された読み出し信号は、トラ
ンジスタＱ９，Ｑ１０及びエミッタ抵抗Ｒ４，Ｒ５から
なるエミッタフォロワ回路を介して出力バッファＯＢに
入力される。この出力バッファＯＢは、ＥＣＬ回路から
構成され上記電圧変換された読み出し信号にしたがった
ＥＣＬレベルの出力信号Ｄｏを出力する。

【００３３】トランジスタＱ１とＱ２は、ライトリカバ
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号ＷＲＣによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線ＤＴ，ＤＢのリセットを高速に行
う。上記リカバリ信号ＷＲＣは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線ＤＴ，ＤＢは、トランジスタＱ１，Ｑ２が、上記リカ
バリ信号ＷＲＣを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路（トラン
ジスタＱ３，Ｑ４）回路に対応したバイアスレベル−２
ＶBEと等しいレベルにされる。

【００３４】図８には、制御信号発生回路の一実施例の
回路図が示されている。同図の回路は、前記図２のレベ
ル変換回路の一部が次のように変更されて構成される。
ＥＣＬレベルの書き込みパルスＷＴＰは、エミッタフォ
ロワトランジスタＱ８と定電流ＭＯＳＦＥＴＭＮ８から
なるレベルシフト回路を介して前記同様な電流スイッチ
回路を構成するトランジスタＱ１のベースに供給され
る。そして、この電流スイッチ回路により前記同様にレ
ベル増幅し、エミッタフォロワトランジスタＱ４，Ｑ５
及び出力トランジスタＱ６を用いて制御信号ＷＥ１が形
成される。この実施例では、出力トランジスタＱ６のエ
ミッタから制御信号ＷＥ１が出力される。この出力トラ
ンジスタＱ６のエミッタには、前記同様にアクティブプ
ルダウン用のＮチャンネル型ＭＯＳＦＥＴＭＮ５とレベ
ルシフト用のダイオードＤ（又はダイオード接続された
トランジスタＱ７）を介して定電流ＭＯＳＦＥＴＭＮ６
が設けられる。この実施例では、アクティブプルアップ
用のＰチャンネル型ＭＯＳＦＥＴが省略される。この理
由は、相補データ線ＤＴ，ＤＢには、前記バイアス回路
によって−２ＶBEのような低い電位が供給されること対
応している。すなわち、Ｐチャンネル型ＭＯＳＦＥＴＭ
Ｐ３，ＭＰ４をオフ状態にするためのハイレベルは、前
記−２ＶBEであればよく、ダーリントン形態のトランジ
スタＱ５，Ｑ６によりそれに対応したハイレベルの出力
信号を形成することができるからである。

【００３５】上記のようにアクティブプルアップ用のＰ
チャンネル型ＭＯＳＦＥＴを省略した回路は、データ入
力バッファＩＢにも利用することができる。すなわち、
データ入力バッファＩＢでは、上記のように相補データ
線ＤＴ，ＤＢのハイレベルが−２ＶBEに制限されている
とともに、メモリセルの反転書き込みは前述のように相
補データ線に伝えられるロウレベルにより実質的に行え
るからである。以上の実施例のスタティック型ＲＡＭ
は、１２８×１２８のような比較的小さな記憶容量しか
持たない。それ故、特に制限されないが、ＥＣＬゲート
アレイやＥＣＬ構成の半導体集積回路装置に内蔵される
内部メモリに好適なものである。この場合、ＥＣＬレベ
ルのアドレス信号や制御信号及びデータ信号は、スタテ
ィック型ＲＡＭからみた場合に外部信号であればよく、
必ずしも半導体集積回路装置の外部信号であるという意
味ではない。

【００３６】図９には、図１のレベル変換回路を基本に
した論理ゲート回路の一実施例の回路図が示されてい
る。前記のようにレベル変換回路は、電流スイッチ回路
により論理機能を持たせることができるこの他、出力ト
ランジスタＱ６のエミッタを、ブラックボックスにより
示された同様な他のレベル変換回路の出力トランジスタ
のエミッタと共通化して、共通に定電流負荷Ｉｅｆを設
けるものである。この構成では、レベル変換回路の出力
においても論理を採ることができるとともに、その出力
信号ＸによりＣＭＯＳ回路を直接駆動することができ
る。このように、この発明に係るレベル変換回路は、ス
タティック型ＲＡＭのようなメモリ回路のワード線やデ
ータ線のアドレス選択回路の他、ＥＣＬインターフェイ
スのＣＭＯＳ回路におけるレベル変換回路として広く利
用できるものである。

【００３７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 入力信号と参照電圧とを受ける差動トランジス
タを含む電流スイッチ回路により必要な信号レベルに増
幅された一対の相補出力信号を一対のエミッタフォロワ
回路に入力し、一方のエミッタフォロワ回路の出力信号
によりエミッタフォロワ出力トランジスタを駆動し、上
記他方のエミッタフォロワ回路の出力信号によりエミッ
タフォロワ出力トランジスタの負荷手段との間に設けら
れたＮチャンネル型ＭＯＳＦＥＴを駆動してレベル変換
された出力信号を形成する。この構成では、直接的に上
記エミッタフォロワ出力トランジスタを駆動できるの
で、レベル変換動作の高速化が実現できるという効果が
得られる。

【００３８】（２） 上記出力トランジスタのコレクタ
とベースとの間には、上記他方のエミッタフォロワ回路
の出力信号を受けるＰチャンネル型ＭＯＳＦＥＴを設け
ることにより、上記出力トランジスタのベース電位を接
地電位のようなハイレベルにできるので、出力信号のハ
イレベル側のレベル損失を少なくできるという効果が得
られる。 （３） 上記一対のエミッタフォロワ回路に他方の入力
信号を受けるＮチャンネル型ＭＯＳＦＥＴを介して共通
の定電流源を設けることにより、レベル変換回路の低消
費電力化と高速化が可能になるという効果が得られる。 （４） 上記（１）ないし（３）により、ＥＣＬインタ
ーフェイスのバイポーラ−ＣＭＯＳ構成のスタティック
型ＲＡＭの回路の簡素化と高速化が可能になるという効
果が得られる。

【００３９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
入力信号はＥＣＬレベルの他、それと同様な小振幅の信
号であればよい。また、動作電圧としてはＥＣＬ回路の
ように負の電圧を用いるもの他正の電圧を用いるもので
あってもよい。ＣＭＯＳ回路は、前記のようなメモリア
レイの他、ゲートアレイ等のような論理回路から構成さ
れるものであってもよい。また、ＥＣＬインターフェイ
スのスタティック型ＲＡＭは、前記のように半導体集積
回路装置に内蔵されるもの他、１つの半導体記憶装置を
構成するものであってもよいことはいうまでもない。

【００４０】また、上記実施例は、カラムセンス方式
（ダイレクトセンス方式）、すなわち、一対相補データ
線に１つのセンスアンプが直接結合されるようなセンス
方式に、本発明を適用した場合について説明したが、そ
れに限定されるものではなく、特開昭６０−１７００９
０号公報（対応米国特許公報４，７１３，７９６９）開
示されるようなコモンセンス方式のスタティック型ＲＡ
Ｍにも適用可能であることは言うまでもない。ここで言
うコモンセンス方式とは、複数対の相補データ線に対し
て１つのセンスアンプが設けられるようなセンス方式と
される。この発明は、レベル変換回路を含む各種半導体
集積回路装置に広く利用できるものである。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力信号と参照電圧とを受
ける差動トランジスタを含む電流スイッチ回路により必
要な信号レベルに増幅して一対の相補出力信号を一対の
エミッタフォロワ回路に入力し、一方のエミッタフォロ
ワ回路の出力信号によりエミッタフォロワ出力トランジ
スタを駆動し、上記他方のエミッタフォロワ回路の出力
信号により出力トランジスタの負荷手段との間に設けら
れたＮチャンネル型ＭＯＳＦＥＴを駆動してレベル変換
された出力信号を形成する。この構成では、直接的に出
力トランジスタを駆動できる動作の高速化が実現でき
る。

【図面の簡単な説明】

【図１】この発明に係るレベル変換回路の一実施例を示
す回路図である。

【図２】この発明に係るレベル変換回路の他の一実施例
を示す回路図である。

【図３】この発明に係るレベル変換回路の他の一実施例
を示す回路図である。

【図４】この発明に係るレベル変換回路の更に他の一実
施例を示す回路図である。

【図５】この発明が適用されたスタティック型ＲＡＭに
おけるアドレスバッファとプリデコーダ回路の一実施例
を示す回路図である。

【図６】定電圧ＶＩＥ及びＶＥＭを形成する電圧発生回
路の一実施例を示す回路図である。

【図７】この発明に係るスタティック型ＲＡＭにおける
メモリアレイ部とその周辺回路の一実施例を示す回路
図、

【図８】この発明に係るスタティック型ＲＡＭにおける
制御信号発生回路の一実施例を示す回路図である。

【図９】この発明に係るレベル変換回路の更に他の一実
施例を示す回路図である。

【符号の説明】

ＭＣ…メモリセル、Ｉｃｓ，Ｉｅｆ…定電流源、Ｗ…ワ
ード線、ＤＴ，ＤＢ…相補データ線、ＩＢ…データ入力
バッファ、ＯＢ…データ出力バッファ、ＮＯＲ１，ＮＯ
Ｒ２…ノアゲート回路（選択回路）、ＣＤＴ，ＣＤＢ…
共通相補データ線。Ｑ１〜Ｑ１０…トランジスタ、Ｍ
Ｎ，ＭＮ１〜ＭＮ８…Ｎチャンネル型ＭＯＳＦＥＴ、Ｍ
Ｐ，ＭＰ１〜ＭＰ４…Ｐチャンネル型ＭＯＳＦＥＴ、Ｒ
１〜Ｒ５，ＲＣ１，ＲＣ２…抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 佳代子 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 平２−265095（ＪＰ，Ａ) 特開 昭64−46290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号と参照電圧とを受けて入力信号
   に対してレベル増幅された出力信号を形成する差動トラ
   ンジスタを含む電流スイッチ回路と、電流スイッチ回路
   の一対の相補出力信号を受ける一対のエミッタフォロワ
   回路と、上記一方のエミッタフォロワ回路の出力信号を
   受けて出力信号を形成するエミッタフォロワ出力トラン
   ジスタと、上記他方のエミッタフォロワ回路の出力信号
   を受け、上記出力トランジスタの負荷手段との間に設け
   られたＮチャンネル型ＭＯＳＦＥＴとを含むことを特徴
   とする半導体集積回路装置。
2. 【請求項２】 上記出力トランジスタのコレクタとベー
   スとの間には、上記他方のエミッタフォロワ回路の出力
   信号を受けるＰチャンネル型ＭＯＳＦＥＴが設けられる
   ものであることを特徴とする請求項１の半導体集積回路
   装置。
3. 【請求項３】 上記一対のエミッタフォロワ回路には、
   それぞれ他方の入力信号を受けるＮチャンネル型ＭＯＳ
   ＦＥＴを介して共通の定電流源が負荷として設けられる
   ものであることを特徴とする請求項１又請求項２の半導
   体集積回路装置。
4. 【請求項４】 上記電流スイッチ回路は、複数の入力信
   号に対応して並列接続された複数のトランジスタを含む
   ものであることを特徴とする請求項１、請求項２又は請
   求項３の半導体集積回路装置。
5. 【請求項５】 上記入力信号は、ロウレベル側にレベル
   シフトされたＥＣＬレベルの信号であることを特徴とす
   る請求項１、請求項２、請求項３又は請求項４の半導体
   集積回路装置。
6. 【請求項６】 上記出力トランジスタから出力される信
   号は、上記ＣＭＯＳ回路に対応した信号振幅に設定され
   るものであることを特徴とする請求項１、請求項２、請
   求項３、請求項４又は請求項５の半導体集積回路装置。
7. 【請求項７】 上記出力トランジスタから出力される信
   号は、ＣＭＯＳ構成のスタティック型メモリセルのワー
   ド線、カラム選択線の選択信号として用いられるもので
   あることを特徴とする請求項１、請求項２、請求項３、
   請求項４、請求項５又は請求項６の半導体集積回路装
   置。
8. 【請求項８】 上記スタティック型メモリセルの動作電
   圧は、上記出力トランジスタにより形成されるロウレベ
   ルとほぼ等しく設定されるものであることを特徴とする
   請求項７の半導体集積回路装置。