KR100424510B1 - 반도체기억장치및센스회로방식 - Google Patents
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Abstract
스테이틱형 RAM(랜덤 액세스 메모리)을 포함하는 반도체기억장치에 관한 것으로서, 비교적 간단한 제조프로세스에 의해 고집적화와 고속화 및 저전압까지의 동작을 가능하게한 스테이틱형 RAM을 제공하기 위해, 여러개의 메모리 어레이 중 1개의 상보테이타선쌍이 컬럼스위치에 의해 접속되는 서브공통 데이타선쌍에 1대1로 대응하고 그 컬렉터가 전원전압에 접속된 에미터 플로워 트랜지스터만으로 이루어지는 프리앰프를 마련하고 이러한 프리앰프에는 선택시에 온상태로 되어 서브공통 데이타선쌍을 트랜지스터의 베이스에 접속하는 제1 스위치 및 비선택시에 온상태로 되어 서브공통 데이타선쌍의 리드신호에 대해서 저 전위로 된 소정의 바이어스 전압을 전달하는 제2 스위치를 마련하고, 에미터 플로워 트랜지스터의 에미터를 공통화해서 공통에미터선을 구성하여 CMOS 구성의 메인앰프의 1쌍의 입력단자에 접속시키는 구성으로 하였다.
이러한 구성에 의해 전원전압을 기준으로 한 저진폭의 리드신호가 1단의 에미터 플로워 트랜지스터와 CMOS구성의 메인앰프에 의해 신호진폭이 실행되므로 저전압까지 동작가능하게 되고, 에미터 플로워가 리드경로에 마련되어 있으므로 고속리드가 가능함과 동시에 바이플라형 트랜지스터는 컬렉터가 전원전압에 접속되는 것 밖에 사용하지 않으므로, 제조프로세스가 간단하고 또한 소자분리가 간단하게 되어 고집적화가 도모된다는 효과가 있다.
Description
본 발명은 스테이틱형 RAM(랜덤 액세스 메모리)을 포함하는 반도체 기억장치에 관한 것으로서, 주로 바이플라형 트랜지스터와 CMOS(상보형MOS)회로를 조합시켜서 이루어지는 고속RAM에 이용해서 유효한 기술에 관한 것이다.
또, 본 발명은 메모리셀 등으로부터의 신호를 버스선상으로 송출하기 위해 사용해서 적합한 센스회로방식에 관한 것으로서 특히, 전류증폭회로와 전압증폭회로를 조합해서 소진폭데이타의 전송을 고속으로 실행할 수 있고, 저소비 전력으로 동작가능하고 또한 고집적회로화에 적합한 센스회로방식에 관한 것이다.
바이폴라형 트랜지스터와 CMOS회로를 조합해서 이루어지는 Bi-CMOS구성의 스테이틱형 RAM이 있다. 이와 같은 Bi-CMOS구성의 스테이틱형 RAM에 있어서의 메모리셀로부터의 리드를 동작의 고속화를 위해 프리앰프로서 에미터 플로워 트랜지스터를 사용한 것이 있다.
메모리셀이 접속된 상보데이타선쌍 또는 여러개의 상보데이타선쌍 중에서 컬럼스위치에 의해 선택된 것을 에미터 플로워 트랜지스터의 베이스에 접속하고, 이러한 에미터 플로워 트랜지스터의 에미터를 비선택으로되는 상보데이타선쌍 또는 상기 다른 공통화된 상보데이타선에 마련된 에미터 플로워 트랜지스터의 에미터와 공통화하고, 비선택의 트랜지스터의 베이스전위를 상대적으로 낮게 바이어스해 두는 것에 의해 이러한 에미터 플로워 트랜지스터를 차동형태로 동작시켜서 선택된 것의 신호를 메인앰프에 공급하는 구성으로 한 것이 있다. 이와 같은 스테이틱형 RAM의 예로서 일본국 특허공개 공보 소화62-245592가 있다.
또, 일본국 특허공개 공보 소화62-154287은 1쌍의 입력단자에 결합된 베이스를 갖는 1쌍의 바이폴라형 트랜지스터를 갖는 센스앰프를 개시 하고 있다.
또, 메모리 어레이로부터의 출력신호를 버스선상으로 송출하는 센스회로에 관한 종래기술로서 예를 들면 일본국 특허공개 공보 평성2-308489에 기재된 기술이 알려져 있다.
도 11은 이러한 종류의 종래기술에 의한 센스회로의 구성예를 도시한 블럭도이다. 도 11에 있어서, (100)은 메모리셀 어레이, (103)은 버스선, (601)은 중간앰프, (602)는 메인앰프이다.
도시한 종래기술에 의한 센스회로는 여러개의 메모리 어레이의 각각에 대응해서 마련되고, 메모리셀 어레이로부터의 상보신호를 전압증폭하는 여러개의 중간앰프(601), 여러개의 중간앰프(601)로부터의 출력신호가 다중화해서 탑재되는 버스선(103)에 접속되고, 이 버스선(103)상의 신호를 전력증폭해서 출력하는 메인앰프(602)를 구비하고 메모리 어레이로부터의 상보신호를 여러단으로 증폭하고, 전송하도록 구성되어 있다. 또, 도시하지 않지만 센스회로의 고속화를 위해 이퀄라이즈회로가 사용되는 경우가 있고, 이 경우 이퀄라이즈회로는 메모리셀 어레이 (100)의 출력부 및 각 앰프(601), (602)의 입력부에 마련된다.
상기의 Bi-CMOS회로는 상기와 같이 메모리셀로부터의 리드신호가 에미터 플로워 트랜지스터를 거쳐서 얻는 것이기 때문에 비교적 큰 기생 용량을 갖는 공통데이타선쌍 등을 고속으로 구동할 수 있으므로 상기와 같은 리드신호계에 CMOS회로를 사용한 것에 비해 대폭으로 리드 동작의 고속화가 가능하게 된다. 그러나, 상기의스테이틱형 RAM에 있어서는 전적으로 리드동작의 고속화에만 중점을 두고 있어 스테이틱형 RAM에 요구되어 있는 다른 중요한 특성 등인 고집적화(대기억 용량화), 제조프로세스의 간소화 또는 동작전압의 저전압화라는 점에 배려가 되어 있지 않다는 문제가 있다.
본 발명의 목적은 비교적 간단한 제조프로세스에 의해 고집적화와 고속화 및 저전압까지의 동작을 가능하게 한 스테이틱형 RAM을 제공하는 것이다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1은 본 발명에 관한 스테이틱형 RAM의 1실시예를 도시한 전체 개략 블럭도,
도 2는 도 1의 메모리어레이 MABY1의 1실시예를 도시한 회로도,
도 3은 도 1의 프리센스앰프와 라이트 앰프의 1실시예를 도시한 회로도,
도 4는 도 1의 메인앰프의 1실시예를 도시한 회로도,
도 5는 본 발명에 관한 스테이틱형 RAM에 사용되는 소자의 1실시예를 도시한 개략 소자구조 단면도,
도 6은 본 발명의 제 1 실시예의 구성을 도시한 블럭도,
도 7은 본 발명의 제2 실시예의 구성을 도시한 회로도,
도 8은 본 발명의 제3 실시예의 구성을 도시한 블럭도,
도 9는 본 발명의 제4 실시예의 구성을 도시한 블럭도,
도 10은 본 발명의 제5 실시예의 구성을 도시한 회로도,
도 11은 종래기술에 의한 센스회로의 구성예를 도시한 블럭도.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 여러개의 메모리 어레이 중의 1개의 상보데이타 선쌍이 컬럼스위치에 의해 접속되는 서브공통데이타 선쌍에 1대 1로 대응해서 그 컬렉터가 전원전압에 접속된 에미터 플로워 트랜지스터만으로 이루어지는 프리앰프를 마련하고 이러한 프리앰프에는 선택시에 온 상태로 되어 상기 서브공통데이타선쌍을 상기 트랜지스터의 베이스에 접속하는 제1 스위치 및 비선택시에 온상태로 되어 상기 서브 공통데이타선쌍의 리드신호에 대해서 저전위로 된 소정의 바이어스전압을 전달하는 제2 스위치를 마련하고, 상기 에미터 플로워 트랜지스터의 에미터를 공통화해서 공통에미터선을 구성하여 CMOS구성의 메인앰프의 1쌍의 입력 단자에 접속시킨다.
상기한 수단에 의하면, 상보데이타선이나 서브공통데이타선의 전위는 전원전압을 기준으로 해서 리드신호가 얻어지고, 1단의 에미터 플로워 트랜지스터와 CMOS구성의 메인앰프에 의해 신호증폭이 실행되므로 저전압까지 동작가능하게 되고, 상기 에미터 플로워가 리드경로에 마련되어 있으므로 고속리드가 가능함과 동시에 바이폴라형 트랜지스터는 컬렉터가 전원전압에 접속된 것 밖에 사용하고 있지 않으므로, 제조프로세스가 간단하고 또한 소자분리가 간단하게 되어 고집적화가 도모된다.
또, 설명하면, 일반적으로 버스선상의 신호전송은 버스선의 부하용량의 층방전과 저항부에서의 IR강하에 의한 전압변화를 매체로서 실행되므로, 버스선부의 신호전송의 지연시간이 신호진폭에 비례해서 증대한다. 이 때문에, 도 11에 도시한 상기 종래기술에 의한 센스회로는 중간앰프(601)에 의해 신호진폭을 증폭하는 것이므로, 그 이후의 버스선부에서의 신호의 전송에 있어서의 지연시간이 증가한다는 문제점을 갖고 있다.
또, 상기 종래 기술은 중간앰프를 구성하는 차동앰프 등에 소비되는 소비전류가 크고, 신호의 자기지연이 있으므로, 저소비전류, 고속동작에 적합하지 않아 집적도를 크게 할 수 없다는 문제점을 갖고 있다.
또, 상기 종래기술은 센스회로의 고속화를 위해 이퀄라이즈회로를 사용하는 경우, 버스선에 진폭이 남으면, 중간앰프에 의해 그것이 증폭되므로, 그 이후의 버스선 및 회로부에서 이퀄라이즈의 효과를 발휘할 수 없고 또, 이것을 예측하는 만큼의 이퀄라이즈능력의 향상을 도모할 필요가 있어 각 버스선에 이퀄라이즈용 회로를 삽입하는 것이 필요로 된다는 문제점을 갖고 있다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하고, 소진폭의 데이타전송을 실행하는 것에 의해 고속이고 저소비전력의 동작이 가능하고 또한 고집적화를 도모할 수 있는 센스회로방식을 제공하는 것이다.
본 발명에 의하면, 여러개의 메모리셀 어레이 등으로부터의 상보신호의 전송선인 여러조의 버스선의 각각에 전류증폭회로를 접속하고, 이들의 전류증폭회로의 출력을 다중화해서 전송하는 1쌍의 버스선에 전압증폭회로를 접속하는 것에 의해 달성된다. 그리고, 전류증폭회로는 데이타를 다중화해서 전송하는 버스선으로의 데이타의 전송의 전환과 전류 증폭을 실행하는 기능을 갖는다(이하, 이와 같은 본 발명에 의한 기능을 갖는 전류증폭회로를 멀티플렉스 전류증폭회로라 한다).
멀티플렉스 전류증폭회로는 진폭의 증폭을 실행하는 일 없이 전류만의 증폭을 실행하고 또, 데이타를 다중화해서 전송하는 버스선으로 출력하는 데이타 전송의 전환, 즉 소정의 타이밍에서 데이타를 출력하도록 데이타의 전송을 전환하는 것에 의해 출력측의 버스선상에서의 다른 전류증폭회로로부터의 데이타와의 다중화를 실행한다. 또, 전압증폭회로는 이들의 멀티플렉스 전류증폭회로에서 다중화되어 출력된 신호를 필요한 전위레벨까지 전압증폭한다. 이것에 의해 소진폭에서의 데이타전송을 실행할 수 있어 고속이고 저소비전력의 동작을 실행하는 것이 가능하게 되어 고밀도집적화를 실현하는 것이 가능하게 된다.
도 1에는 본 발명에 관한 스테이틱형 RAM의 1실시예의 전체개략 블럭도가 도시되어 있다. 동일도의 각 회로블럭은 단결정실리콘과 같은 1개의 반도체 기판상에 형성된다.
이 실시예에서는 1개의 메모리 어레이MARY는 256개의 워드선과 16의 상보 데이타선쌍으로 구성된다. 이것에 의해 256×16=4096(약 4K)비트의 기억용량을 갖는다. 또한, 워드선은 결함구제를 위한 용장용 워드선이 별도로 마련되므로, 물리적으로는 상기보다 많은 기억용량을 갖는 것이다. 상기와 같은 메모리 어레이MARY1∼MARY6개에 의해 1개의 어레이가 구성된다. 따라서, 1개의 어레이는 4K×6=24K비트의 기억용량을 갖게 된다.
상기 각 메모리 어레이MARY1∼MARY6에는 상기 16의 상보 데이타선쌍 중에서 1개의 상보 데이타선쌍을 선택하기 위한 컬럼스위치YSW1∼YSW6이 마련된다. 이들의 컬럼스위치YSW1∼YSW6은 상기 16의 상보데이타선중에서 선텍된 것을 각각에 대응해서 마련된 서브공통 데이타선쌍에 접속된다. 이와 같은 서브공통 데이타선에 대응해서 프리앰프PSA1∼PSA6과 라이트앰프WA1∼WA6이 마련된다.
상기와 같은 어레이1∼8의 8개에 의해 1개의 모듈(메모리블럭)이 구성된다. 그 때문에 1개의 모듈에서는 24×8=192K비트의 기억용량을 갖게 된다. 이들 모듈내에 마련된 프리앰프PSA의 출력은 공통에미터선에 공통으로 접속된다. 즉, 모듈중에 형성되는 8개의 어레이중, 대응하는 메모리 어레이MARY에 마련된 프리센스앰프PSA의 출력측이 공통에미터선에 접속된다. 상기와 같이 1개의 어레이가 6개의 메모리 어레이MARY로 구성되는 것에 대응해서 공통에미터선은 6쌍의 신호선에 의해 구성된다. 그리고, 이러한 공통에미터선에 대용해서 6개의 메인앰프MSA1∼MSA6과 데이타출력회로 DOB1∼DOB6이 마련되고, 모듈마다 6비트의 단위로 메모리의 리드가 실행된다. 공통에미터선(공통데이타선)은 메인(센스)앰프MSA1∼MSA6에 대응해서 6쌍(CDL1∼CDL6) 마련되어 있다.
상기와 같이 스테이틱형 RAM 전체에서는 합계 6개의 모듈1∼6이 마련되므로, 전체 기억용량은 1152K비트로 된다. 전체 6×6=36비트의 단위에서의 리드가 실행된다. 이와 같은 36비트로 이루어지는 데이타중, 4비트가 에러정정용의 페리티비트로 된다. 따라서, 실질적으로는 32비트단위의 데이타기억을 실행하게 된다. 이러한 32비트를 1워드로 하면, 스테이틱형 RAM전체로는 실질적으로 4K×8=32K 워드의 기억용량을 갖는 것으로 된다.
입력버퍼IB는 어드레스 버퍼ADB, 제어버퍼CDB 및 데이타 입력버퍼DIB로 이루어지고, 어드레스 신호는 워드선의 선택동작을 실행하는 X디코더XDEC와 상기 컬럼스위치의 선택신호 및 어레이의 선택신호를 형성하는 Y디코더YDEC로 공급된다. 또, 제어신호는 도시하지 않은 제어회로에 입력된다. 그리고, 데이타입력버퍼DIB를 통과한 라이트 신호Din은 상기 라이트앰프WA에 공급된다.
이 실시예에서 X디코더는 상기 6개의 메모리 모듈에 대해서 꼬치상태로 된 1개의 워드선을 논리적으로 선택한다. 이와 같은 워드선은 물리적으로 1개의 워드선으로 구성된다는 것에 한정되는 것은 아니다. 워드선의 부하가 무거운 것에 의해 메모리셀의 선택동작이 지연되는 경우에는 워드선이 여러개로 분할되어 각각의 워드선에 동일한 논리 동작을 실행하는 워드선 드라이버가 마련되도록 하면 좋다. 또는 모듈을 반도체칩상에서 상하 또는 좌우로 분할해서 배치한 경우에는 필연적으로 워드선이 분할되어 상기와 동일하게 된다.
상기 모듈중의 8개의 어레이는 그 중 어느 1개의 어레이가 선택된다. 1개의 어레이가 선택되면, 어레이내의 6개의 메모리 어레이중 1개의 상보 데이타선쌍이컬럼스위치YSW에 의해 선택된다. 리드동작이면 상기 어레이에 대응한 프리센스앰프PSA1∼PSA6이 활성화되어 상기 서브공통 데이타선쌍에 리드된 신호의 증폭을 실행한다. 상기 1개의 매모리모듈중의 비선택의 어레이에 있어서는 상기 라이트 및 리드에 관계없이 프리센스앰프PSA의 입력에는 소정의 바이어스전압이 인가된다. 라이트동작이면 상기 선택된 어레이에 있어서도 프리센스앰프 PSA1∼PSA6에는 소정의 바이어스전압이 인가된 상태이다. 그리고, 이때에는 라이트앰프WA1∼WA6이 활성화되어 상기 라이트신호Din을 증폭해서 상기 컬럼스위치YSW1∼YSW6에 의해 선택된 상보 데이타선쌍으로 하이레벨/로우레벨의 라이트신호를 전달한다.
도 2에는 상기 메모리 어레이MARY1의 1실시예의 회로도가 도시되어 있다. 동일도의 메모리 어레이MARY1에는 대표로서 3쌍의 상보 데이타선D1, /D1, D2, /D2 및 D15, /D15와 4개의 워드선WL0, WL255, WL256, WL263이 예시적으로 도시되어 있다. 특히, 제한되지 않지만, 위드선WL256∼WL263은 용장용 워드선이다. 동일도에 있어서, P채널형 MOSFET는 그 백게이트(채널부분)에 화살표를 붙이는 것에 의해 N채널형 MOSFET와 구별해서 나타내고 있다. 이것은 다른 도면에 있어서도 마찬가지이다. 또, /는 비반전과 반전으로 이루어지는 상보데이타선 중의 반전측 또는 로우레벨을 액티브레벨로 하는 논리기호의 오버바를 표시하고 있다.
메모리셀은 워드선과 상보데이타선의 교점에 블랙박스에 의해 나타내고 있다. 이러한 블렉박스로 나타낸 숫자는 그 메모리셀에 할당된 X(로우)어드레스와 Y(컬럼)어드레스를 나타내고 있다. 메모리 셀은 도시하고 있지 않지만, P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 1쌍의 CMOS인버터회로의 입력과 출력을 서로 교차접속해서 이루어지는 CMOS래치회로, 이러한 래치회로의 입출력 노드와 데이타선 사이에 마련되는 어드레스 선택용의 N채널형 MOSFET로 구성된다. 상기 CMOS인버터회로를 구성하는 P채널형 MOSFET는 고저항값으로 이루어지는 폴리실리콘저항으로 치환할 수 있는 것이다. 즉, 각 메모리셀은 스테이틱형 메모리셀이다.
상보데이타선D0, /D0에는 그게이트에 정상적으로 회로의 접저전위 GND가 인가되는 것에 의해 풀업저항으로서 작용하는 P채널형 MOSFET P1, P2가 마련된다. 이들의 P채널형 MOSFET P1, P2의 소오스는 전원전압VCC에 접속되고, 상기 상보데이타선D0, /D0을 전원전압측으로 풀업하는 동작을 실행한다. 이 풀업저항으로서 작용하는 P채널형 MOSFET는 그 온저항값이 크게되는 것에 의해 작은 전류밖에 흐르지 않게 되어 메모리셀의 선택시의 전류소비를 작게함과 동시에 라이트시에는 라이트앰프의 부하를 가법게 해서 상보데이타선D0 또는 /D0중 라이트신호에 대응해서 회로의 접지전위와 같은 로우레벨로 되는 것의 전위변화를 고속으로 한다.
상보데이타선D0, /D0에는 리드용의 부하로서 P채널형 MOSFET P3, P4가 마련된다. P채널형 MOSFET P3, P4는 이퀄라이즈신호EQ에 의해 실질적인 라이트동작 이외일 때에 온상태로 되어 상기 상보데이타선D0, /D0의 부하로서 작용한다. 또, 상보데이타선D0과 /D0 사이에 마련된 P채널형 MOSFET P5는 라이트 리커버리시에 단락 MOSFET로서 작용하고, 상기와 같은 리드동작시에는 리드신호의 레벨리미터로서 작용한다. 즉, 워드선의 선택 동작에 의해서 선택된 메모리셀이 상보데이타선D0과 /D0에 접속되면, 상기 래치회로를 구성하는 온상태의 N채널형 MOSFET 및 N채널형 MOSFET의 전송게이트 MOSFET와 상기 P채널형 MOSFET P3, P4의 부하저항의 컨덕턴스비에 의해 로우레벨의 리드레벨이 결정된다. 이 때, 상기 부하 MOSFET P3, P4의 컨덕턴스가 비교적 크게 설정되는 것에 의해 상기 로우레벨은 전원전압VCC에 가까운 비교적 높은 레벨로 된다. 그리고, 상기 단락 MOSFET P5의 임계값전압을 넘어서 로우레벨이 낮게 되려고 하면, 이러한 단락 MOSFET P5의 온상태로 되어 상기 로우레벨을 제한하도록 작용하는 것이다.
컬럼스위치YSW1은 상기 상보데이타선D0, /D0과 서브공통데이타선 SCD, /SCD 사이에 P채널형 MOSFET P6, P7과 N채널형 MOSFET N1, N2가 병릴형태로 접속된 소위 CMOS 전환회로에 의해 구성된다. Y디코더 YDEC로부터의 선택신호가 공급되는 Y선택선VS0은 상기 상보데이타선D0, /D0에 마련된 N채널형 MOSFET N1, N2의 게이트에 접속된다. 또, 인버터회로INV1의 입력에 접속되고, 이러한 인버터회로INV1의 출력단자가 상기 상보데이타선D0, /D0에 마련된 P채널형 MOSFET P6, P7의 게이트에 접속된다. 이것에 의해 상기 Y선택선YS0이 하이레벨로 되었을때 이러한 N채널형 MOSFET N1, N2와 P채널형 MOSFET P6, P7을 동시에 온상태로 할 수 있다.
상기 1개의 메모리 어레이 MARY1에 마련되는 합계 16쌍의 상보데이타선D0, /D0∼D15, /D15의 각각에 대응해서 합계 16개의 Y선택선 YS0∼YS15가 마련된다. 이들의 Y선택선YS0∼YS15는 합계 16개의 모듈에 대해서 꼬치 상태로 배치된다. 이와 같은 Y선택선은 논리적으로 동일하면, 물리적으로 1개의 연속한 배선으로 구성될 필요는 없다. Y선택선 부하가 무거운 것이나 배선길이가 길어지는 것에 의한 신호지연에 의해 컬럼스위치YSW의 선택동작이 지연되는 것이라면, 여러개로 분할되어 드라이버를 마련하도록 하면 좋다. 또는 모듈을 여러개씩 반도체칩상에서 상하 또는 좌우로 분할해서 배치한 경우에는 필연적으로 Y선택선도 분할되어 상기와 동일하게 된다.
도 3에는 상기 프리센스앰프와 라이트앰프의 1실시예의 회로도가 도시되어 있다. 동일도에는 모듈에 대응해서 마련되는 1개의 프리센스앰프PSA1과 그것에 대응한 라이트앰프WA1이 대표로서 예시적으로 도시되어 있다. 2∼6과 같은 숫자만으로 나타낸 나머지 5개의 센스앰프와 라이트앰프도 상기와 동일한 회로에 의해 구성된다.
서브공통 데이타선쌍SCD, /SCD에는 상기 상보데이타선과 마찬가지로 그 게이트에 정상적으로 회로의 접지전위GND가 인가되는 것에 의해 풀업저항으로서 작용하는 P채널형 MOSFET P8, P9가 마련된다. 이들의 P채널형 MOSFET P8, P9의 소오스는 전원전압VCC에 접속되고, 상기 서브공통 데이타선쌍SCD, /SCD를 전원전압측으로 풀업하는 동작을 실행한다. 이 풀업저항으로서 작용하는 P채널형 MOSFET P8, P9는 그 온저항값이 크게 되는 것에 의해 작은 전류밖에 흐르지 않게 되고, 라이트시의 라이트앰프의 부하를 가볍게 해서 서브공통 데이타선 SCD 또는 /SCD중 라이트신호에 대응해서 회로의 접지전위와 같은 로우레벨로 되는 것의 전위 변화를 고속으로 한다.
그리고, 서브공통 데이타선SCD, /SCD에는 상기 상보데이타선과 마찬가지로 실질적인 라이트동작 이외일 때에 온상태로 되는 P채널형 MOSFET P10, P11 및 서브공통 데이타선SCD와 /SCD를 단락시키는 P채널형 MOSFET P12가 마련된다. 이들의 P채널형 MOSFET P10, P11, P12의 게이트에는 이퀄라이즈신호EQ가 공급된다. 이신호EQ는 상기 도 2의 상보 데이타선쌍에 마련되는 동일한 P채널형 MOSFET의 게이트에도 공급된다.
상기 서브공통 데이타선SCD, /SCD는 제1 스위치로서의 P채널형 MOSFET Q1과 Q2를 거쳐서 프리센스앰프PSA1를 구성하는 바이폴라형 트랜지스터(이하, 단지 트랜지스터라 한다)T1, T2의 베이스에 접속된다. 이들의 트랜지스터 T1, T2는 NPN형 트랜지스터로 구성되고, 그 컬렉터는 전원전압VCC에 접속되어 있다. 상기 프리센스앰프PSA1에 선택기능을 갖게 하기 위해 즉, 선택된 프리센스앰프PSA1의 출력 신호만이 유효로 되어 후단의 메인앰프MSA로 전달되도록 하기 위해 제2 스위치로서의 P채널형 MOSFET Q3과 Q4가 마련되고, 그것과 공통으로 직렬형태로 접속되는 P채널형의 스위치 MOSFET Q5를 통혜서 바이어스전압이 인가되게 된다.
상기 프리(센스)앰프PSA1을 구성하는 트랜지스터 T1, T2의 에미터는 공통에미터선(공통데이타선)에 접속된다. 이 공통에미터선은 도 1에서 이해되는 바와 같이 동일 모듈내에 마련되는 전부 8개로 이루어지는 어레이에 있어서의 대응하는 메모리 어레이MARY의 동일한 프리센스앰프를 구성하는 트랜지스터의 에미터와 공통접속시키는 것이다. 상기와 같이 동일 공통에미터선에 접속된 8개의 프리센스앰프름 구성하는 상기와 동일한 에미터 플로워 트랜지스터중 선택된 1개의 에미터 플로워 트랜지스터만이 동작상태로 되고 그 증폭출력 신호를 후단의 메인센스앰프MSA로 전달하도록 할 필요가 있다.
이 때문에, 상기 바이어스전압은 선택된 에미터 플로워 트랜지스터의 베이스에 공급되는 메모리셀로부터의 리드신호에 대해서 저전위로 된다. 즉, 비선택의 에미터 플로워 트랜지스터는 상기 공통에미터선에 전달되는 신호에 대해서 항상 오프상태를 유지하는 베이스 바이어스전압이 인가된다. 이 실시예에서는 베이스와 컬렉터가 접속되는 트랜지스터 T3에 의해 전원전압VCC를 베이스, 에미터간 전압만큼 낮게 한 전압VCC-VBE가 바이어스 전압으로서 사용된다. 상기 트랜지스터 T3의 에미터에는 정전류원이 마련되어 있다. 이 바이어스전압 발생회로는 다른 프리센스앰프PSA2∼PSA6에 공통으로 사용할 수 있다. 상기 스위치 MOSFET Q1, Q2와 스위치 MOSFET Q3, Q4 및 Q5는 상보적으로 스위치 제어된다. 즉, 선택 상태에서는 스위치 MOSFET Q1과 Q2가 온상태로 되고, 상기 서브공통 데이타선SCD, /SCD의 리드 신호가 프리센스앰프PSA1을 구성하는 트랜지스터 T1, T2의 베이스로 전달되고, 비선택 상태에서는 스위치 MOSFET Q3∼Q5가 온상태로 되고, 상기 바이어스전압VCC-VBE가 상기 트랜지스터 T1, T2의 베이스로 전달된다.
상기 Y디코더에 의해 형성된 어레이선택신호 및 제어회로에 의해 형성된 리드신호에 의해 리드선택신호RC가 형성된다. 이러한 리드선택신호RC는 3개의 종열 형태로 된 CMOS 인버터 회로를 거쳐서 상기 스위치 MOSFET Q1과 Q2의 게이트로 전달된다. 또, 상기 스위치 MOSFET Q1과 Q2의 게이트로 전달되는 제어 신호가 CMOS 인버터 회로를 거쳐서 반전되어 그 제어신호로서 스위치 MOSFET Q3, Q4의 게이트로 전달된다. 그리고, 상기 3단의 CMOS 인버터 회로열 중 2단째의 출력신호가 상기 스위치 MOSFET Q5의 제어신호로서 게이트로 전달된다.
이것에 의해, 리드선택신호RC가 하이레벨의 선택상태일 때에는 스위치 MOSFET Q1과 Q2가 온상태에서 스위치 MOSFET Q3∼Q5가 오프상태로 되어 상기 서브공통 데이타선SCD, /SCD의 리드신호가 상기 트랜지스터 T1와 T2의 배이스에 각각 공급된다. 또, 상기 리드선택신호 RC가 로우레벨의 비선택상태일 때에는 스위치 MOSFET Q1과 Q2가 오프상태에서 스위치 MOSFET Q3∼Q5가 온상태로 되고, 상기 바이어스전압이 상기 트랜지스터 T1, T2의 베이스에 각각 공급된다.
라이트앰프WA1은 특히 제한되지 않지만, 바이폴라형 트랜지스터와 CMOS 회로에 의해 구성된다. 서브공통 데이타선/SCD에 라이트신호를 전달하는 앰프에 대해서 설명하면, 입력측에 P채널형 MOSFET Q6과 Q7 및 N채널형 MOSFET Q8과 Q9로 이루어지는 CMOS NAND 게이트회로가 마련된다. 이들의 CMOS NAND 게이트회로의 한쪽의 입력인 MOSFET Q6과 Q8의 게이트에는 상기 반전의 서브공통 데이타선/SCD에 대응해서 CMOS 인버터 회로를 거쳐서 라이트신호Din의 반전신호가 공급된다. 또, 라이트시간을 결정하는 라이트 펄스WP와 상기 Y디코더에 의해 형성된 어레이 선택신호 및 제어회로에 의해 형성된 라이트신호에 의해 형성된 라이트 선택신호WC는 NAND게이트회로에 공급된다. 이러한 NAND게이트회로의 출력신호는 인버터 회로를 거쳐서 상기 NAND회로의 다른쪽의 입력인 MOSFET Q7과 Q9의 게이트에 공급된다.
이것에 의해 라이트동작모드에서 라이트펄스WP에 의해 설정된 시간으로서, 라이트신호가 하이레벨이면 로우레벨의 라이트펄스를 발생한다. 출력단은 상기 NAND게이트회로의 출력신호를 받는 트랜지스터 T5 및 그 에미터와 회로의 접저전위 사이에 직렬 형태로 접속된 N채널형 MOSFET Q10과 Q11로 이루어지고, 이러한 N채널형 MOSFET Q10과 Q11의 게이트에는 상기 2개의 입력 신호가 공급되고, 상기 트랜지스터 T5의 에미터 출력/D가 라이트신호로서 서브공통 데이타선/SCD에 전달된다. 다른쪽의 서브공통 데이타선SCD에 대응한 앰프도 상기와 동일한 구성으로 된다. 단, 라이트신호Din은 2개의 인버터 회로를 통해서 동상의 신호가 입력된다.
상기의 로우레벨의 라이트신호를 출력하는 동작 이외에는 상기 NAND 게이트회로가 하이레벨의 출력신호를 형성하고, 가령 서브공통 데이타선/SCD가 그 직전의 상기와 같은 로우레벨의 라이트동작이 이루어지고 있으면, 트랜지스터 T5의 온상태에 의해 고속으로 VCC-VBE까지 하이레벨로 상승한다. 또, 상기의 로우레벨의 라이트신호를 출력하는 동작시간을 결정하는 라이트펄스WP는 이퀄라이즈신호EQ로서 종열 형태로 된 CMOS 인버터회로를 거쳐서 상기 P채널형 MOSFET의 게이트에 공급된다. 그 때문에, 상기와 같은 로우레벨의 라이트신호가 출력된 후에 상기의 P채널형 MOSFET도 온상태로 되어서 서브공통 데이타선/SCD는 전원전압VCC로 되돌려진다는 라이트리커버리 동작이 실행된다.
라이트앰프WA1은 상기와 같은 라이트동작 이외에는 상기 출력 트랜지스터 T5(T4)의 에미터가 접속되는 서브공통 데이타선/SCD(SCD)의 레벨이 상기와 같이 전원전압VCC로 되어있어 오프상태로 되고, 실질적으로 출력 하이임피던스상태로 된다. 또, 리드동작시에도 서브공통 데이타선SCD, /SCD의 전위가 VCC-VBE이하로 되지 않도록 상기 P채널형 MOSFET 등에 의해 저진폭화되어 있으므로, 마찬가지로 출력하이임피던스상태로 되어 있다.
도 4에는 상기 메인(센스)앰프MSA의 1실시예의 회로도가 도시되어 있다. 도면이 복잡하게 되는 것을 방지하기 위해 회로소자에 붙혀진 회로기호는 상기 도 3과 중복되어 있지만, 각각은 별개의 회로기능을 갖는 것이라고 이해하기 바란다.메인앰프는 저전압까지의 동작을 가능하게 하기 위해 입력단의 증폭회로가 CMOS회로에 의해 구성된다. 메인앰프의 입력단자는 공통에미터선쌍(공통데이타선쌍)ST와 SB에 접속된다. 여기서, ST는 비반전측을 나타내고, SB는 반전측을 나타내고 있다. 공통에미터선ST와 SB로 전달되는 상보의 리드신호는 P채널형 MOSFET Q2와 Q3의 소오스에 공급된다. 이들의 MOSFET Q2와 Q3의 게이트에는 전압전류 변환동작을 위한 바이어스전압 VIEPD가 인가된다.
특히 제한되지 않지만, 소오스에 전원전압이 인가되고, 게이트와 드레인이 접속되는 것에 의해 저항소자로서 작용하는 P채널형 MOSFET Q1에 정전류를 흐르게 하는 것에 의해 상기 전원전압VCC를 기준으로한 정전압이 형성된다. 이 정전압은 컬렉터가 전원전압VCC에 접속된 에미터 플로워 트랜지스터 T1을 거쳐서 상기 바이어스전압VIEPD가 형성된다. 즉, 바이어스전압VIEPD는 전원전압VCC에서 상기 MOSET Q1의 소오스, 드레인 사이의 정전압과 트랜지스터 T1의 베이스, 에미터간 전압만큼 레벨시프트된 전압으로 된다. 이와 같이 전원전압VCC를 기준으로 한 정전압으로 하는 것에 의해 전원전압VCC의 변동에 영향을 받지 않고 상기 P채널형 MOSFET Q2와 Q3에 의해 리드신호의 전류-전압변환동작을 실행할 수 있도록 된다. 즉, 전원전압VCC의 상승에 따라 메인앰프에서의 전류소비가 크게되지 않게 된다.
상기와 같이 메모리셀은 래치회로와 전송게이트 MOSFET로 구성되어 있고, 래치회로는 전원전압과 같은 하이레벨과 회로의 접지전위와 같은 로우레벨의 출력신호를 형성하고 있다. 그 때문에, 상보데이타선(쌍)이나 서브공통 데이타선(쌍)에는 전원전압과 같은 하이레벨과 상기 래치회로의 온상태로 되어 있는 N채널형 MOSFET,전송게이트 MOSFET 및 상기 부하 MOSFET의 컨덕턴스비에 의해 결정되는 로우레벨이 나타난다.
상기 공통에미터선ST가 로우레벨이고, SB가 하이레벨이면 이러한 하이레벨에 대응된 P채널형 MOSFET Q2와 Q3에서는 소오스와 게이트 간에 인가된 전압에 대응된 드레인 전류가 흐르게 된다. 상기 MOSFET Q2와 Q3의 드레인측에는 전류미러형태로 접속된 N채널형 MOSFET Q4와 Q5가 마련되어 있으므로, MOSFET Q3과 Q5의 공통접속된 드레인에는 상기 MOSFET Q4와 Q5의 크기가 동일하면, 상기 MOSFET Q2와 Q3의 드레인전류의 차분에 대응한 증폭전류가 형성된다.
즉, 상기 서브공통 데이타선SCD와 /SCD의 전압차인 리드신호진폭에 대응한 전류신호가 형성된다.
상기 공통에미터선ST와 SB에는 상기와 동일한 구성의 앰프가 마련된다. 단, 그 입력이 상기 MOSFET Q2∼Q5와는 역상관계가 되도록 공급된다. 그 때문에, 상기 2개의 앰프에서 상보적인 전류신호가 출력된다. 이들의 상보적인 전류신호는 후단증폭회로를 구성하는 P채널형 MOSFET Q6과 Q7의 게이트에 전달되어 전압신호로 변환된다. 즉, 상기 상보적인 전류신호는 상기 MOSFET Q6, Q7의 게이트용량에 챠지업시키는 전류와 디스챠지시키는 전류로 된다.
상기 P채널형 MOSFET Q6과 Q7의 드레인측에는 상기와 동일한 전류미러 형태로 접속된 N채널형 MOSFET Q8과 Q9가 마련된다. 특히 제한되지 않지만, MOSFET Q8와 Q9는 동일한 소자크기로 된다. 따라서, 상기 MOSFET Q6이 온상태로되고, MOSFET Q7이 오프상태로 되었으면, MOSFET Q6의 드레인 전류가 상기 전류미러회로를 구성하는 MOSFET Q8와 Q9를 거쳐서 출력단회로의 인버터회로의 입력에 공급되어 로우레벨의 출력신호를 형성한다. 반대로, 상기 MOSFET Q6이 오프상태로 되고, MOSFET Q7이 온상태로 되었으면, MOSFET Q7의 드레인 전류가 상기 전류미러 회로를 구성하는 MOSFET Q8과 Q9를 거쳐서 출력단회로의 인버터 회로의 입력에 공급되어 하이레벨의 출력 신호를 형성한다. 이와 같은 하이레벨/로우레벨의 리드신호는 실질적으로 상기 라이트앰프와 동일한 구성으로 된 바이폴라형 CMOS회로를 거쳐서 출력되고, 데이타출력 버퍼회로DOB로 전달되어 출력단자 Dout에서 출력된다.
이 구성에서는 상기 메인앰프의 입력단회로는 상기 프리센스앰프를 구성하는 에미터 플로워 트랜지스터의 에미터부하로서도 작용되어 불필요한 전류소비가 억제되게된다. 또, 동작하한전압은 상기 프리센스 앰프를 구성하는 에미터 플로워 트랜지스터 T1(T2)의 베이스, 에미터간 전압VBE에 메인앰프를 구성하는 상기 P채널형 MOSFET Q2와 N채널형 MOSFET Q4(Q3과 Q5)의 임계값전압을 부가해서 약 2V정도의 저전압으로 된다. 즉, 상기 트랜지스터의 베이스, 에미터간 전압은 0. 8V정도로 할 수 있고, P채널형 MOSFET와 N채널형 MOSFET의 임계값전압을 1.2V정도로 할 수 있기 때문이다. 그리고, 공통에미터선(쌍)에는 상기 입력단회로가 실질적인 정전류부하로서 작용하므로 저소비전력으로 할 수 있다.
도 5에는 본 발명에 관한 스테이틱형 RAM에 사용되는 소자의 1실시예의 개략소자구조 단면도가 도시되어 있다. 이 실시예의 스테이틱형 RAM은 상기와 같이 CMOS회로를 구성하는 N채널형 MOSFET와 P채널형 MOSFET 및 NPN형의 바이폴라형 트랜지스터로 구성된다. 또한, 메모리셀로서 고저항의 폴리실리콘저항을 사용하는 것에서는 그것은 생략되어 있다.
P채널형 MOSFET(PMOS)와 N채널형 MOSFET(NMOS)는 공지의 CMOS집적회로의 제조기술에 의해 형성된다. 특히 제한되지 않지만, 반도체기판은 P형기판 P-SUB로 구성된다. N채널형 MOSFET(NMOS)는 다음과 같이 형성된다. 상기 P형 기판상에 N+형의 소오스, 드레인S, D를 형성하고 이러한 소오스, 드레인S, D간의 반도체 표면에 얇은 두께의 게이트절연막이 형성되고, 그 위에 상기 소오스, 드레인S, D간을 걸치는 게이트G가 형성된다. P채널형 MOSFET(PMOS)는 다음과 같이 형성된다. 상기 P형 기판표면에 N형 웰영역N-WELL을 형성하고, 이러한 N형 웰영역N-WELL내에 P+형의 소오스, 드레인 S, D를 형성해서 이러한 소오스, 드레인S, D간의 반도체 표면에 얇은 두께의 게이트절연막을 형성하고, 그 위에 상기 소오스, 드레인S, D간을 걸치는 게이트G가 형성된다.
이 실시예에서는 상기와 같은 CMOS프로세스를 유효하게 이용하고, NPN형의 바이폴라형 트랜지스터가 형성된다. 즉, 상기 P채널형 MOSFET를 형성하기 위한 N형 웰영역을 이용해서 컬렉터 영역으로서 사용한다. 이 컬렉터 영역의 주변을 둘러싸도록 음컨택트 및 컬렉터저항을 작게 하기 위한 N+확산층NC가 형성된다. 즉, N형 웰영역을 형성한 후에 바이폴라형 트랜지스터를 형성하는 부분에 선택적으로 상기 N+형의 확산층NC를 형성하는 공정이 추가된다.
그 후에 상기 N+형 확산층NC로 둘러싸여 내부에 베이스B를 구성하는 P형 확산층이 형성된다. 이 P형 확산층은 P채널형 MOSFET의 소오스, 드레인영역과 동일한 도전형이지만, 그 확산깊이를 깊게 하기 위해 상기 P채널형 MOSFET의 소오스, 드레인과는 다른 공정이 추가되어 형성된다. 그 후에 상기 N채널형 MOSFET의 소오스, 드레인을 형성하기 위한 N+형 확산층의 형성공정과 동시에 에미터E를 구성하는 N+형 확산층이 형성된다. 이와 같이 상기의 CMOS 프로세스에 2개의 공정을 추가하는 것만의 간단한 구성에 의해 바이폴라형 트랜지스터를 얻을 수 있다. 이와 같은 공정의 간소화에 의해 제조코스트의 대폭적인 저감이 가능하게 된다.
상기 바이폴라형 트랜지스터는 P채널형 MOSFET를 형성하기 위한 N형 웰영역N-WELL에 형성되고, 그 자체로 소자분리가 실행된다. 이것에 의해 반도체 기판상에 높은 집적도에 의해 형성할 수 있다. 이와 같은 N형 웰영역에 바이폴라형 트랜지스터를 형성할 수 있는 이 유는 본 발명에 관한 스테이틱형 RAM에 사용되는 바이폴라형 트랜지스터의 전체는 컬렉터가 공통으로 전원전압VCC가 인가되는 구성으로 되어있기 때문이다. 즉, P채널형 MOSFET가 형성되는 N형 웰영역N-WELL은 주지와 같이 전원전압VCC가 바이어스전압으로서 인가되는 것이고, 상기 전원전압VCC가 컬렉터에 인가되는 바이폴라형 트랜지스터도 동일한 N형 웰영역N-WELL에 형성할 수 있다. 이와 같은 이유에 의해 이 실시예의 스테이틱형 RAM은 바이폴라형 트랜지스터를 사용하면서 고집적화가 가능하게 되고, 그것에 따라서 대기억용량화를 실현할 수 있는 것이다.
상기의 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,
(1) 여러개의 메모리 어레이중, 1개의 상보데이타선 쌍이 컬럼스위치에 의해 접속되는 서브공통 데이타선쌍에 1대1로 대응해서 그 컬렉터가 전원전압에 접속된 에미터 플로워 트랜지스터만으로 이루어지는 프리앰프를 마련하고, 이러한 프리앰프에는 선택시에 온상태로 되어 상기 서브공통 데이타선쌍을 상기 트랜지스터의 베이스에 접속하는 제1 스위치 및 비선택시에 온상태로 되어 상기 서브 공통데이타선쌍의 리드 신호에 대해서 저전위로 된 소정의 바이어스전압을 전달하는 제2 스위치를 마련하고, 상기 에미터 플로워 트랜지스터의 에미터를 공통화해서 공통에미터선을 구성하여 CMOS구성의 메인앰프의 1쌍의 입력단자에 접속시키는 것에 의해 전원전압을 기준으로 해서 리드신호가 얻어지고, 1단의 에미터 플로워 트랜지스터와 CMOS구성의 메인앰프에 의해 신호증폭이 실행되므로 저전압까지 동작가능하게 되고, 상기 에미터 플로워가 리드경로에 마련되어 있으므로 고속리드가 가능함과 동시에 바이폴라형 트랜지스터는 컬렉터가 전원전압에 접속된 것 밖에 사용하고 있지 않으므로, 제조프로세스가 간단하고 또한 소자분리가 간단하게 되어 고집적화가 도모된다는 효과가 얻어진다.
(2) 상기 서브공통 데이타선쌍은 그것을 전원전압에 풀업시키는 큰 저항값을 갖는 풀업용의 P채널형 MOSFET와 실질적인 라이트동작 이외일 때에 온상태로 되어 메모리셀로부터의 리드신호의 신호진폭제한을 실행하는 P채널형 MOSFET를 마련하는 것에 의해 동작전압의 사용효율을 좋게할 수 있고 또한 라이트동작후의 라이트리커버리나 반전리드의 고속화가 가능하게 된다는 효과가 얻어진다.
(3) 상기 공통 에미터선쌍에 마련되는 메인앰프의 입력단회로로서 공통 에미터선쌍의 신호가 소오스에 공급되고, 게이트에 소정의 바이어스전압이 인가되어 이루어지는 1쌍의 P채널형 MOSFET에 의해 전압-전류 변환하고, 이러한 1쌍의 P채널형 MOSFET의 드레인측에 전류미러형태로 된 N채널형 MOSFET를 마련해서 양자의 차전류를 형성하는 1쌍의 증폭회로를 사용하도록 한다. 이 구성에서는 상기 증폭회로가 프리센스앰프를 구성하는 에미터 플로워 트랜지스터의 전류원부하로서도 작용하므로, 저소비전력이고 또한 저동작전압까지 동작가능하게 할 수 있다는 효과가 얻어진다.
(4) 전원전압단자에 접속된 저항수단에 정전류를 흐르게 하는 것에 의해 정전압을 형성하고, 그것을 에미터 플로워 트랜지스터를 거쳐서 출력하여 상기 전류-전압변환용의 P채널형 MOSFET의 게이트에 공급하는 것에 의해 전원전압의 변동에 영향받지 않고 일정한 전류소비로 할 수 있다는 효과가 얻어진다.
(5) 상기 제1 스위치의 입력측에는 라이트앰프의 출력단자를 접속하고, 이러한 라이트앰프로서의 CMOS회로의 출력단에 컬렉터가 전원전압에 접속되고, 하이레벨의 출력신호를 형성하는 바이폴라형 트랜지스터를 마련하는 것에 의해 라이트리커버리를 고속으로 실행할 수 있다는 효과가 얻어진다.
(6) 상기 바이폴라형 트랜지스터와 P채널형 MOSFET를 각각이 P형 기판상에 형성된 N형 웰영역에 형성하고, 바이폴라형 트랜지스터는 상기 N형 웰영역을 컬렉터영역으로서 사용하고, N채널형 MOSFET의 소오스, 드레인 확산층과 동일공정에서 형성되는 N형 확산층을 에미터영역으로서 이용하는 것에 의해 CMOS 프로세스에 대해서 간단한 공정을 추가하는 것만으로 바이폴라형 트랜지스터를 형성할 수 있고, 또한 바이폴라형 트랜지스터가 N형 웰영역에 의해 분리할 수 있으므로 회로를 고집적화할 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명하지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 기억부의 구성은 상기 실시예와 같이 모듈, 어레이, 메모리 어레이와 같이 나누는 것에 한정되지 않는다. 또, 각각의 명칭은 상기에 한정되지 않고 메모리 블럭, 메모리 어레이 등의 무엇이라도 좋다.
메인앰프의 구성은 상기 CMOS회로에 의해 구성된 차동증폭회로 등과 같이 동작전압이 낮은 것을 조건으로 해서 여러가지의 실시형태를 채용할 수 있다. 또, ECL회로와 호환성을 갖도록 하는 것 등을 위해 동작전압으로서 부전압이 사용될 때에는 상기 전원전압VCC가 회로의 접지전위로 되고, 상기 회로의 접지전위가 부전압으로 된다. 이 경우에는 회로의 접지전위가 상기의 전원전압으로 간주된다. 본 발명은 스테이틱형 RAM으로서 널리 이용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 여러개의 메모리어레이 중, 1개의 상보 데이타선쌍이 컬럼스위치에 의해 접속되는 서브공통 데이타선쌍에 1대1로 대응하고, 그 컬렉터가 전원전압에 접속된 에미터 플로워 트랜지스터만으로 이루어지는 프리앰프를 마련하고, 이러한 프리앰프에는 선택시에 온상태로 되어 상기 서브공통 데이타선쌍을 상기 트랜지스터의 베이스에 접속하는 제1 스위치 및 비선택시에 온상태로 되어 상기 서브공통 데이타선쌍의 리드신호에 대해서 저전위로 된 소정의 바이어스전압을 전달하는 제2 스위치를 마련하고, 상기 에미터 플로워 트랜지스터의 에미터를 공통화해서 공통에미터선을 구성해서 CMOS구성의 메인앰프의 1쌍의 입력단자에 접속시키는 것에 의해 전원전압을 기준으로 해서 리드신호가 얻어지고, 1단의 에미터 플로워 트랜지스터와 CMOS구성의 메인앰프에 의해 신호증폭이 실행되므로, 저전압까지 동작가능하게 되고, 상기 에미터 플로워가 리드경로에 마련되어 있으므로, 고속리드가 가능함과 동시에 바이폴라형 트랜지스터는 컬렉터가 전원전압에 접속되는 것 밖에 사용하고 있지 않으므로, 제조프로세스가 간단하고 또한 소자분리가 간단하게 되어 고집적화가 도모된다. 상기 서브공통 데이타선쌍은 그것을 전원전압으로 풀업시키는 큰 저항값을 갖는 풀업용의 P채널형 MOSFET와 실질적인 라이트동작 이외일때에 온상태로 되어 메모리셀로부터의 리드신호의 신호진폭제한을 실행하는 P채널형 MOSFET을 마련하는 것에 의해 동작전압의 사용효율을 좋게 할 수 있고 또한 라이트동작후의 라이트리커버리나 반전리드의고속화가 가능하게 된다.
상기 공통에미터선쌍에 마련되는 메인앰프의 입력단회로로서 공통에미터선쌍의 신호가 소오스에 공급되고, 게이트에 소정의 바이어스전압이 인가되어 이루어지는 1쌍의 P채널형 MOSFET에 의해 전압-전류변환하고 이러한 1쌍의 P채널형 MOSFET의 소오스측에 전류미러 형태로된 N채널형 MOSFET를 마련해서 양자의 차전류를 형성하는 1쌍의 증폭회로를 사용하게된다. 이 구성에서는 상기 증폭회로가 프리센스 앰프를 구성하는 에미터 플로워 트랜지스터의 전류원부하로서도 작용하므로, 저소비전력이고 또한 저동작전압까지 동작가능하게 할 수 있다.
전원전압단자에 접속된 저항수단에 정전류를 흐르게 하는 것에 의해 정전압을 형성하고 그것을 에미터 플로워 트랜지스터를 거쳐서 출력하여 상기 전류-전압변환용의 P채널형 MOSFET의 게이트에 공급하는 것에 의해 전원전압의 변동에 영향받지 않고 일정한 전류소비로 할 수 있다.
상기 제1 스위치의 입력측에는 라이트앰프의 출력단자를 접속하고, 이러한 라이트앰프로서 CMOS회로의 출력단에 컬렉터가 전원전압에 접속되고, 하이레벨의 출력신호를 형성하는 바이폴라형 트랜지스터를 마련하는 것에 의해 라이트리커버리를 고속으로 실행하도록 할 수 있다. 상기 바이폴라형 트랜지스터와 P채널형 MOSFET를 각각이 P형 기판 상에 형성된 N형 웰영역에 형성하고, 바이폴라형 트랜지스터는 상기 N형 웰영역을 컬렉터영역으로서 사용하고, N채널형 MOSFET의 소오스, 드레인 확산층과 동일 공정에서 형성되는 N형 확산층을 에미터영역으로서 이용하는 것에 의해 CMOS프로세스에 대해서 간단한 공정을 추가하는 것만으로 바이폴라형 트랜지스터를 형성할 수 있고, 또한 바이폴라형 트랜지스터를 N형 웰영역에 의해 분리할 수 있으므로 회로를 고집적할 수 있다.
또, 이하 본 발명에 의한 센스회로방식의 실시예를 도면에 따라 간단하게 설명한다.
도 6은 본 발명의 제 1 실시예의 구성을 도시한 블럭도이다. 도 6에 있어서, (101)은 버스선A, (102)는 멀티플렉스 전류증폭회로, (103)은 버스선B, (104)는 전압증폭회로이다. 메모리셀 어레이(100)은 도 1의 모듈1의 어레이1의 메모리 어레이MARY1, 모듈1의 어레이2의 메모리 어레이MARY1, …, 모듈1의 어레이6의 메모리 어레이MARY1에 대응한다. 버스선A(101)은 도 2의 서브공통 데이타선쌍SCD, /SCD에 대응한다. 버스선B(103)은 도 1의 공통 데이타선쌍(공통에미터선(쌍))CDL1에 대응한다. 멀티플렉스 전류증폭회로(102)는 프리센스앰프PSA1에 대응한다. 또, 전압증폭회로(104)는 메인(센스)앰프MSA1에 대응한다.
도 6에 도시한 본 발명의 제1 실시예에 의한 센스회로는 여러개의 메모리셀 어레이(100)으로부터의 출력신호로서의 상보신호를 전송하는 전송선인 여러조의 버스선A(101)의 각각에 접속되는 멀티플렉스 전류증폭회로(102), 이 멀티플렉스 전류증폭회로(102)의 출력신호를 다중화해서 전송하는 1쌍의 버스선B에 접속되는 전압증폭회로(104)를 구비해서 구성된다.
멀티플렉스 전류증폭회로(102)는 메모리셀 어레이(100)으로부터의 데이타를 소정의 타이밍에서 버스선B로 출력하고, 다른 전류증폭회로로부터의 출력신호를 다중하는 데이타의 전환과 전류증폭을 실행하는 기능을 갖는다. 즉, 멀티플렉스 전류증폭회로(102)는 신호진폭의 증폭을 실행하지 않고, 입력진폭과 동일 진폭의 신호를 출력하는 증폭도1의 것이다. 이 때문에, 버스선B(103)은 저진폭의 신호만을 전송하도록 설정할 수 있어 고속인 데이타전송을 실행하는 것이 가능하게 된다.
그리고, 멀티플렉스 전류증폭회로(102)는 메모리셀 어레이(100)로부터의 입력신호에 따른 전류를 출력하면 좋으므로, 이 출력전류를 소비전력의 제약의 범위내에서 크게 설정하는 것에 의해 버스선B(103)을 고속으로 충방전하는 것이 가능하게 된다. 버스선B(103)상의 신호는 최종적으로 필요한 진폭레벨까지 전압증폭회로(104)에 의해 전압증폭되어 출력되고, 이 출력신호는 필요로 하는 도시하지 않은 다른 회로에 부가된다.
상술한 본 발명의 제1 실시예에 의한 구성에 의하면, 신호의 진폭레벨이 전압증폭회로(104)의 입력까지 공통이고 소진폭이므로, 멀티플렉스전류증폭회로(102)가 버스선B(103)을 고속으로 충방전하는 것이 가능하고, 고속의 데이타전송이 가능하게 된다. 또, 멀티플렉스 전류증폭회로(102)가 버스선B(103)을 고속으로 충방전하는 것이 가능한 것에 의해 버스선B(103)을 길게 배선하고, 무거운 부하로 하는 설계도 가능하게 된다.
또, 상술한 본 발명의 제1 실시예에 의하면, 이퀄라이즈용의 회로를 사용하는 경우, 이퀄라이즈용의 회로를 최저 1개소, 예를 들면 전압증폭회로(104)의 입력부에 삽입하면 충분한 효과를 발휘할 수 있어 전체로서의 이퀄라이즈용의 회로 및 그를 위한 제어 신호선을 삭감하는 것이 가능하게 된다.
도 7은 본 발명의 제2 실시예의 구성을 도시한 회로도이다. 도 7에 있어서, (201)은 제1 클램프회로, (202)는 스위치회로, (203)은 전류증폭단, (204)는 제2 클램프회로, (205)는 제1 정전류원회로이고, 다른 부호는 도 6의 경우와 동일하다. 이 실시예는 본 발명의 제1 실시예의 상세한 회로구성에 관한 것이다.
도 7에 도시한 회로에 있어서, 멀티플렉스 전류증폭회로(102)는 1쌍의 PMOS에 의해 구성되고, 입력 신호의 전위레벨을 고정하는 제1 클램프회로(201), 신호전송버스에 직렬로 삽입되고, 신호전달을 전환하는 1쌍의 PMOS에 의한 스위치회로(202), 상기 스위치회로(202)의 출력에 접속된 바이폴라 트랜지스터에 의해 구성되는 전류증폭단(203), 이 전류증폭단(203)의 제어단자에 접속되고 제어단자의 전압레벨(베이스전위)을 고정하는 제2 클램프회로(204)를 구비해서 구성되어 있다.
또, 여러개의 멀티플렉스 전류증폭회로(102)로부터의 출력신호를 다중화해서전송하는 버스선B(103)에 접속되는 도시하지 않은 전압증폭회로의 부근에는 온, 오프의 제어가 가능한 제1 정전류원회로(205)가 마련되어 있다.
상술한 바와 같이 구성되는 센스회로에 있어서, 스위치회로(202)는 단자(206)에 부가되는 제어신호에 의해 전류증폭단(203)의 베이스에 신호를 전달하는 타이밍을 제어하고, 멀티플렉스 전류증폭회로(102)에서 버스선B(103)으로 출력되는 데이타의 다중화는 에미터가 공통접속된 바이플라 트랜지스터의 와이어드OR에 의해 실행된다. 또, 전류증폭은 전류증폭단(203)과 제1 정류원회로(205)에 의해 실행된다.
제1 클램프회로(201)은 스위치회로(202)가 오프일 때에 버스선A(101)의 플로팅을 방지하고, 또 제2 클램프회로(204)는 스위치회로(202)가 오프일 때에 단자(207)에 부가되어 있는 클램프레벨의 지정을 위한 기준전위에 의해 전류증폭단(203)의 제어단자의 전압레벨(베이스전위)을 버스선B(103)의 전위와 등전위로 하고, 동시에 스위치회로(202)가 온한 직후의 전류증폭단(203)을 안정하게 동작시키도록 하고 있다.
또, 제1 정전류원회로(205)는 전류증폭의 풀다운기능을 실행한다. 이 제1 정전류원회로(205)는 제어단자(208), (209)로부터의 제어신호에 의해 온, 오프의 제어가 가능하게 되어 있다. 이것은 메모리셀 어레이(100)으로의 데이타의 라이트시, 전압증폭회로(104)가 비선택일 때에 제1 정전류원회로(205)를 오프로 하는 것에 의해 소비전류를 절약하기 위함이다.
상술한 본 발명의 제2 실시예에 의하면, 멀티플렉스 전류증폭회로(102)에 소비되는 소비전류를 주로 제1 정전류원회로(205)의 소비전류로만 할 수 있어 회로전체를 저소비전류로 동작시키는 것이 가능하게 된다. 또, 멀티플렉스 전류증폭회로(102)는 전압증폭회로인 차동증폭회로에 비해 작은 소자수로 구성되므로, 이들을 반도체집적회로로 구성하는 경우, 고밀도집적화가 가능하게 된다.
도 8은 본 발명의 제 3 실시예의 구성을 도시한 블럭도로서 도의 부호는 도 6의 경우와 동일하다.
도 8에 도시한 본 발명의 제 3실시예에 의한 센스회로는 멀티플렉스 전류증폭회로(102)를 여러단 마련해서 구성한 예이고, 이것에 의해 데이타 멀티플렉스, 예를 들면 워드수의 폭을 크게 취하는 것을 가능하게 한 것이다. 또, 이 예는 대용량이고 버스선이 길게 되는 구성의 경우에 버스선을 분할해서 각 버스선을 짧게 하는 경우에 사용해서 적합한 것이다.
도 9는 본 발명의 제4 실시예의 구성을 도시한 블럭도이다. 도 9에 있어서, (401)은 제2 정전류원회로이고, 다른 부호는 도 7의 경우와 동일하다.
본 발명의 제 4실시예는 도 7에 도시한 센스회로에 있어서의 제1 정전류원회로(205)와 병렬로 제2 정전류원회로(401)을 접속해서 구성한 것이다. 제2 정전류원회로(401)은 제1 정전류원회로(205)가 오프로 되었을 때에 버스선B(103)이 플로팅 상태로 되는 것을 방지하기 위해 마련되어 있어 항상 미소전류를 버스선B(103)으로 흐르게 하도록 구성된다. 또한, 제1 정전류원회로(205)가 온인 경우, 제2 정전류원회로(401)을 오프로 제어하도록 해도 좋다.
도 10은 본 발명의 제5 실시예의 구성을 도시한 블럭도로서, 도의 부호는 도7의 경우와 동일하다.
본 발명의 제5 실시예는 멀티플렉스 전류증폭회로(102)의 다른 구성예이고, 스위치회로(202)에 대한 제어신호에 의해 동시에 제2 클램프회로(204)의 온, 오프를 제어하도록 하고 또한, 1쌍의 PMOS에 의해 구성된 제2 클램프회로(204)의 드레인을 전류증폭단(203)을 구성하는 바이폴라 트랜지스터의 에미터에 접속해서 구성되어 있다.
상술한 본 발명의 제5 실시예에 의하면, 스위치회로(202)가 오프일 때, 전류증폭단(203)의 제어단자의 전압레벨(베이스전위)을 버스선B(103)과 등전위로 하고, 동시에 스위치회로(202)가 온으로 된 직후에 전류증폭단(203)을 안정하게 동작시킬 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 멀티플렉스 전류증폭회로를 여러개의 메모리셀 어레이의 각각에 접속하고, 이들의 멀티플렉스 전류증폭회로에 공통으로 전압증폭회로가 접속되어 있으므로, 신호의 진폭레벨이 전압증폭회로의 입력까지 공통이고 소진폭이므로, 멀티플렉스 전류증폭회로가 버스선을 고속으로 충방전하는 것이 가능하여 고속의 데이타전송이 가능하게 된다. 또, 멀티플렉스 전류증폭회로가 버스선을 고속으로 충방전하는 것이 가능한 것에 의해 버스선을 길게 배선하고, 무거운 부하로 하는 설계도 가능하게 된다.
또, 멀티플렉스 전류증폭회로는 적은 소자수로 구성되므로, 저소비전류로 회로전체를 동작시킬 수 있다. 또, 반도체집적회로에 의해 이것을 구성하는 경우에고밀도집적화가 가능하게 되는 효과가 있고, 특히 메모리의 데이타전송과 전환, 센스, 진폭변환수단으로서 유익하다.
Claims (25)
- 여러개의 워드선과 여러개의 상보데이타선쌍의 교점에 대응해서 마련되는 여러개의 스테이틱형 메모리셀을 포함하는 여러개의 메모리 어레이,상기 메모리 어레이에 포함되는 1개의 상보데이타선쌍을 선택해서 서브공통 데이타선쌍에 전달하는 여러개의 컬럼스위치,상기 상보데이타선쌍을 풀업시키는 큰 저항값을 갖는 풀업용의 P채널형 MOSFET,라이트동작 이외의 동작기간에 온상태로 되어 메모리셀로부터의 리드신호의 신호진폭제한을 실행하는 P채널형 MOSFET,상기 서브 공통 데이타선쌍에 대응해서 마련되고 선택시에는 온상태로 되어 서브공통 데이타선쌍의 신호를 전달하는 제1 스위치,비선택시에 온상태로 되어 상기 서브 공통 데이타선쌍의 리드신호에 대해서 낮은 전위로 된 소정의 바이어스전압을 전달하는 제2 스위치,상기 제1 스위치와 상기 제2 스위치의 공통화된 출력측이 베이스에 접속되고, 컬렉터가 전원전압에 접속된 한쌍의 에미터 폴로워 트랜지스터만으로 이루어지는 프리앰프,상기 여러개의 메모리어레이에 대응해서 마련되는 각 프리앰프에 포함되는 에미터 폴로워 트랜지스터의 에미터가 공통접속되는 공통 에미터선 및상기 공통 에미터선에 접속되는 한쌍의 입력단자를 갖는 CMOS구성의 메인앰프를 포함하는 반도체 기억장치.
- 제1항에 있어서,상기 서브공통 데이타선쌍에는 그것을 전원전압으로 풀업시키는 큰 저항 값을 갖는 풀업용의 P채널형 MOSFET 및 라이트동작 이외의 동작기간에 온상태로 되어 메모리셀로부터의 리드신호의 신호진폭제한을 실행하는 P채널형 MOSFET가 마련되는 반도체기억장치.
- 제1항에 있어서,상기 공통에미터선쌍에 마련되는 메인앰프는 상기 공통에미터선쌍에 그의 소오스가 접속되고 그의 게이트에 소정의 바이어스전압이 인가되는 전압-전류변환용의 1쌍의 P채널형 MOSFET 및 상기 1쌍의 P채널형 MOSFET의 드레인측에 마련되어 전류미러형태로 된 N채널형 MOSFET를 포함하는 1쌍의 증폭회로를 포함하고, 상보적인 증폭신호를 형성하는 반도체기억장치.
- 제3항에 있어서,전원전압단자에 접속된 저항수단에 정전류를 흐르게 하는 것에 의해 형성된 정전압이 에미터 폴로워 트랜지스터를 거쳐서 출력되고, 상기 바이어스전압으로서 전류-전압변환용의 P채널형 MOSFET의 게이트에 공급되는 반도체기억장치.
- 제1항에 있어서,상기 제1 스위치의 입력측에는 라이트앰프의 출력단자가 접속되고,상기 라이트앰프는 그의 컬렉터가 전원전압에 접속되고, 하이레벨의 출력 신호를 형성하는 바이폴라형 트랜지스터와 N채널 MOSFET와 P채널 MOSFET를 포함하는 출력단을 포함하는 반도체기억장치.
- 제5항에 있어서,상기 바이폴라형 트랜지스터 및 P채널형 MOSFET는 각각이 P형 기판상에 형성된 N형 웰영역에 형성되고, 바이폴라형 트랜지스터는 상기 N형 웰영역을 컬렉터영역으로서 사용하고, N채널형 MOSFET의 소오스, 드레인확산층과 동일 공정에서 형성되는 N형 확산층을 에미터영역으로서 이용하는 반도체기억장치.
- 상보신호의 전송선인 여러개의 제1 버스선쌍의 각각에 접속된 여러개의 전류증폭회로,상기 여러개의 전류증폭회로의 출력신호를 다중화해서 전송하는 제2 버스선쌍에 접속되는 전압증폭회로 및상기 제2 버스선쌍에 접속되고 온/오프 제어가능한 제1 정전류원회로를 포함하고,상기 여러개의 전류증폭회로의 각각은 입력신호의 전위레벨을 고정시키는 제1 클램프회로, 신호의 전달을 전환하는 전환회로, 상기 전환회로의 출력이 그의제어단자에 접속되는 전류증폭단, 상기 전환회로의 제어신호에 따라서 제어되고 상기 전류증폭단의 제어단자의 전압레벨을 고정시키는 제2 클램프회로를 포함하는 상보신호를 증폭하는 센스회로.
- 제7항에 있어서,상기 제1 정전류원회로가 오프일 때에 상기 제2 버스선쌍상의 전위를 안정시키는 제2 정전류원회로를 더 포함하는 센스회로.
- (a) 제1 메모리 어레이와 제2 메모리 어레이를 포함하는 제1 메모리블럭,(b) 제3 메모리 어레이와 제4 메모리 어레이를 포함하는 제2 메모리블럭,(c) 제1 서브공통 데이타선쌍,(d) 제2 서브공통 데이타선쌍,(e) 제1 메인공통데이타선쌍,(f) 전원전압에 결합된 컬렉터, 상기 제1 서브공통 데이타선쌍 중 한쪽에 결합된 베이스 및 상기 제1 메인공통 데이타선쌍 중 한쪽에 결합된 에미터를 갖는 제1 바이폴라 트랜지스터,(g) 상기 전원전압에 결합된 컬렉터, 상기 제1 서브공통 데이타선쌍 중 다른쪽에 결합된 베이스 및 상기 제1 메인공통 데이타선쌍 중 다른쪽에 결합된 에미터를 갖는 제2 바이폴라 트랜지스터,(h) 상기 전원전압에 결합된 컬렉터, 상기 제2 서브공통 데이타선쌍 중 한쪽에 결합된 베이스 및 상기 제1 메인공통 데이타선쌍 중 상기 한쪽에 결합된 에미터를 갖는 제3 바이폴라 트랜지스터,(i) 상기 전원전압에 결합된 컬렉터, 상기 제2 서브공통 데이타선쌍 중 다른쪽에 결합된 베이스 및 상기 제1 메인공통 데이타선쌍 중 상기 다른쪽에 결합된 에미터를 갖는 제4 바이폴라 트랜지스터 및(j) 상기 제1 메인공통 데이타선쌍에 결합된 1쌍의 입력을 갖는 제1 앰프를 포함하는 반도체기억장치로서,상기 제1 메모리 어레이는 제1 데이타선쌍, 상기 제1 데이타선쌍에 교차하는 여러개의 제1 워드선, 상기 제1 데이타선쌍과 상기 여러개의 제1 워드선쌍의 교점에 대응해서 마련된 여러개의 제1 메모리셀 및 상기 제1 데이타선쌍과 상기 제1 서브공통 데이타선쌍 사이에 결합된 제1 컬럼스위치를 포함하고,상기 제2 메모리 어레이는 제2 데이타선쌍, 상기 제2 데이타선쌍에 교차하는 여러개의 제2 워드선, 상기 제2 데이타선쌍과 상기 여러개의 제2 워드선쌍의 교점에 대응해서 마련된 여러개의 제2 메모리셀 및 상기 제2 데이타선쌍과 상기 제1 서브공통 데이타선쌍 사이에 결합된 제2 컬럼스위치를 포함하고,상기 제3 메모리 어레이는 제3 데이타선쌍, 상기 제3 데이타선쌍에 교차하는 여러개의 제3 워드선, 상기 제3 데이타선쌍과 상기 여러개의 제3 워드선쌍의 교점에 대응해서 마련된 여러개의 제3 메모리셀 및 상기 제3 데이타선쌍과 상기 제2 서브공통 데이타선쌍 사이에 결합된 제3 컬럼스위치를 포함하고,상기 제4 메모리 어레이는 제4 데이타선쌍, 상기 제4 데이타선쌍에 교차하는여러개의 제4 워드선, 상기 제4 데이타선쌍과 상기 여러개의 제4 워드선쌍의 교점에 대응해서 마련된 여러개의 제4 메모리셀 및 상기 제4 데이타선쌍과 상기 제2 서브공통 데이타선쌍 사이에 결합된 제4 컬럼스위치를 포함하는 반도체기억장치.
- 제9항에 있어서,상기 여러개의 제1 메모리셀, 상기 여러개의 제2 메모리셀, 상기 여러개의 제3 메모리셀 및 상기 여러개의 제4 메모리셀은 스테이틱형인 반도체기억장치.
- 제10항에 있어서,상기 제1 컬럼스위치 및 상기 제2 컬럼스위치가 동시에 도통상태로 되는 일은 없고, 상기 제3 컬럼스위치 및 상기 제4 컬럼스위치가 동시에 도통상태로 되는 일이 없는 반도체기억장치.
- 제9항에 있어서,상기 제1 서브공통 데이타선쌍을 소정의 전위로 프리챠지하는 제1 프리챠지회로 및 상기 제2 서브공통 데이타선쌍을 상기 소정의 전위로 프리챠지하는 제 2 프리챠지회로를 포함하는 반도체기억장치.
- 제12항에 있어서,상기 제1 프리챠지회로는 상기 제1 서브공통 데이타선쌍을 상기 전원전압으로 프리챠지하고, 상기 제2 프리챠지회로는 상기 제2 서브공통 데이타선쌍을 상기 전원전압으로 프리챠지하는 반도체기억장치.
- 제13항에 있어서,상기 제1 메모리 어레이는 상기 제1 데이타선쌍에 결합되고 또한 상기 제 1 데이타선쌍의 전위를 상기 전원전압으로 프리챠지하는 제3 프리챠지회로를 더 포함하고,상기 제2 메모리 어레이는 상기 제2 데이타선쌍에 결합되고 또한 상기 제 2 데이타선쌍의 전위를 상기 전원전압으로 프리챠지하는 제4 프리챠지회로를 더 포함하고,상기 제3 메모리 어레이는 상기 제3 데이타선쌍에 결합되고 또한 상기 제3 데이타선쌍의 전위를 상기 전원전압으로 프리챠지하는 제5 프리챠지회로를 더 포함하고,상기 제4 메모리 어레이는 상기 제4 데이타선쌍에 결합되고 또한 상기 제 4 데이타선쌍의 전위를 상기 전원전압으로 프리챠지하는 제6 프리챠지회로를 더 포함하는 반도체기억장치.
- 제9항에 있어서,상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터를 비도통상태로 하는 제1 제어회로 및 상기 제3 바이폴라 트랜지스터 및 상기 제4 바이폴라트랜지스터를 비도통상태로 하는 제2 제어회로를 더 포함하는 반도체기억장치.
- 제15항에 있어서,상기 제1 제어회로는 상기 제1 바이폴라 트랜지스터의 베이스 및 상기 제 2 바이폴라 트랜지스터의 상기 베이스와 상기 제1 서브공통 데이타선쌍 사이에 결합된 제1 스위치회로 및 상기 제1 바이폴라 트랜지스터의 상기 베이스 및 상기 제2 바이폴라 트랜지스터의 상기 베이스에 결합되고, 상기 제1 바이폴라 트랜지스터의 상기 베이스 및 상기 제2 바이폴라 트랜지스터의 상기 베이스에 상기 전원전압보다 작은 소정의 전압을 인가하는 회로를 포함하고,상기 제2 제어회로는 상기 제3 바이폴라 트랜지스터의 상기 베이스 및 상기 제4 바이폴라 트랜지스터의 상기 베이스와 상기 제2 서브공통 데이타선쌍 사이에 결합된 제2 스위치회로 및 상기 제3 바이폴라 트랜지스터의 상기 베이스 및 상기 제4 바이폴라 트랜지스터의 상기 베이스에 결합되고, 상기 제3 바이폴라 트랜지스터의 상기 베이스 및 상기 제4 바이폴라 트랜지스터의 상기 베이스에 상기 전원전압보다 작은 상기 소정의 전압을 인가하는 회로를 포함하는 반도체기억장치.
- 제9항에 있어서,(k) 제3 서브공통 데이타선쌍,(ℓ) 제4 서브공통 데이타선쌍,(m) 제2 메인공통 데이타선쌍,(n) 전원전압에 결합된 컬렉터, 상기 제3 서브공통 데이타선쌍 중 한쪽에 결합된 베이스 및 상기 제2 메인공통 데이타선쌍 중 한쪽에 결합된 에미터를 갖는 제5 바이폴라 트랜지스터,(o) 상기 전원전압에 결합된 컬렉터, 상기 제3 서브공통 데이타선쌍 중 다른쪽에 결합된 베이스 및 상기 제2 메인공통 데이타선쌍 중 다른쪽에 결합된 에미터를 갖는 제6 바이폴라 트랜지스터,(p) 상기 전원전압에 결합된 컬렉터, 상기 제4 서브공통 데이타선쌍 중 한쪽에 결합된 베이스 및 상기 제2 메인공통 데이타선쌍 중 상기 한쪽에 결합된 에미터를 갖는 제7 바이폴라 트랜지스터,(q) 상기 전원전압에 결합된 컬렉터, 상기 제4 서브공통 데이타선쌍 중 다른쪽에 결합된 베이스 및 상기 제2 메인공통 데이타선쌍 중 상기 다른쪽에 결합된 에미터를 갖는 제8 바이폴라 트랜지스터 및(r) 상기 제2 메인공통 데이타선쌍에 결합된 1쌍의 입력을 갖는 제2 앰프를 더 포함하고,상기 제1 메모리 어레이는 제5 데이타선쌍, 상기 제5 데이타선쌍과 상기 여러개의 제1 워드선의 교점에 대응해서 마련된 여러개의 제5 메모리셀 및 상기 제5 데이타선쌍과 상기 제3 서브공통 데이타선쌍 사이에 결합된 제5 컬럼스위치를 포함하고,상기 제2 메모리 어레이는 제6 데이타선쌍, 상기 제6 데이타선쌍과 상기 여러개의 제2 워드선의 교점에 대응해서 마련된 여러개의 제6 메모리셀 및 상기 제6데이타선쌍과 상기 제3 서브공통 데이타선쌍 사이에 결합된 제6 컬럼스위치를 포함하고,상기 제3 메모리 어레이는 제7 데이타선쌍, 상기 제7 데이타선쌍과 상기 여러개의 제3 워드선의 교점에 대응해서 마련된 여러개의 제7 메모리셀 및 상기 제7 데이타선쌍과 상기 제4 서브공통 데이타선쌍 사이에 결합된 제7 컬럼스위치를 포함하고,상기 제4 메모리 어레이는 제8 데이타선쌍, 상기 제8 데이타선쌍과 상기 여러개의 제4 워드선의 교점에 대응해서 마련된 여러개의 제8 메모리셀 및 상기 제8 데이타선쌍과 상기 제4 서브공통 데이타선쌍 사이에 결합된 제8 컬럼스위치를 더 포함하는 반도체기억장치.
- (a) 제1 메모리 어레이와 제2 메모리 어레이를 포함하는 제1 메모리블럭,(b) 제3 메모리 어레이와 제4 메모리 어레이를 포함하는 제2 메모리블럭,(c) 제1 공통데이타선쌍,(d) 제2 공통데이타선쌍,(e) 제3 공통데이타선쌍,(f) 제1 전압에 결합된 컬렉터, 상기 제1 공통데이타선쌍 중 한쪽에 결합된 베이스 및 상기 제3 공통데이타선쌍 중 한쪽에 결합된 에미터를 갖는 제1 바이폴라 트랜지스터,(g) 상기 제1 전압에 결합된 컬렉터, 상기 제1 공통데이타선쌍 중 다른쪽에결합된 베이스 및 상기 제3 공통데이타선쌍 중 다른쪽에 결합된 에미터를 갖는 제2 바이폴라 트랜지스터,(h) 상기 제1 전압에 결합된 컬렉터, 상기 제2 공통데이타선쌍 중 한쪽에 결합된 베이스 및 상기 제3 공통데이타선쌍 중 상기 한쪽에 결합된 에미터를 갖는 제3 바이폴라 트랜지스터,(i) 상기 제1 전압에 결합된 컬렉터, 상기 제2 공통데이타선쌍 중 다른쪽에 결합된 베이스 및 상기 제3 공통데이타선쌍 중 상기 다른쪽에 결합된 에미터를 갖는 제4 바이폴라 트랜지스터 및(j) 상기 제3 공통데이타선쌍에 결합된 1쌍의 입력을 갖는 제1 앰프를 포함하는 반도체기억장치로서,상기 제1 메모리 어레이는 제1 데이타선쌍, 상기 제1 데이타선쌍에 교차하는 여러개의 제1 워드선, 상기 제1 데이타선쌍과 상기 여러개의 제1 워드선쌍의 교점에 대응해서 마련된 여러개의 제1 메모리셀 및 상기 제1 데이타선쌍과 상기 제1 공통 데이타선쌍 사이에 결합된 제1 선택스위치를 포함하고,상기 제2 메모리 어레이는 제2 데이타선쌍, 상기 제2 데이타선쌍에 교차하는 여러개의 제2 워드선, 상기 제2 데이타선쌍과 상기 여러개의 제2 워드선쌍의 교점에 대응해서 마련된 여러개의 제2 메모리셀 및 상기 제2 데이타선쌍과 상기 제1 공통 데이타선쌍 사이에 결합된 제2 선택스위치를 포함하고,상기 제3 메모리 어레이는 제3 데이타선쌍, 상기 제3 데이타선쌍에 교차하는 여러개의 제3 워드선, 상기 제3 데이타선쌍과 상기 여러개의 제3 워드선쌍의 교점에 대응해서 마련된 여러개의 제3 메모리셀 및 상기 제3 데이타선쌍과 상기 제2 공통 데이타선쌍 사이에 결합된 제3 선택스위치를 포함하고,상기 제4 메모리 어레이는 제4 데이타선쌍, 상기 제4 데이타선쌍에 교차하는 여러개의 제4 워드선, 상기 제4 데이타선쌍과 상기 여러개의 제4 워드선쌍의 교점에 대응해서 마련된 여러개의 제4 메모리셀 및 상기 제4 데이타선쌍과 상기 제2 공통 데이타선쌍 사이에 결합된 제4 선택스위치를 포함하는 반도체기억장치.
- 제18항에 있어서,상기 여러개의 제1 메모리셀, 상기 여러개의 제2 메모리셀, 상기 여러개의 제3 메모리셀 및 상기 여러개의 제4 메모리셀은 스테이틱형인 반도체기억장치.
- 제19항에 있어서,상기 제1 선택스위치 및 상기 제2 선택스위치가 동시에 도통상태로 되는 일은 없고, 상기 제3 선택스위치 및 상기 제4 선택스위치가 동시에 도통상태로 되는 일 없는 반도체기억장치.
- 제18항에 있어서,상기 제1 공통데이타선쌍을 소정의 전위로 프리챠지하는 제1 프리챠지회로 및 상기 제2 공통데이타선쌍을 상기 소정의 전위로 프리챠지하는 제2 프리챠지회로를 포함하는 반도체기억장치.
- 제21항에 있어서,상기 제1 프리챠지회로는 상기 제1 공통데이타선쌍을 상기 제1 전압으로 프리챠지하고, 상기 제2 프리챠지회로는 상기 제2 공통데이타선쌍을 상기 제1 전압으로 프리챠지하는 반도체기억장치.
- 제22항에 있어서,상기 제1 메모리 어레이는 상기 제1 데이타선쌍에 결합되고 또한 상기 제 1 데이타선쌍의 전위를 상기 제1 전압으로 프리챠지하는 제3 프리챠지회로를 더 포함하고,상기 제2 메모리 어레이는 상기 제2 데이타선쌍에 결합되고 또한 상기 제 2 데이타선쌍의 전위를 상기 제1 전압으로 프리챠지하는 제4 프리챠지회로를 더 포함하고,상기 제3 메모리 어레이는 상기 제3 데이타선쌍에 결합되고 또한 상기 제3 데이타선쌍의 전위를 상기 제1 전압으로 프리챠지하는 제5 프리챠지회로를 더 포함하고,상기 제4 메모리 어레이는 상기 제4 데이타선쌍에 결합되고 또한 상기 제 4 데이타선쌍의 전위를 상기 제1 전압으로 프리챠지하는 제6 프리챠지회로를 더 포함하는 반도체기억장치.
- 제18항에 있어서,상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터를 비도통상태로 하는 제1 제어회로 및 상기 제3 바이폴라 트랜지스터 및 상기 제4 바이폴라 트랜지스터를 비도통상태로 하는 제2 제어회로를 더 포함하는 반도체기억장치.
- 제24항에 있어서,상기 제1 제어회로는 상기 제1 바이폴라 트랜지스터의 베이스 및 상기 제 2 바이폴라 트랜지스터의 상기 베이스와 상기 제1 공통데이타선쌍 사이에 결합된 제1 스위치회로 및 상기 제1 바이폴라 트랜지스터의 베이스 및 상기 제2 바이폴라 트랜지스터의 상기 베이스에 결합되고, 상기 제1 바이폴라 트랜지스터의 베이스 및 상기 제2 바이폴라 트랜지스터의 상기 베이스에 상기 제1 전압보다 작은 소정의 전압을 인가하는 회로를 포함하고,상기 제2 제어회로는 상기 제3 바이폴라 트랜지스터의 베이스 및 상기 제 4 바이폴라 트랜지스터의 상기 베이스와 상기 제2 공통데이타선쌍 사이에 결합된 제2 스위치회로 및 상기 제3 바이폴라 트랜지스터의 베이스와 상기 제4 바이폴라 트랜지스터의 상기 베이스에 결합되고, 상기 제3 바이폴라 트랜지스터의 베이스와 상기 제4 바이폴라 트랜지스터의 상기 베이스에 상기 제1 전압보다 작은 상기 소정의 전압을 인가하는 회로를 포함하는 반도체기억장치.
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