JPH0951076A - スタティック型ｒａｍ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 比較的簡単な製造プロセスにより高集積化と
高速化及び低電圧までの動作を可能としたスタティック
型ＲＡＭを提供する。 【解決手段】 複数のメモリアレイのうちの一つの相補
データ線対がカラムスイッチにより接続されるサブコモ
ンデータ線対ＳＣＤ／ＳＣＤに一対一に対応して、その
コレクタが電源電圧に接続されたエミッタフォロワトラ
ンジスタのみからなるプリアンプを設け、かかるプリア
ンプには選択時にオン状態になって上記サブコモンデー
タ線対を上記トランジスタのベースに接続する第１のス
イッチＱ１，Ｑ２と、非選択時にオン状態になって上記
サブコモンデータ線対の読み出し信号に対して低い電位
にされた所定のバイアス電圧を伝える第２のスイッチＱ
３，Ｑ４を設け、上記エミッタフォロワトランジスタの
エミッタを共通化してコモンエミッタ線を構成してＣＭ
ＯＳ構成のメイアンプの一対の入力端子に接続させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スタティック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、主としてバ
イポーラ型トランジスタとＣＭＯＳ（相補型ＭＯＳ）回
路とを組み合わせてなる高速ＲＡＭに利用して有効な技
術に関するものである。

【０００２】

【従来の技術】バイポーラ型トランジスタとＣＭＯＳ回
路とを組み合わせてなるＢｉ−ＣＭＯＳ構成のスタティ
ック型ＲＡＭがある。このようなＢｉ−ＣＭＯＳ構成の
スタティック型ＲＡＭにおけるメモリセルからの読み出
しを動作の高速化のために、プリアンプとしてエミッタ
フォロワトランジスタを用いたものがある。メモリセル
が接続された相補データ線対又は複数の相補データ線対
の中からカラムスイッチにより選択されたものをエミッ
タフォロワトランジスタのベースに接続し、かかるエミ
ッタフォロワトランジスタのエミッタを非選択にされる
相補データ線対又は上記他の共通化された相補データ線
に設けられたエミッタフォロワトランジスタのエミッタ
と共通化し、非選択のトランジスタのベース電位を相対
的に低くバイアスしておくことにより、かかるエミッタ
フォロワトランジスタを差動形態で動作させて選択され
たものの信号をメインアンプに供給する構成としたもの
がある。このようなスタティック型ＲＡＭの例として、
特開昭６２−２４５５９２号公報がある。

【０００３】

【発明が解決しようとする課題】上記のＢｉ−ＣＭＯＳ
回路は、上記のようにメモリセルからの読み出し信号が
エミッタフォロワトランジスタを介して得るものである
ために、比較的大きな寄生容量を持つコモンデータ線対
等を高速に駆動できるために上記のような読み出し信号
系にＣＭＯＳ回路を用いたものに比べて大幅に読み出し
動作の高速化が可能になる。しかしながら、上記のスタ
ティック型ＲＡＭにおいては、専ら読み出し動作の高速
化のみに向けられており、スタティック型ＲＡＭに求め
られている他の重要な性能等であるところの高集積化
（大記憶容量化）、製造プロセスの簡素化、あるいは動
作電圧の低電圧化という点に配慮がなされていないとい
う問題がある。

【０００４】この発明の目的は、比較的簡単な製造プロ
セスにより高集積化と高速化及び低電圧までの動作を可
能としたスタティック型ＲＡＭを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のメモリアレイのうち
の一つの相補データ線対がカラムスイッチにより接続さ
れるサブコモンデータ線対に一対一に対応して、そのコ
レクタが電源電圧に接続されたエミッタフォロワトラン
ジスタのみからなるプリアンプを設け、かかるプリアン
プには選択時にオン状態になって上記サブコモンデータ
線対を上記トランジスタのベースに接続する第１のスイ
ッチと、非選択時にオン状態になって上記サブコモンデ
ータ線対の読み出し信号に対して低い電位にされた所定
のバイアス電圧を伝える第２のスイッチを設け、上記エ
ミッタフォロワトランジスタのエミッタを共通化してコ
モンエミッタ線を構成してＣＭＯＳ構成のメイアンプの
一対の入力端子に接続させる。

【０００６】

【作用】上記した手段によれば、相補データ線やコブコ
モンデータ線の電位は、電源電圧を基準にして読み出し
信号が得られ、１段のエミッタフォロワトランジスタと
ＣＭＯＳ構成のメインアンプにより信号増幅が行われる
から低い電圧まで動作可能となり、上記エミッタフォロ
ワが読み出し経路に設けられているために高速読み出し
が可能であるとともに、バイポーラ型トランジスタはコ
レクタが電源電圧に接続されたものしか用いていないか
ら、製造プロセスが簡単でかつ素子分離が簡単となり高
集積化が図られる。

【０００７】

【実施例】図１には、この発明に係るスタティック型Ｒ
ＡＭの一実施例の全体概略ブロック図が示されている。
同図の各回路ブロックは、単結晶シリコンのような１つ
の半導体基板上において形成される。

【０００８】この実施例では、１つのメモリアレイＭＡ
ＲＹは、２５６本のワード線と１６の相補データ線対か
ら構成される。これにより、２５６×１６＝４０９６
（約４Ｋ）ビットの記憶容量を持つ。なお、ワード線は
欠陥救済のための冗長用ワード線が別に設けられるの
で、物理的には上記より多い記憶容量を持つものであ
る。上記のようなメモリアレイＭＡＲＹ１〜ＭＡＲＹ６
の６個により１つのアレイが構成される。したがって、
１つのアレイは、４Ｋ×６＝２４Ｋビットの記憶容量を
持つようにされる。

【０００９】上記各メモリアレイＭＡＲＹ１〜ＭＡＲＹ
６には、上記１６の相補データ線対の中から１つの相補
データ線対を選択するためのカラムスイッチＹＳＷ１〜
ＹＳＷ６が設けられる。これらのカラムスイッチＹＳＷ
１〜ＹＳＷ６は、上記１６の相補データ線の中から選択
されたものをそれぞれに対応して設けられたサブコモン
データ線対に接続される。このようなサブコモンデータ
線に対応してプリアンプＰＳＡ１〜ＰＳＡ６と、ライト
アンプＷＡ１〜ＷＡ６が設けられる。

【００１０】上記のようなアレイ１〜８の８個により１
つのモジュールが構成される。それ故、１つのモジュー
ルでは、２４×８＝１９２Ｋビットの記憶容量を持つよ
うにされる。これらモジュール内に設けられたプリアン
プＰＳＡの出力はコモンエミッタ線に共通に接続され
る。つまり、モジュールの中に形成される８個のアレイ
のうち、対応するメモリアレイＭＡＲＹに設けられたプ
リアンプＰＡＳの出力側がコモンエミッタ線に接続され
る。上記のように１つのアレイが６個のメモリアレイＭ
ＡＲＹから構成されることに対応して、コモンエミッタ
線は６対の信号線により構成される。そして、かかるコ
モンエミッタ線に対応して６個のメインアンプＭＳＡ１
〜ＭＳＡ６と、データ出力回路ＤＯＢ１〜ＤＩＢ６が設
けられ、モジュール毎には６ビットの単位でメモリの読
み出しが行われる。

【００１１】上記のようにスタティック型ＲＡＭ全体で
は合計６個のモジュールが設けられるために、全体の記
憶容量は１１５２Ｋビットとされる。全体で６×６＝３
６ビットの単位での読み出しが行われる。このような３
６ビットからなるデータのうち、４ビットが誤り訂正用
のパリティビットとされる。したがって、実質的には３
２ビット単位のデータ記憶を行うようにされる。かかる
３２ビットを１ワードとすると、スタティック型ＲＡＭ
全体では、実質的に４Ｋ×８＝３２Ｋワードの記憶容量
を持つものとされる。

【００１２】入力バッファＩＢは、アドレスバッファＡ
ＤＢ、制御バッファＣＤＢ及びデータ入力バッファＤＩ
Ｂからなり、アドレス信号はワード線の選択動作を行う
ＸデコーダＸＤＥＣと上記カラムスイッチの選択信号及
びアレイの選択信号を形成するＹデコーダＹＤＥＣに供
給される。また、制御信号は図示しない制御回路に入力
される。そして、データ入力バッファＤＩＢを通した書
き込み信号Ｄinは、上記ライトアンプＷＡに供給され
る。

【００１３】この実施例では、Ｘデコーダは、上記６個
のメモリモジュールに対して串刺し状態にされた１つの
ワード線を選択する。このようなワード線は、物理的に
１つのワード線で構成されるという意味ではない。ワー
ド線の負荷が重いことによりメモリセルの選択動作が遅
くなるのなら、ワード線が複数に分割されて個々のワー
ド線にワード線ドライバが設けられるようすればよい。
あるいは、モジュールを半導体チップ上において上下又
は左右に振り分けて配置した場合には、必然的にワード
線が分割されて上記と同等にされる。

【００１４】上記モジュール内の８個のアレイは、その
うちのいずれか１つのアレイが選択される。１つのアレ
イが選択されると、アレイ内の６個のメモリアレイのう
ちの一つの相補データ線対がカラムスイッチＹＳＷによ
り選択される。読み出し動作なら、上記アレイに対応し
たプリセンスアンプＰＳＡ１〜ＰＳＡ６が活性化され
て、上記サブコモンデータ線対に読み出された信号の増
幅を行う。上記１つのメモリモジュールの中の非選択の
アレイにおいては、上記書き込み及び読み出しに無関係
にプリセンスアンプＰＳＡの入力には所定のバイアス電
圧が印加される。書き込み動作なら、上記選択されたア
レイにおいてもプリセンスアンプＰＳＡ１〜ＰＳＡ６に
は所定のバイアス電圧が印加されたままである。そし
て、このときには、ライトアンプＷＡ１〜ＷＡ６が活性
化されて、上記書き込み信号Ｄinを増幅して上記カラム
スイッチＹＳＷ１〜ＹＳＷ６により選択された相補デー
タ線対にハイレベル／ロウレベルの書き込み信号を伝え
る。

【００１５】図２には、上記メモリアレイＭＡＹ１の一
実施例の回路図が示されている。同図のメモリアレイＭ
ＡＲＹ１には、代表として３対の相補データ線Ｄ１，／
Ｄ１、Ｄ２，／Ｄ２及びＤ１５，／Ｄ１５と４本のワー
ド線ＷＬ０、ＷＬ２５５、ＷＬ２５６、ＷＬ２６３が例
示的に示されている。特に制限されないが、ワード線２
５６〜ＷＬ２６３は、冗長用ワード線である。同図にお
いて、Ｐチャンネル型ＭＯＳＦＥＴは、そのバックゲー
ト（チャンネル部分）に矢印を付すことによりＮチャン
ネル型ＭＯＳＦＥＴと区別して表している。このこと
は、他の図面においても同様である。また、／（スラッ
シュ）は、非反転と反転からなる相補データ線のうちの
反転側又はロウレベルをアクティブレベルとする論理記
号のオーバーバーを表している。

【００１６】メモリセルは、ワード線と相補データ線と
の交点にブラックボックスにより示されている。かかる
ブラックボックスに示された数字は、ＸアドレスとＹア
ドレスを表している。メモリセルは、図示ないけれど
も、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴからなる一対のＣＭＯＳインバータ回路の入力
と出力とを互いに交差接続してなるＣＭＯＳラッチ回路
と、かかるラッチ回路の入出力ノードとデータ線との間
に設けられるアドレス選択用のＮチャンネル型ＭＯＳＦ
ＥＴから構成される。上記ＣＭＯＳインバータ回路を構
成するＰチャンネル型ＭＯＳＦＥＴは、高抵抗値からな
るポリシリコン抵抗に置き換えることができるものであ
る。

【００１７】相補データ線Ｄ０，／Ｄ０には、そのゲー
トに定常的に回路の接地電位ＧＮＤが与えられることに
よりプルアップ抵抗として作用するＰチャンネル型ＭＯ
ＳＦＥＴが設けられる。これらのＰチャンネル型ＭＯＳ
ＦＥＴのソースは、電源電圧に接続され、上記相補デー
タ線Ｄ０，／Ｄ０を電源電圧側にプルアップするような
動作を行う。このプルアップ抵抗として作用するＰチャ
ンネル型ＭＯＳＦＥＴは、そのオン抵抗値が大きくされ
ることにより小さな電流しか流さないようにされ、メモ
リセルの選択時の電流消費を小さくするとともに、書き
込み時にはライイアンプの負荷を軽して相補データ線Ｄ
０又は／Ｄ０のうち書き込み信号に対応して回路の接地
電位のようなロウレベルにされるものの電位変化を高速
にする。

【００１８】相補データ線Ｄ０，／Ｄ０には、読み出し
用の負荷としてＰチャンネル型ＭＯＳＦＥＴが設けられ
る。Ｐチャンネル型ＭＯＳＦＥＴは、イコライズ信号Ｅ
Ｑにより、実質的な書き込み動作以外のときにオン状態
にされて、上記相補データ線Ｄ０，／Ｄ０の負荷として
作用する。また、相補データ線Ｄ０と／Ｄ０間に設けら
れたＰチャンネル型ＭＯＳＦＥＴは、ライトリカバリ時
には短絡ＭＯＳＦＥＴとして作用し、上記のような読み
出し動作のときには読み出し信号のレベルリミッタとし
て作用する。つまり、ワード線の選択動作によって選択
されたメモリセルが相補データ線Ｄ０と／Ｄ０に接続さ
れると、上記ラッチ回路を構成するオン状態のＮチャン
ネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの
伝送ゲートＭＯＳＦＥＴと、上記Ｐチャンネル型ＭＯＳ
ＦＥＴの負荷抵抗とのコンダクタンス比によりロウレベ
ルの読み出しレベルが決定される。このとき、上記負荷
ＭＯＳＦＥＴのコンダクタンスが比較的大きく設定され
ることにより、上記ロウレベルは電源電圧ＶＣＣに近い
比較的高いレベルにされる。そして、上記短絡ＭＯＳＦ
ＥＴのしきい値電圧を超えてロウレベルが低くなろうと
すると、かかる短絡用ＭＯＳＦＥＴもオン状態になって
上記ロウレベルを制限するように作用するものである。

【００１９】カラムスイッチは、上記相補データ線Ｄ
０，／Ｄ０とサブコモンデータ線ＳＣＤ，／ＳＣＤとの
間にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴとが並列形態に接続された、いわゆるＣＭＯＳ
スイッチ回路により構成される。ＹデコーダＹＤＥＣか
らの選択信号が供給されるＹ選択線ＹＳ０は、上記相補
データ線Ｄ０，／Ｄ０に設けられたＮチャンネル型ＭＯ
ＳＦＥＴのゲートに接続される。また、インバータ回路
の入力に接続され、かかるインバータ回路の出力端子が
上記相補データ線Ｄ０，／Ｄ０に設けられたＰチャンネ
ル型ＭＯＳＦＥＴのゲートに接続される。これにより、
上記Ｙ選択線ＹＳ０がハイレベルにされたときに、かか
るＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳ
ＦＥＴとを同時にオン状態にさせることができる。

【００２０】上記１つのメモリアレイＭＡＹ１に設けら
れる合計１６対の相補データ線Ｄ０，／Ｄ０〜Ｄ１５，
／Ｄ１５のそれぞれに対応して合計１６本のＹ選択線Ｙ
Ｓ０〜ＹＳ１５が設けられる。これらのＹ選択線ＹＳ０
〜ＹＳ１５は、合計６個のメモジュールに対して串刺し
状態に配置される。このようなＹ選択線は、物理的に１
本の連続した配線で構成される必要はない。Ｙ選択線負
荷が重いことや配線長が長くなることによる信号遅延に
よりによりカラムスイッチの選択動作が遅くなるのな
ら、複数に分割されてドライバを設けるようすればよ
い。あるいは、モジュールを複数ずつ半導体チップ上に
おいて上下又は左右に振り分けて配置した場合には、必
然的にＹ選択線も分割されて上記と同等にされる。

【００２１】図３には、上記プリセンスアンプとライト
アンプの一実施例の回路図が示されている。同図には、
モジュールに対応して設けられる１つのプリセンスアン
プＰＳＡ１とそれに対応したライトアンプＷＡ１が代表
として例示的に示されている。２〜６のような数字だけ
で示された残り５個のプリセンスアンプとライトアンプ
も上記同様な回路により構成される。

【００２２】サブコモンデータ線対ＳＣＤ，／ＳＣＤに
は、上記相補データ線と同様にそのゲートに定常的に回
路の接地電位ＧＮＤが与えられることによりプルアップ
抵抗として作用するＰチャンネル型ＭＯＳＦＥＴが設け
られる。これらのＰチャンネル型ＭＯＳＦＥＴのソース
は、電源電圧に接続され、上記サブコモンデータ線対Ｓ
ＣＤ，／ＳＣＤを電源電圧側にプルアップするような動
作を行う。このプルアップ抵抗として作用するＰチャン
ネル型ＭＯＳＦＥＴは、そのオン抵抗値が大きくされる
ことにより小さな電流しか流さないようにされ、書き込
み時のライイアンプの負荷を軽してサブコモンデータ線
ＳＣＤ又は／ＳＣＤのうち書き込み信号に対応して回路
の接地電位のようなロウレベルにされるものの電位変化
を高速にする。

【００２３】そして、サブコモンデータ線ＳＣＤ，／Ｓ
ＣＤには、上記相補データ線と同様に実質的な書き込み
動作以外のときにオン状態になるＰチャンネル型ＭＯＳ
ＦＥＴ及びサブコモンデータ線ＳＣＤと／ＳＣＤを短絡
させるＰチャンネル型ＭＯＳＦＥＴが設けられる。これ
らのＰチャンネル型ＭＯＳＦＥＴのゲートには、イコラ
イズ信号ＥＱが供給される。この信号ＥＱは、前記図２
の相補データ線対に設けられる同様なＰチャンネル型Ｍ
ＯＳＦＥＴのゲートにも供給される。

【００２４】上記サブコモンデータ線ＳＣＤ，／ＳＣＤ
は、第１のスイッチとしてのＰチャンネル型ＭＯＳＦＥ
ＴＱ１とＱ２を介してプリセンスアンプＰＳＡ１を構成
するバイポーラ型トランジスタ（以下、単にトランジス
タという）Ｔ１，Ｔ２のベースに接続される。これらの
トランジスタＴ１とＴ２は、ＮＰＮ型トランジスタから
構成され、そのコレクタは電源電圧ＶＣＣに接続されて
いる。上記プリセンスアンプＰＳＡ１に選択機能を持た
せるために、言い換えるならば、選択されたプリセンス
アンプＰＳＡ１の出力信号のみが有効となって次段のメ
インアンプＭＳＡに伝えられるようにするために、第２
のスイッチとしてのＰチャンネル型ＭＯＳＦＥＴＱ３と
Ｑ４が設けられ、それと共通に直列形態に接続されるＰ
チャンネル型のスイッチＭＯＳＦＥＴＱ５を通してバイ
アス電圧が与えられるようにされる。

【００２５】上記プリセンスアンプＰＳＡ１を構成する
トランジスタＴ１，Ｔ２のエミッタは、コモンエミッタ
線に接続される。このコモンエミッタ線は、図１から理
解されるように、同じモジュール内に設けられる全部で
８個からなるアレイにおける対応するメモリアレイＭＡ
ＲＹの同様なプリセンスアンプを構成するトランジスタ
のエミッタと共通接続させるものである。上記のように
同じコモンエミッタ線に接続された８個のプリセンスア
ンプを構成する上記同様なエミッタフォロワトランジス
タのうち、選択された１つのエミッタフォロワトランジ
スタのみが動作状態になって、その増幅出力信号を次段
のメインアンプＭＳＡに伝えられるようにする必要があ
る。

【００２６】このため、上記バイアス電圧は、選択され
たエミッタフォロワトランジスタのベースに供給される
メモリセルからの読み出し信号に対して低い電位にされ
る。つまり、非選択のエミッタフォロワトランジスタ
は、上記コモンエミッタ線に伝えられる信号に対して、
常にオフ状態を保つようなベースバイアス電圧が与えら
れる。この実施例では、ベースとコレクタとが接続され
るトランジスタＴ３により電源電圧ＶＣＣをベース，エ
ミッタ間電圧だけ低くした電圧ＶＣＣ−ＶＢＥがバイア
ス電圧として用いられる。上記トランジスタＴ３のエミ
ッタには、定電流源が設けられている。このバアイス電
圧発生回路は、他のプリセンスアンプＰＳＡ２〜ＰＳＡ
６に共通に用いることができる。

【００２７】上記スイッチＭＯＳＦＥＴＱ１，Ｑ２と、
スイッチＭＯＳＦＥＴＱ３，Ｑ４及びＱ５は、相補的に
スイッチ制御される。つまり、選択状態ではスイッチＭ
ＯＳＦＥＴＱ１とＱ２がオン状態にされ、上記サブコモ
ンデータ線ＳＣＤ，／ＳＣＤの読み出し信号がプリセン
スアンプＰＳＡ１を構成するトランジスタＴ１，Ｔ２の
ベースに伝えられ、非選択状態ではスイッチＭＯＳＦＥ
Ｔ３〜Ｑ５がオン状態になり、上記バイアス電圧ＶＣＣ
−ＶＢＥが上記トランジスタＴ１，Ｔ２のベースに伝え
られる。

【００２８】上記Ｙデコーダにより形成されたアレイ選
択信号及び制御回路により形成されたリード信号とによ
りリード選択信号ＲＣが形成される。かかるリード選択
信号ＲＣは、３個の縦列形態にされたＣＭＯＳインバー
タ回路を介して上記スイッチＭＯＳＦＥＴＱ１とＱ２の
ゲートに伝えられる。また、上記スイッチＭＯＳＦＥＴ
Ｑ１とＱ２のゲートに伝えられる制御信号が、ＣＭＯＳ
インバータ回路を介して反転されてその制御信号として
スイッチＭＯＳＦＥＴＱ３，Ｑ４のゲートに伝えられ
る。そして、上記３段のＣＭＯＳインバータ回路列のう
ち、２段目の出力信号が上記スイッチＭＯＳＦＥＴＱ５
の制御信号としてゲートに伝えられる。

【００２９】これにより、リード選択信号ＲＣがハイレ
ベルの選択状態のときには、スイッチＭＯＳＦＥＴＱ１
とＱ２がオン状態でスイッチＭＯＳＦＥＴＱ３〜Ｑ５が
オフ状態にされて上記サブコモンデータ線ＳＣＤ，／Ｓ
ＣＤの読み出し信号が上記トランジスタＴ１とＴ２のベ
ースにそれぞれ供給される。また、上記リード選択信号
ＲＣがロウレベルの非選択状態のときには、スイッチＭ
ＯＳＦＥＴＱ１とＱ２がオフ状態でスイッチＭＯＳＦＥ
ＴＱ３〜Ｑ５がオン状態にされて、上記バイアス電圧が
上記トランジスタＴ１とＴ２のベースにそれぞれ供給さ
れる。

【００３０】ライトアンプＷＡ１は、特に制限されない
が、バイポーラ型トランジスタとＣＭＯＳ回路により構
成される。サブコモンデータ線／ＳＣＤに書き込み信号
を伝えるアンプについて説明すると、入力側にＰチャン
ネル型ＭＯＳＦＥＴＱ６とＱ７及びＮチャンネル型ＭＯ
ＳＦＥＴＱ８とＱ９からなるＣＭＯＳナンド（ＮＡＮ
Ｄ）ゲート回路が設けられる。これらのＣＭＯＳナンド
ゲート回路の一方の入力であるＭＯＳＦＥＴ６とＱ８の
ゲートには、上記反転のサブコモンデータ線／ＳＣＤに
対応してＣＭＯＳインバータ回路を介して書き込み信号
Ｄinの反転信号が供給される。また、書き込み時間を決
めるライトパルスＷＰと上記Ｙデコーダにより形成され
たアレイ選択信号及び制御回路により形成されたライト
信号とにより形成されたライト選択信号ＷＣとはナンド
ゲート回路に供給される。かかるナンドゲート回路の出
力信号は、インバータ回路を介して上記ナンドゲート回
路の他方の入力であるＭＯＳＦＥＴＱ７とＱ９のゲート
に供給される。

【００３１】これにより、書き込み動作モードでライト
パルスＷＰにより設定された時間であって、書き込み信
号がハイレベルならロウレベルの書き込みパルスを発生
する。出力段は、上記ナンドゲート回路の出力信号を受
けるトランジスタＴ５と、そのエミッタと回路の接地電
位との間に直列形態に接続されたＮチャンネル型ＭＯＳ
ＦＥＴＱ１０とＱ１１からなり、かかるＮチャンネル型
ＭＯＳＦＥＴＱ１０とＱ１１のゲートには、上記２つの
入力信号が供給され、上記トランジスタＴ５のエミッタ
出力／Ｄが書き込み信号としてサブコモンデータ線／Ｓ
ＣＤに伝えられる。他方のサブコモンデータ線ＳＣＤに
対応したアンプも、上記同様な構成にされる。ただし、
書き込み信号Ｄinは、２つのインバータ回路を通して同
相の信号が入力される。

【００３２】上記のロウレベルの書き込み信号を出力す
る動作以外では、上記ナンドゲート回路がハイレベルの
出力信号を形成し、仮にサブコモンデータ線／ＳＣＤが
その直前の上記のようなロウレベルの書き込み動作がさ
れいたなら、トランジスタＴ５のオン状態により高速に
ＶＣＣ−ＶＢＥまでハイレベルに立ち上がる。また、上
記のロウレベルの書き込み信号を出力する動作時間を決
定するライトパルスＷＰは、イコライズ信号ＥＱとして
縦列形態にされたＣＭＯＳインバータ回路を介して上記
Ｐチャンネル型ＭＯＳＦＥＴのゲートに供給される。そ
れ故、上記のようなロウレベルの書き込み信号が出力さ
れた後に、上記のＰチャンネル型ＭＯＳＦＥＴもオン状
態になりサブコモンデータ線／ＳＣＤは電源電圧ＶＣＣ
に戻されるというライトリカバリ動作が行われる。

【００３３】ライトアンプＷＡ１は、上記のような書き
込み動作以外では上記出力トランジスタＴ５（Ｔ４）の
エミッタが接続されるサブコモンデータ線／ＳＣＤ（Ｓ
ＣＤ）のレベルが上記のように電源電圧ＶＣＣにされて
おりオフ状態となり、実質的に出力ハイインピーダンス
状態にされる。また、読み出し動作のときでもサブコモ
ンデータ線ＳＣＤ，／ＳＣＤの電位がＶＣＣ−ＶＢＥ以
下になることがないように上記Ｐチャンネル型ＭＯＳＦ
ＥＴ等により低振幅化されているから、同様に出力ハイ
インピーダンス状態にされている。

【００３４】図４には、上記メインアンプＭＳＡの一実
施例の回路図が示されている。図面が見にくくなってし
まうのを防ぐために、回路素子に付された回路記号は、
前記図３と重複しているが、それぞれは別個の回路機能
を持つものであると理解されたい。メインアンプは、低
電圧までの動作を可能にするために、入力段の増幅回路
がＣＭＯＳ回路により構成される。メインアンプの入力
端子はコモンエミッタ線対ＳＴとＳＢに接続される。こ
こで、ＳＴは非反転側を表し、ＳＢは反転側の表してい
る。コモンエミッタ線ＳＴとＳＢに伝えられる相補の読
み出し信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ２とＱ３
のソースに供給される。これらのＭＯＳＦＥＴＱ２とＱ
３のゲートには、電圧電流変換動作のためのバイアス電
圧ＶＩＥＰＤが印加される。

【００３５】特に制限されないが、ソースに電源電圧が
印加され、ゲートとドレインとが接続されることにより
抵抗素子として作用するＰチャンネル型ＭＯＳＦＥＴＱ
１に定電流を流すことにより、上記電源電圧ＶＣＣを基
準にした定電圧が形成される。この定電圧は、コレクタ
が電源電圧ＶＣＣに接続されたエミッタフォロワトラン
ジスタＴ１を介して上記バイアス電圧ＶＩＥＰＤが形成
される。つまり、バイアス電圧ＶＩＥＰＤは、電源電圧
ＶＣＣから上記ＭＯＳＦＥＴＱ１のソース，ドレイン間
の定電圧とトランジスタＴ１のベース，エミッタ間電圧
だけレベルシフトされた電圧とされる。このように、電
源電圧ＶＣＣを基準にした定電圧とすることにより、電
源電圧ＶＣＣの変動に影響されないで上記Ｐチャンネル
型ＭＯＳＦＥＴＱ２とＱ３により読み出し信号の電流−
電圧変換動作を行うことができるようにされる。言い換
えるならば、電源電圧ＶＣＣの上昇に伴いメインアンプ
での電流消費が大きくならないようにされる。

【００３６】上記のようにメモリセルは、ラッチ回路と
伝送ゲートＭＯＳＦＥＴから構成されており、ラッチ回
路は電源電圧のようなハイレベルと回路の接地電位のよ
うなロウレベルの出力信号を形成している。それ故、相
補データ線やサブコモンデータ線には電源電圧のような
ハイレベルと、上記ラッチ回路のオン状態にされている
Ｎチャンネル型ＭＯＳＦＥＴ、伝送ゲートＭＯＳＦＥＴ
及び上記負荷ＭＯＳＦＥＴのコンダクタンス比により決
まるロウレベルが現れる。

【００３７】上記コモンエミッタ線ＳＴがロウレベル
で、ＳＢがハイレベルならかかるハイレベルに対応され
たＰチャンネル型ＭＯＳＦＥＴＱ２とＱ３ではソースと
ゲート間に印加された電圧に対応されたドレイン電流が
流れるようにされる。上記ＭＯＳＦＥＴＱ２とＱ３のド
レイン側には、電流ミラー形態に接続されたＮチャンネ
ル型ＭＯＳＦＥＴＱ４とＱ５が設けられているので、Ｍ
ＯＳＦＥＴＱ３とＱ４の共通接続されたドレインには、
上記ＭＯＳＦＥＴＱ４とＱ５のサイズが同じなら、上記
ＭＯＳＦＥＴＱ２とＱ３とのドレイン電流の差分に対応
した増幅電流が形成される。言い換えるならば、上記コ
ブコモンデータ線ＳＣＤと／ＳＣＤの電圧差である読み
出し信号振幅に対応した電流信号が形成される。

【００３８】上記コモンエミッタ線ＳＴとＳＢには、上
記同様な構成のアンプが設けられる。ただし、その入力
が上記ＭＯＳＦＥＴＱ２〜Ｑ５とは逆相関係となるよう
に供給される。それ故、上記２つのアンプから相補的な
電流信号が出力される。これらの相補的な電流信号は、
次段増幅回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ
６とＱ７のゲートに伝えられて電圧信号に変換される。
つまり、上記相補的な電流信号は、上記ＭＯＳＦＥＴＱ
６，Ｑ７のゲート容量にチャージアップさせる電流とデ
ィスチャージさせる電流とにされる。

【００３９】上記Ｐチャンネル型ＭＯＳＦＥＴＱ６とＱ
７のドレイン側には上記同様な電流ミラー形態に接続さ
れたＮチャンネル型ＭＯＳＦＥＴＱ８とＱ９が設けられ
る。特に制限されないが、ＭＯＳＦＥＴＱ８とＱ９は同
じ素子サイズにされる。したがって、上記ＭＯＳＦＥＴ
Ｑ６がオン状態にされ、ＭＯＳＦＥＴＱ７がオフ状態に
されたなら、ＭＯＳＦＥＴＱ６のドレイン電流が上記電
流ミラー回路を構成するＭＯＳＦＥＴＱ８とＱ９を介し
て出力段回路のインバータ回路の入力に供給されてロウ
レベルの出力信号を形成する。逆に、上記ＭＯＳＦＥＴ
Ｑ６がオフ状態にされ、ＭＯＳＦＥＴＱ７がオン状態に
されたなら、ＭＯＳＦＥＴＱ７のドレイン電流が上記電
流ミラー回路を構成するＭＯＳＦＥＴＱ８とＱ９を介し
て出力段回路のインバータ回路の入力に供給されてハイ
レベルの出力信号を形成する。このようなハイレベル／
ロウレベルの読み出し信号は、実質的に前記ライトアン
プと同様な構成にされたバイポーラＣＭＯＳ回路を介し
て出力され、データ出力バッファ回路ＤＯＢに伝えられ
て出力端子Ｄout から出力される。

【００４０】この構成では、上記メインアンプの入力段
回路は、上記プリセンスアンプを構成するエミッタフォ
ロワトランジスタのエミッタ負荷としても作用させら
れ、無駄な電流消費が抑えられるようにされる。また、
動作下限電圧は、上記プリセンスアンプを構成するエミ
ッタフロォロワトランジスタＴ１（Ｔ２）のベース，エ
ミッタ間電圧ＶＢＥに、メイアンプを構成する上記Ｐチ
ャンネル型ＭＯＳＦＥＴＱ２とＮチャンネル型ＭＯＳＦ
ＥＴＱ４（Ｑ３とＱ５）のしきい値電圧を加えて約２Ｖ
程度の低い電圧にされる。つまり、上記トランジスタの
ベース，エミッタ間電圧は０．８Ｖ程度にでき、Ｐチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴと
のしきい値電圧を１．２Ｖ程度にできるからである。そ
して、コレンエミッタ線には、上記入力段回路が実施的
な定電流負荷として作用するために低消費電力にでき
る。

【００４１】図５には、この発明に係るスタティック型
ＲＡＭに用いられる素子の一実施例の概略素子構造断面
図が示されている。この実施例のスタティック型ＲＡＭ
は、前記のようにＣＭＯＳ回路を構成するＮチャンネル
型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴ及びＮＰ
Ｎ型のバイポーラ型トランジスタから構成される。な
お、メモリセルとして高抵抗のポリシリコン抵抗を用い
るものでは、それは省略されている。

【００４２】Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
とＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とは公知の
ＣＭＯＳ集積回路の製造技術により形成される。特に制
限されないが、半導体基板はＰ型基板Ｐ−ＳＵＢから構
成される。Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
は、次のように形成される。上記Ｐ型基板上にＮ＋型の
ソース，ドレインＳ，Ｄを形成して、かかるソース，ド
レインＳ，Ｄ間の半導体表面に薄い厚さのゲート絶縁膜
が形成され、その上に上記ソース，ドレインＳ，Ｄ間を
跨ぐようなゲートＧが形成される。Ｐチャンネル型ＭＯ
ＳＦＥＴ（ＰＭＯＳ）は、次のように形成される。上記
Ｐ型基板表面にＮ型ウェル領域Ｎ−ＷＥＬＬを形成し、
かかるＮ型ウェル領域Ｎ−ＷＥＬＬ内にＰ＋型のソー
ス，ドレインＳ，Ｄを形成して、かかるソース，ドレイ
ンＳ，Ｄ間の半導体表面に薄い厚さのゲート絶縁膜を形
成し、その上に上記ソース，ドレインＳ，Ｄ間を跨ぐよ
うなゲートＧが形成される。

【００４３】この実施例では、上記のようなＣＭＯＳプ
ロセスを有効に利用し、ＮＰＮ型のバイポーラ型トラン
ジスタが形成される。つまり、上記Ｐチャンネル型ＭＯ
ＳＦＥＴを形成するためのＮ型ウェル領域を利用して、
コレクタ領域として用いる。このコレクタ領域の周辺を
囲むようにオーミックコンタクト及びコレクタ抵抗を小
さくするためのＮ＋拡散層ＮＣが形成される。つまり、
Ｎ型ウェル領域を形成した後に、バイポーラ型トランジ
スタを形成する部分に選択的に上記Ｎ＋型の拡散層ＮＣ
を形成する工程が追加される。

【００４４】その後に上記Ｎ＋型拡散層ＮＣで囲まれて
内部にベースＢを構成するＰ型拡散層が形成される。こ
のＰ型拡散層は、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレイン領域と同じ導電型であるが、その拡散深さ
を深くするために上記Ｐチャンネル型ＭＯＳＦＥＴのソ
ース，ドレインとは別の工程が追加されて形成される。
この後に、上記Ｎチャンネル型ＭＯＳＦＥＴのソース，
ドレインを形成するためのＮ＋拡散層の形成工程と同時
に、エミッタＥを構成するＮ＋拡散層が形成される。こ
のように、上記のＣＭＯＳプロセスに２つの工程を追加
するだけの簡単な構成によりバイポーラ型トランジスタ
を得ることができる。このような工程の簡素化により、
製造コストの大幅な低減が可能になる。

【００４５】上記バイポーラ型トランジスタはＰチャン
ネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域Ｎ
−ＷＥＬＬに形成され、それ自体で素子分離が行われ
る。これにより、半導体基板上に高い集積度により形成
することができる。このようにＮ型ウェル領域にバイポ
ーラ型トランジスタを形成することができる理由は、こ
の発明に係るスタティック型ＲＡＭに用いられるバイポ
ーラ型トランジスの全ては、コレクタが共通に電源電圧
ＶＣＣが印加される構成とされているからである。つま
り、Ｐチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェ
ル領域Ｎ−ＷＥＬＬは、周知のように電源電圧ＶＣＣが
バイアス電圧として与えられるものであり、上記電源電
圧ＶＣＣがコレクタに印加されるバイポーラ型トランジ
スタも同様なウェル領域Ｎ−ＷＥＬＬに形成することが
できる。このような理由により、この実施例のスタティ
ック型ＲＡＭは、バイポーラ型トランジスタを用いつ
つ、高集積化が可能となり、それに伴って大記憶容量化
が実現できるものである。

【００４６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数のメモリアレイのうちの一つの相補データ
線対がカラムスイッチにより接続されるサブコモンデー
タ線対に一対一に対応して、そのコレクタが電源電圧に
接続されたエミッタフォロワトランジスタのみからなる
プリアンプを設け、かかるプリアンプには選択時にオン
状態になって上記サブコモンデータ線対を上記トランジ
スタのベースに接続する第１のスイッチと、非選択時に
オン状態になって上記サブコモンデータ線対の読み出し
信号に対して低い電位にされた所定のバイアス電圧を伝
える第２のスイッチを設け、上記エミッタフォロワトラ
ンジスタのエミッタを共通化してコモンエミッタ線を構
成してＣＭＯＳ構成のメイアンプの一対の入力端子に接
続させることにより、電源電圧を基準にして読み出し信
号が得られ、１段のエミッタフォロワトランジスタとＣ
ＭＯＳ構成のメインアンプにより信号増幅が行われるか
ら低い電圧まで動作可能となり、上記エミッタフォロワ
が読み出し経路に設けられているために高速読み出しが
可能であるとともに、バイポーラ型トランジスタはコレ
クタが電源電圧に接続されたものしか用いていないか
ら、製造プロセスが簡単でかつ素子分離が簡単となり高
集積化が図られるという効果が得られる。

【００４７】（２） 上記サブコモンデータ線対は、そ
れを電源電圧にプルアップさせる大きな抵抗値を持つプ
ルアップ用のＰチャンネル型ＭＯＳＦＥＴと、実質的な
書き込み動作以外のときにオン状態にされてメモリセル
からの読み出し信号の信号振幅制限を行うＰチャンネル
型ＭＯＳＦＥＴとを設けることにより、動作電圧の使用
効率を良くすることができ、しかも、書き込み動作後の
ライトリカバリや反転読み出しの高速化が可能になると
いう効果が得られる。

【００４８】（３） 上記コモンエミッタ線対に設けら
れるメインアンプの入力段回路として、コモンエミッタ
線対の信号がソースに供給され、ゲートに所定のバイア
ス電圧が印加されてなる一対のＰチャンネル型ＭＯＳＦ
ＥＴにより電圧−電流変換し、かかる一対のＰチャンネ
ル型ＭＯＳＦＥＴのソース側に電流ミラー形態にされた
Ｎチャンネル型ＭＯＳＦＥＴを設けて両者の差電流を形
成する一対の増幅回路を用いるようにする。この構成で
は、上記を増幅回路がプリセンスアンプを構成するエミ
ッタフォロワトランジスタの電流源負荷としても作用す
るために、低消費電力でしかも低い動作電圧まで動作可
能にできるという効果が得られる。

【００４９】（４） 電源電圧端子に接続された抵抗手
段に定電流を流すことにより定電圧を形成し、それをエ
ミッタフォロワトランジスタを介して出力して上記電流
−電圧変換用のＰチャンネル型ＭＯＳＦＥＴのゲートに
供給させることにより、電源電圧の変動に影響されない
で一定の電流消費にすることができるという効果が得ら
れる。

【００５０】（５） 上記第１のスイッチの入力側に
は、ライトアンプの出力端子を接続し、かかるライトア
ンプとして、ＣＭＯＳ回路の出力段にコレクタが電源電
圧に接続され、ハイレベルの出力信号を形成するバイポ
ーラ型トランジスタを設けることより、ライトリカバリ
を高速に行うようにすることができるという効果が得ら
れる。

【００５１】（６） 上記バイポーラ型トランジスタと
Ｐチャンネル型ＭＯＳＦＥＴを、それぞれがＰ型基板上
に形成されたＮ型ウェル領域に形成し、バイポーラ型ト
ランジスタは上記Ｎ型ウェル領域をコレクタ領域として
用い、Ｎチャンネル型ＭＯＳＦＥＴのソース，ドレイン
拡散層と同一工程で形成されるＮ型拡散層をエミッタ領
域として利用することにより、ＣＭＯＳプロセスに対し
て簡単な工程を追加するだけでバイポーラ型トランジス
タが形成でき、しかもバイポーラ型トランジスタがＮ型
ウェル領域により分離できるから回路が高集積にできる
という効果が得られる。

【００５２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
部の構成は、前記実施例のようにモジュール、アレイ、
メモリアレイのように分けるものに限定されない。ま
た、それぞれの名称は、上記に限定されないでメモリブ
ロック、メモリアレイ等の何であってもよい。メインア
ンプの構成は、上記ＣＭＯＳ回路により構成された差動
増幅回路等のよう動作電圧が低いことを条件として種々
の実施形態を採ることができる。また、ＥＣＬ回路と互
換性を持つようにする等のために動作電圧として負電圧
が用いられるときには、上記電源電圧ＶＣＣが回路の接
地電位にされ、上記回路の接地電位が負電圧にされる。
この場合には、回路の接地電位が上記の電源電圧とみな
れる。この発明は、スタティック型ＲＡＭとして広く利
用できる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のメモリアレイのうち
の一つの相補データ線対がカラムスイッチにより接続さ
れるサブコモンデータ線対に一対一に対応して、そのコ
レクタが電源電圧に接続されたエミッタフォロワトラン
ジスタのみからなるプリアンプを設け、かかるプリアン
プには選択時にオン状態になって上記サブコモンデータ
線対を上記トランジスタのベースに接続する第１のスイ
ッチと、非選択時にオン状態になって上記サブコモンデ
ータ線対の読み出し信号に対して低い電位にされた所定
のバイアス電圧を伝える第２のスイッチを設け、上記エ
ミッタフォロワトランジスタのエミッタを共通化してコ
モンエミッタ線を構成してＣＭＯＳ構成のメイアンプの
一対の入力端子に接続させることにより、電源電圧を基
準にして読み出し信号が得られ、１段のエミッタフォロ
ワトランジスタとＣＭＯＳ構成のメインアンプにより信
号増幅が行われるから低い電圧まで動作可能となり、上
記エミッタフォロワが読み出し経路に設けられているた
めに高速読み出しが可能であるとともに、バイポーラ型
トランジスタはコレクタが電源電圧に接続されたものし
か用いていないから、製造プロセスが簡単でかつ素子分
離が簡単となり高集積化が図られる。

【００５４】上記サブコモンデータ線対は、それを電源
電圧にプルアップさせる大きな抵抗値を持つプルアップ
用のＰチャンネル型ＭＯＳＦＥＴと、実質的な書き込み
動作以外のときにオン状態にされてメモリセルからの読
み出し信号の信号振幅制限を行うＰチャンネル型ＭＯＳ
ＦＥＴとを設けることにより、動作電圧の使用効率を良
くすることができ、しかも、書き込み動作後のライトリ
カバリや反転読み出しの高速化が可能になる。

【００５５】上記コモンエミッタ線対に設けられるメイ
ンアンプの入力段回路として、コモンエミッタ線対の信
号がソースに供給され、ゲートに所定のバイアス電圧が
印加されてなる一対のＰチャンネル型ＭＯＳＦＥＴによ
り電圧−電流変換し、かかる一対のＰチャンネル型ＭＯ
ＳＦＥＴのソース側に電流ミラー形態にされたＮチャン
ネル型ＭＯＳＦＥＴを設けて両者の差電流を形成する一
対の増幅回路を用いるようにする。この構成では、上記
を増幅回路がプリセンスアンプを構成するエミッタフォ
ロワトランジスタの電流源負荷としても作用するため
に、低消費電力でしかも低い動作電圧まで動作可能にで
きる。

【００５６】電源電圧端子に接続された抵抗手段に定電
流を流すことにより定電圧を形成し、それをエミッタフ
ォロワトランジスタを介して出力して上記電流−電圧変
換用のＰチャンネル型ＭＯＳＦＥＴのゲートに供給させ
ることにより、電源電圧の変動に影響されないで一定の
電流消費にすることができる。

【００５７】上記第１のスイッチの入力側には、ライト
アンプの出力端子を接続し、かかるライトアンプとし
て、ＣＭＯＳ回路の出力段にコレクタが電源電圧に接続
され、ハイレベルの出力信号を形成するバイポーラ型ト
ランジスタを設けることより、ライトリカバリを高速に
行うようにすることができる。

【００５８】上記バイポーラ型トランジスタとＰチャン
ネル型ＭＯＳＦＥＴを、それぞれがＰ型基板上に形成さ
れたＮ型ウェル領域に形成し、バイポーラ型トランジス
タは上記Ｎ型ウェル領域をコレクタ領域として用い、Ｎ
チャンネル型ＭＯＳＦＥＴのソース，ドレイン拡散層と
同一工程で形成されるＮ型拡散層をエミッタ領域として
利用することにより、ＣＭＯＳプロセスに対して簡単な
工程を追加するだけでバイポーラ型トランジスタが形成
でき、しかもバイポーラ型トランジスタがＮ型ウェル領
域により分離できるから回路が高集積にできる。

【図面の簡単な説明】

【図１】この発明に係るスタティック型ＲＡＭの一実施
例を示す全体概略ブロック図である。

【図２】図１のメモリアレイＭＡＹ１の一実施例を示す
回路図である。

【図３】図１のプリセンスアンプとライトアンプの一実
施例を示す回路図である。

【図４】図１のメインアンプの一実施例を示す回路図で
ある。

【図５】この発明に係るスタティック型ＲＡＭに用いら
れる素子の一実施例を示す概略素子構造断面図である。

【符号の説明】

ＭＡＲＹ１〜ＭＡＲＹ６…メモリアレイ、ＸＤＥＣ…Ｘ
デコーダ、ＹＤＥＣ…Ｙデコーダ、ＩＢ…入力バッフ
ァ、ＡＤＢ…アドレスバッファ、ＣＤＢ…制御バッフ
ァ、ＤＩＢ…データ入力バッファ、ＹＳＷ１〜ＹＳＷ６
…カラムスイッチ、ＰＳＡ１〜ＰＳＡ６…プリセンスア
ンプ、ＷＡ１〜ＷＡ６…ライトアンプ、ＭＳＡ１〜ＭＳ
Ａ６…メインアンプ、ＤＯＢ１〜ＤＯＢ６…データ出力
バッファ、Ｄ０，／Ｄ０〜Ｄ１５，／Ｄ１５…相補デー
タ線対、ＳＣＤ，／ＳＣＤ…サブコモンデータ線対、Ｙ
Ｓ０〜ＹＳ１５…Ｙ選択線、Ｔ１〜Ｔ５…トランジス
タ、Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、Ｂ…ベース、Ｅ…エ
ミッタ、Ｃ…コレクタ、Ｓ…ソース、Ｄ…ドレイン、Ｇ
…ゲート。Ｐ−ＳＵＢ…Ｐ型基板、Ｎ−ＷＥＬＬ…Ｎ型
ウェル領域。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数の相補データ線対
   との交点に複数のスタティック型メモリセルが接続され
   てなるメモリアレイと、かかるメモリアレイのうちの一
   つの相補データ線対を選択してサブコモンデータ線対に
   伝えるカラムスイッチと、上記相補データ線対をプルア
   ップさせる大きな抵抗値を持つプルアップ用のＰチャン
   ネル型ＭＯＳＦＥＴと、実質的な書き込み動作以外のと
   きにオン状態にされてメモリセルからの読み出し信号の
   信号振幅制限を行うＰチャンネル型ＭＯＳＦＥＴとを備
   えてなる複数のメモリアレイと、上記サブコモンデータ
   線対に対応して設けられ、選択時にはオン状態なってサ
   ブコモンデータ線対の信号を伝える第１のスイッチと、
   非選択時にオン状態になって上記サブコモンデータ線対
   の読み出し信号に対して低い電位にされた所定のバイア
   ス電圧を伝える第２のスイッチと、上記第１のスイッチ
   と第２のスイッチの共通化された出力側がベースに接続
   され、コレクタが電源電圧に接続された一対のエミッタ
   フォロワトランジスタのみからなるプリアンプと、上記
   複数のメモリアレイのうちの対応するプリアンプを構成
   するエミッタフォロワトランジスタのエミッタが共通接
   続されるコモンエミッタ線と、かかるコモンエミッタ線
   に一対の入力端子が接続されたＣＭＯＳ構成のメイアン
   プとを備えてなることを特徴とするスタティック型ＲＡ
   Ｍ。
2. 【請求項２】 上記サブコモンデータ線対は、それを電
   源電圧にプルアップさせる大きな抵抗値を持つプルアッ
   プ用のＰチャンネル型ＭＯＳＦＥＴと、実質的な書き込
   み動作以外のときにオン状態にされてメモリセルからの
   読み出し信号の信号振幅制限を行うＰチャンネル型ＭＯ
   ＳＦＥＴとが設けられるものであることを特徴とする請
   求項１のスタティック型ＲＡＭ。
3. 【請求項３】 上記コモンエミッタ線対に設けられるメ
   インアンプは、コモンエミッタ線対にソースが接続さ
   れ、ゲートに所定のバイアス電圧が印加されてなる電圧
   −電流変換用の一対のＰチャンネル型ＭＯＳＦＥＴと、
   かかる一対のＰチャンネル型ＭＯＳＦＥＴのソース側に
   設けられて電流ミラー形態にされたＮチャンネル型ＭＯ
   ＳＦＥＴとからそれぞれ構成される一対の増幅回路を含
   み、その出力から相補的な増幅信号を形成することを特
   徴とする請求項１のスタティック型ＲＡＭ。
4. 【請求項４】 電源電圧端子に接続された抵抗手段に定
   電流を流すことにより形成された定電圧がエミッタフォ
   ロワトランジスタを介して出力され、上記バイアス電圧
   として電流−電圧変換用のＰチャンネル型ＭＯＳＦＥＴ
   のゲートに供給されることを特徴とする請求項３のスタ
   ティック型ＲＡＭ。
5. 【請求項５】 上記第１のスイッチの入力側には、ライ
   トアンプの出力端子が接続されるものであり、かかるラ
   イトアンプは、ＣＭＯＳ回路の出力段にコレクタが電源
   電圧に接続され、ハイレベルの出力信号を形成するバイ
   ポーラ型トランジスタが設けられてなるものであること
   を特徴とする請求項１のスタティック型ＲＡＭ。
6. 【請求項６】 上記バイポーラ型トランジスタ及びＰチ
   ャンネル型ＭＯＳＦＥＴは、それぞれがＰ型基板上に形
   成されたＮ型ウェル領域に形成されるものであり、バイ
   ポーラ型トランジスタは上記Ｎ型ウェル領域をコレクタ
   領域として用い、Ｎチャンネル型ＭＯＳＦＥＴのソー
   ス，ドレイン拡散層と同一工程で形成されるＮ型拡散層
   をエミッタ領域として利用するものであることを特徴と
   する請求項２，請求項３、請求項４又は請求項５のスタ
   ティック型ＲＡＭ。