JP2551355B2 - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は半導体スタティックメモ
リに関し、特にフリップフロップ回路型の情報保持部を
含むメモリセルを備えた半導体スティックメモリに関す
る。
リに関し、特にフリップフロップ回路型の情報保持部を
含むメモリセルを備えた半導体スティックメモリに関す
る。
【０００２】
【従来の技術】近年の半導体回路においては、ＭＯＳト
ランジスタの微細化技術によって、１つのチップ上に数
百万以上のトランジスタが集積可能になった。また、バ
イポーラ素子とＣＭＯＳ素子を１つのチップ上に混在さ
せて、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ集積
回路も多用されるようになってきた。
ランジスタの微細化技術によって、１つのチップ上に数
百万以上のトランジスタが集積可能になった。また、バ
イポーラ素子とＣＭＯＳ素子を１つのチップ上に混在さ
せて、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ集積
回路も多用されるようになってきた。
【０００３】このようなＢｉ−ＣＭＯＳ回路において
は、高速動作可能なＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄ Ｌｏｇｉｃ）回路と、低消費電力のＣＭＯＳ回
路を組み合わせることによって、高速かつ低消費電力の
論理回路を実現することができる。近年では、このＢｉ
−ＣＭＯＳ回路を応用して、高速かつ低消費電力の半導
体スタティックメモリ（以下ＳＲＡＭという）が実現さ
れている。このＢｉ−ＣＭＯＳ ＳＲＡＭにおいては、
メモリセルは、大容量でかつ低パワーのＣＭＯＳ素子が
用いられ、センスアンプ回路には、低振幅でも高速な動
作が可能なバイポーラ素子が用いられている（例えば、
特開平２−２９７７９７号公報，特開平３−６００６８
号公報参照）。
は、高速動作可能なＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄ Ｌｏｇｉｃ）回路と、低消費電力のＣＭＯＳ回
路を組み合わせることによって、高速かつ低消費電力の
論理回路を実現することができる。近年では、このＢｉ
−ＣＭＯＳ回路を応用して、高速かつ低消費電力の半導
体スタティックメモリ（以下ＳＲＡＭという）が実現さ
れている。このＢｉ−ＣＭＯＳ ＳＲＡＭにおいては、
メモリセルは、大容量でかつ低パワーのＣＭＯＳ素子が
用いられ、センスアンプ回路には、低振幅でも高速な動
作が可能なバイポーラ素子が用いられている（例えば、
特開平２−２９７７９７号公報，特開平３−６００６８
号公報参照）。
【０００４】ＣＭＯＳ素子を用いてメモリセルを形成し
低消費電力を可能にしたＳＲＡＭの一例（第１の例）を
図４に示す。
低消費電力を可能にしたＳＲＡＭの一例（第１の例）を
図４に示す。
【０００５】このＳＲＡＭは、ワード線ＷＬ並びに対を
なす第１及び第２のビット線ＢＬ１，Ｌ２と、ソースを
共に電源電位Ｖｃｃ点に接続しゲートを互いに相手方の
ドレインに接続するＭＯＳ型のＰチャネルトランジスタ
ＭＰ１，ＭＰ２とソースを共に接地電位点に接続しドレ
インをＰチャネルトランジスタＭＰ１，ＭＰ２のドレイ
ンに対応接続しゲートを互いに相手方のドレインに接続
するＭＯＳ型のＮチャネルトランジスタＭＮ１，ＭＮ２
とを備えｐチャネルトランジスタＭＰ１，ＭＰ２のドレ
インそれぞれを記憶節点Ｎ１，Ｎ２とするフリップフロ
ップ回路型の情報保持部１１ａ、並びにゲートを共にワ
ード線ＷＬに接続しビット線ＢＬ１及び記憶節点Ｎ１
間、ビット線ＢＬ２及び記憶接点Ｎ２間それぞれに対応
接続するＭＯＳ型のＮチャネルトランジスタＭＮ３，Ｍ
Ｎ４を含むメモリセル１ａとを有する構成となってい
る。なお、図４には１つのメモリセル１ａ，ワード線Ｗ
Ｌ及び１対のビット線ＢＬ１，ＢＬ２しか示されていな
いが、通常はメモリセル１ａが行，列マトリクス状に配
置され、各行それぞれにワード線、各列それぞれに対を
なす第１及び第２のビット線が配置される。
なす第１及び第２のビット線ＢＬ１，Ｌ２と、ソースを
共に電源電位Ｖｃｃ点に接続しゲートを互いに相手方の
ドレインに接続するＭＯＳ型のＰチャネルトランジスタ
ＭＰ１，ＭＰ２とソースを共に接地電位点に接続しドレ
インをＰチャネルトランジスタＭＰ１，ＭＰ２のドレイ
ンに対応接続しゲートを互いに相手方のドレインに接続
するＭＯＳ型のＮチャネルトランジスタＭＮ１，ＭＮ２
とを備えｐチャネルトランジスタＭＰ１，ＭＰ２のドレ
インそれぞれを記憶節点Ｎ１，Ｎ２とするフリップフロ
ップ回路型の情報保持部１１ａ、並びにゲートを共にワ
ード線ＷＬに接続しビット線ＢＬ１及び記憶節点Ｎ１
間、ビット線ＢＬ２及び記憶接点Ｎ２間それぞれに対応
接続するＭＯＳ型のＮチャネルトランジスタＭＮ３，Ｍ
Ｎ４を含むメモリセル１ａとを有する構成となってい
る。なお、図４には１つのメモリセル１ａ，ワード線Ｗ
Ｌ及び１対のビット線ＢＬ１，ＢＬ２しか示されていな
いが、通常はメモリセル１ａが行，列マトリクス状に配
置され、各行それぞれにワード線、各列それぞれに対を
なす第１及び第２のビット線が配置される。
【０００６】このＳＲＡＭの回路構成では、メモリセル
１ａの全ての素子がＣＭＯＳ素子で構成されているため
に、高集積化、低消費電力化が可能ではあるが、読出し
電流が大きくとれないため高速化が困難であるという問
題点がある。
１ａの全ての素子がＣＭＯＳ素子で構成されているため
に、高集積化、低消費電力化が可能ではあるが、読出し
電流が大きくとれないため高速化が困難であるという問
題点がある。
【０００７】これに対し、バイポーラ素子を用いてメモ
リセルを形成し高速化を可能にしたＳＲＡＭの一例（第
２の例）を図５に示す。
リセルを形成し高速化を可能にしたＳＲＡＭの一例（第
２の例）を図５に示す。
【０００８】このＳＲＡＭは、ワード線ＷＬ並びに対を
なす第１及び第２のビット線ＢＬ１，ＢＬ２と、第１の
エミッタを互いに接続しベースを互いに相手方のコレク
タに接続し第２のエミッタをそれぞれビット線ＢＬ１，
ＢＬ２に対応接続するバイポーラトランジスタＱ１１，
Ｑ１２、一端を共にワード線ＷＬに接続し他端をバイポ
ーラトランジスタＱ１１，Ｑ１２のコレクタにそれぞれ
対応接続する負荷用の抵抗Ｒ１，Ｒ２、並びにこれら抵
抗Ｒ１，Ｒ２それぞれに並列接続するダイオードＤ１，
Ｄを備えたフリップフロップ型のメモリセル１ｂと、ビ
ット線ＢＬ１，ＢＬ２それぞれと接続しメモリセル１ｂ
に読出し電流を流す電流源回路ＩＳ１１，ＩＳ１２と、
メモリセル１ｂに情報保持電流を流す電流源回路ＩＳ１
３とを有する構成となっている。このＳＲＡＭにおいて
も、メモリセル１ｂがマトリクス状に配列されているこ
とは前述の例と同様である。
なす第１及び第２のビット線ＢＬ１，ＢＬ２と、第１の
エミッタを互いに接続しベースを互いに相手方のコレク
タに接続し第２のエミッタをそれぞれビット線ＢＬ１，
ＢＬ２に対応接続するバイポーラトランジスタＱ１１，
Ｑ１２、一端を共にワード線ＷＬに接続し他端をバイポ
ーラトランジスタＱ１１，Ｑ１２のコレクタにそれぞれ
対応接続する負荷用の抵抗Ｒ１，Ｒ２、並びにこれら抵
抗Ｒ１，Ｒ２それぞれに並列接続するダイオードＤ１，
Ｄを備えたフリップフロップ型のメモリセル１ｂと、ビ
ット線ＢＬ１，ＢＬ２それぞれと接続しメモリセル１ｂ
に読出し電流を流す電流源回路ＩＳ１１，ＩＳ１２と、
メモリセル１ｂに情報保持電流を流す電流源回路ＩＳ１
３とを有する構成となっている。このＳＲＡＭにおいて
も、メモリセル１ｂがマトリクス状に配列されているこ
とは前述の例と同様である。
【０００９】このＳＲＡＭの情報読出しは、ワード線Ｗ
Ｌの電位を、非選択のワード線のレベルから０．８Ｖ程
度上昇させることで、高レベルの情報を記憶しているノ
ードにベースが接続されたバイポーラトランジスタか
ら、ビット線（ＢＬ１，ＢＬ２）に読出し電流を取り出
す。バイポーラ素子によるメモリセルでは、ビット線の
駆動をバイポーラトランジスタが行うため、電圧振幅が
小さく、かつ読出し電流が大きく取り出せるため高速で
はあるが、情報の保持のために電流源回路ＩＳ１３によ
り電流を絶えず流す必要があり、消費電流が多いこと、
また、バイポーラ素子構成のために、メモリセルサイズ
の縮小がＭＯＳ型のメモリセルよりも困難であり、その
ため、大容量化が図りにくいという問題点がある。
Ｌの電位を、非選択のワード線のレベルから０．８Ｖ程
度上昇させることで、高レベルの情報を記憶しているノ
ードにベースが接続されたバイポーラトランジスタか
ら、ビット線（ＢＬ１，ＢＬ２）に読出し電流を取り出
す。バイポーラ素子によるメモリセルでは、ビット線の
駆動をバイポーラトランジスタが行うため、電圧振幅が
小さく、かつ読出し電流が大きく取り出せるため高速で
はあるが、情報の保持のために電流源回路ＩＳ１３によ
り電流を絶えず流す必要があり、消費電流が多いこと、
また、バイポーラ素子構成のために、メモリセルサイズ
の縮小がＭＯＳ型のメモリセルよりも困難であり、その
ため、大容量化が図りにくいという問題点がある。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
スタティックメモリは、メモリセルをＣＭＯＳ素子のみ
で形成した第１の例では、高集積化及び低消費電力化は
可能であるが読出し電流が小さく高速化が困難であると
いう問題点があり、メモリセルをバイポーラ素子で形成
した第２の例では、高速化は可能であるが消費電流が多
くかつ大容量化（高集積化）が困難であるという問題点
があった。
スタティックメモリは、メモリセルをＣＭＯＳ素子のみ
で形成した第１の例では、高集積化及び低消費電力化は
可能であるが読出し電流が小さく高速化が困難であると
いう問題点があり、メモリセルをバイポーラ素子で形成
した第２の例では、高速化は可能であるが消費電流が多
くかつ大容量化（高集積化）が困難であるという問題点
があった。
【００１１】本発明の目的は、バイポーラ素子及びＣＭ
ＯＳ型回路の特性を生かし、高速、低消費電力で高集積
化、大容量化が容易な半導体スタティックメモリを提供
することにある。
ＯＳ型回路の特性を生かし、高速、低消費電力で高集積
化、大容量化が容易な半導体スタティックメモリを提供
することにある。
【００１２】
【課題を解決するための手段】本発明の半導体スタティ
ックメモリは、ワード線並びに対をなす第１及び第２の
ビット線と、ソースを共に前記ワード線に接続しゲート
を互いに相手方のドレインに接続するＭＩＳ型一導電型
の第１及び第２のトランジスタとソースを共に接地電位
点に接続しドレインを前記第１及び第２のトランジスタ
のドレインに対応接続しゲートを互いに相手方のドレイ
ンに接続するＭＩＳ型逆導電型の第３及び第４のトラン
ジスタとを備え前記第１及び第２のドレインをそれぞれ
第１及び第２の記憶節点とするフリップフロップ回路型
の情報保持部、並びにベースを前記情報保持部の第１及
び第２の記憶節点にエミッタを前記第１及び第２のビッ
ト線にそれぞれ対対接続する第１及び第２のバイポーラ
トランジスタを含むメモリセルと、前記第１および第２
のバイポーラトランジスタのコレクタに対応接続する第
１及び第２の制御信号線と、前記メモリセルの記憶情報
保持時には前記ワード線を記憶情報保持が可能な範囲内
の下限に近いレベルの第１の電圧とし、記憶情報読出し
時には前記ワード線を前記第１の電圧より高いレベルの
第２の電圧とすると共に前記第１及び第２の制御信号線
を電源電圧レベルとし、前記メモリセルへの情報書込み
時には前記ワード線を前記情報保持部のしきい値電圧が
前記第１及び第２のバイポーラトランジスタのベース・
エミッタ間順方向電圧より高くなる第３の電圧とすると
共に前記第１及び第２のビット線を書込み情報に対応し
かつその相補の高レベル、低レベルとし前記第１及び第
２の制御信号線を対応するビット線と同等レベル及びフ
ローティング状態のうちの一方とする制御部とを有して
いる。
ックメモリは、ワード線並びに対をなす第１及び第２の
ビット線と、ソースを共に前記ワード線に接続しゲート
を互いに相手方のドレインに接続するＭＩＳ型一導電型
の第１及び第２のトランジスタとソースを共に接地電位
点に接続しドレインを前記第１及び第２のトランジスタ
のドレインに対応接続しゲートを互いに相手方のドレイ
ンに接続するＭＩＳ型逆導電型の第３及び第４のトラン
ジスタとを備え前記第１及び第２のドレインをそれぞれ
第１及び第２の記憶節点とするフリップフロップ回路型
の情報保持部、並びにベースを前記情報保持部の第１及
び第２の記憶節点にエミッタを前記第１及び第２のビッ
ト線にそれぞれ対対接続する第１及び第２のバイポーラ
トランジスタを含むメモリセルと、前記第１および第２
のバイポーラトランジスタのコレクタに対応接続する第
１及び第２の制御信号線と、前記メモリセルの記憶情報
保持時には前記ワード線を記憶情報保持が可能な範囲内
の下限に近いレベルの第１の電圧とし、記憶情報読出し
時には前記ワード線を前記第１の電圧より高いレベルの
第２の電圧とすると共に前記第１及び第２の制御信号線
を電源電圧レベルとし、前記メモリセルへの情報書込み
時には前記ワード線を前記情報保持部のしきい値電圧が
前記第１及び第２のバイポーラトランジスタのベース・
エミッタ間順方向電圧より高くなる第３の電圧とすると
共に前記第１及び第２のビット線を書込み情報に対応し
かつその相補の高レベル、低レベルとし前記第１及び第
２の制御信号線を対応するビット線と同等レベル及びフ
ローティング状態のうちの一方とする制御部とを有して
いる。
【００１３】また、第１及び第２の制御信号線を１つの
共通の制御信号線とし、メモリセルへの情報書込み時に
はこの共通の制御信号線をフローティング状態とする構
成を有している。
共通の制御信号線とし、メモリセルへの情報書込み時に
はこの共通の制御信号線をフローティング状態とする構
成を有している。
【００１４】
【作用】本発明においては、メモリセルの情報保持部を
ＣＭＯＳ等のＭＩＳ素子で形成しているのでメモリセル
サイズを小さくすることができ、従って高集積化、大容
量化が容易であり、記憶情報の読出し用として情報保持
部の記憶節点にベースを接続するバイポーラ素子を使用
しているので読出し電流が大きく、従って高速動作が可
能であり、また、バイポーラ素子には情報の読出し時及
び書込み時以外には電流を流さない構成であり、情報保
持部はＣＭＯＳ型、フリップフロップ回路型となってい
るので消費電流が極めて少なく、従って低消費電力化が
可能である。
ＣＭＯＳ等のＭＩＳ素子で形成しているのでメモリセル
サイズを小さくすることができ、従って高集積化、大容
量化が容易であり、記憶情報の読出し用として情報保持
部の記憶節点にベースを接続するバイポーラ素子を使用
しているので読出し電流が大きく、従って高速動作が可
能であり、また、バイポーラ素子には情報の読出し時及
び書込み時以外には電流を流さない構成であり、情報保
持部はＣＭＯＳ型、フリップフロップ回路型となってい
るので消費電流が極めて少なく、従って低消費電力化が
可能である。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１７】この実施例は、ワード線ＷＬ並びに対をな
す第１及び第２のビット線ＢＬ１，ＢＬ２と、ソースを
共にワード線ＷＬに接続しゲートを互いに相手方のドレ
インに接続するＭＯＳ型のＰチャネルトランジスタＭＰ
１，ＭＰ２とソースを共に接地電位点に接続しドレイン
をＰチャネルトランジスタＭＰ１，ＭＰ２のドレインに
接続しゲートを互いに相手方のドレインに接続するＭＯ
Ｓ型のＮチャネルトランジスタＭＮ１，ＭＮ２とを備え
ＰチャネルトランジスタＭＰ１及びＮチャネルトランジ
スタＭＮ１のドレインを記憶節点Ｎ１、Ｐチャネルトラ
ンジスタＭＰ２及びＮチャネルトランジスタＭＮ２のド
レインを記憶節点Ｎ２とするフリップフロップ回路型の
情報保持部１１、並びにベースをこの情報保持部１１の
記憶節点Ｎ１，Ｎ２にそれぞれ対応接続しエミッタをビ
ット線ＢＬ１，ＢＬ２にそれぞれ対応接続する第１及び
第２のバイポーラトランジスタＱ１，Ｑ２を含むメモリ
セル１と、バイポーラトランジスタＱ１，Ｑ２のコレク
タにそれぞれ対応接続する第１及び第２の制御信号線Ｃ
Ｓ１，ＣＳ２と、一端をビット線ＢＬ１，ＢＬ２にそれ
ぞれ対応接続し他端を共に接地電位点に接続する電流源
回路ＩＳ１，ＩＳ２と、図１には示されていないが、メ
モリセル１の記憶情報保持時にはワード線ＷＬを記憶保
持が可能な範囲内の下限に近いレベルの第１の電圧Ｖ１
（例えば０．８Ｖ）とし、記憶情報読出し時にはワード
線ＷＬを第１の電圧Ｖ１より若干高いレベルの第２の電
圧Ｖ２とすると共に制御信号線ＣＳ１，ＣＳ２を電源電
位レベルとし、メモリセル１への情報書込み時にはワー
ド線ＷＬを情報保持部１１のしきい値電圧がバイポーラ
トランジスタＱ１，Ｑ２のベース・エミッタ間順方向電
圧より高くなる第３の電圧Ｖ３（例えば１．６Ｖ）とす
ると共にビット線ＢＬ１，ＢＬ２を書込み情報に対応し
かつその相補の高レベル（例えば１．６Ｖ），低レベル
（例えば接地電位レベル）とし制御信号線ＣＳ１，ＣＳ
２を対応するビット線ＢＬ１，ＢＬ２と同等レベルとす
るかフローティング状態とする制御部とを有する構成と
なっている。
す第１及び第２のビット線ＢＬ１，ＢＬ２と、ソースを
共にワード線ＷＬに接続しゲートを互いに相手方のドレ
インに接続するＭＯＳ型のＰチャネルトランジスタＭＰ
１，ＭＰ２とソースを共に接地電位点に接続しドレイン
をＰチャネルトランジスタＭＰ１，ＭＰ２のドレインに
接続しゲートを互いに相手方のドレインに接続するＭＯ
Ｓ型のＮチャネルトランジスタＭＮ１，ＭＮ２とを備え
ＰチャネルトランジスタＭＰ１及びＮチャネルトランジ
スタＭＮ１のドレインを記憶節点Ｎ１、Ｐチャネルトラ
ンジスタＭＰ２及びＮチャネルトランジスタＭＮ２のド
レインを記憶節点Ｎ２とするフリップフロップ回路型の
情報保持部１１、並びにベースをこの情報保持部１１の
記憶節点Ｎ１，Ｎ２にそれぞれ対応接続しエミッタをビ
ット線ＢＬ１，ＢＬ２にそれぞれ対応接続する第１及び
第２のバイポーラトランジスタＱ１，Ｑ２を含むメモリ
セル１と、バイポーラトランジスタＱ１，Ｑ２のコレク
タにそれぞれ対応接続する第１及び第２の制御信号線Ｃ
Ｓ１，ＣＳ２と、一端をビット線ＢＬ１，ＢＬ２にそれ
ぞれ対応接続し他端を共に接地電位点に接続する電流源
回路ＩＳ１，ＩＳ２と、図１には示されていないが、メ
モリセル１の記憶情報保持時にはワード線ＷＬを記憶保
持が可能な範囲内の下限に近いレベルの第１の電圧Ｖ１
（例えば０．８Ｖ）とし、記憶情報読出し時にはワード
線ＷＬを第１の電圧Ｖ１より若干高いレベルの第２の電
圧Ｖ２とすると共に制御信号線ＣＳ１，ＣＳ２を電源電
位レベルとし、メモリセル１への情報書込み時にはワー
ド線ＷＬを情報保持部１１のしきい値電圧がバイポーラ
トランジスタＱ１，Ｑ２のベース・エミッタ間順方向電
圧より高くなる第３の電圧Ｖ３（例えば１．６Ｖ）とす
ると共にビット線ＢＬ１，ＢＬ２を書込み情報に対応し
かつその相補の高レベル（例えば１．６Ｖ），低レベル
（例えば接地電位レベル）とし制御信号線ＣＳ１，ＣＳ
２を対応するビット線ＢＬ１，ＢＬ２と同等レベルとす
るかフローティング状態とする制御部とを有する構成と
なっている。
【００１８】なお、図１には１つのメモリセル１，ワー
ド線ＷＬ並びに１対のビット線ＢＬ１，ＢＬ２及び電流
源回路ＩＳ１，ＩＳ２しか示されていないが、通常はメ
モリセル１が行，列マトリクス状に配置され、各行それ
ぞれにワード線、各列それぞれに対をなす第１及び第２
のビット線が配置される。
ド線ＷＬ並びに１対のビット線ＢＬ１，ＢＬ２及び電流
源回路ＩＳ１，ＩＳ２しか示されていないが、通常はメ
モリセル１が行，列マトリクス状に配置され、各行それ
ぞれにワード線、各列それぞれに対をなす第１及び第２
のビット線が配置される。
【００１９】次に、この実施例の動作について説明す
る。
る。
【００２０】まず、メモリセル１の情報保持時において
は、ワード線ＷＬは、情報保持部１１の記憶保持が可能
な範囲内の下限に近い電圧Ｖ１（０．８Ｖ）となってい
るので、情報保持部１１の記憶情報が保持されると共に
その消費電力は極めて小さくなる。また、記憶節点Ｎ
１，Ｎ２のうちの高レベル側の電圧はワード線ＷＬの電
圧Ｖ１に近いレベルとなっているがこのレベルはバイポ
ーラトランジスタＱ１，Ｑ２のベース・エミッタ間順方
向電圧に近いレベルであるので、これらバイポーラトラ
ンジスタＱ１，Ｑ２には殆んど電流が流れない。従っ
て、情報保持時におけるメモリセル１の消費電力は極め
て小さくすることができる。なお、ビット線ＢＬ１，Ｂ
Ｌ２及び制御信号線ＣＳ１，ＣＳ２をワード線ＷＬと同
等レベル、また制御信号線ＣＳ１，ＣＳ２はフローティ
ング状態とし、バイポーラトランジスタＱ１，Ｑ２に流
れる電流を確実に最低とすることもできる。
は、ワード線ＷＬは、情報保持部１１の記憶保持が可能
な範囲内の下限に近い電圧Ｖ１（０．８Ｖ）となってい
るので、情報保持部１１の記憶情報が保持されると共に
その消費電力は極めて小さくなる。また、記憶節点Ｎ
１，Ｎ２のうちの高レベル側の電圧はワード線ＷＬの電
圧Ｖ１に近いレベルとなっているがこのレベルはバイポ
ーラトランジスタＱ１，Ｑ２のベース・エミッタ間順方
向電圧に近いレベルであるので、これらバイポーラトラ
ンジスタＱ１，Ｑ２には殆んど電流が流れない。従っ
て、情報保持時におけるメモリセル１の消費電力は極め
て小さくすることができる。なお、ビット線ＢＬ１，Ｂ
Ｌ２及び制御信号線ＣＳ１，ＣＳ２をワード線ＷＬと同
等レベル、また制御信号線ＣＳ１，ＣＳ２はフローティ
ング状態とし、バイポーラトランジスタＱ１，Ｑ２に流
れる電流を確実に最低とすることもできる。
【００２１】メモリセル１の記憶情報読出し時において
は、ワード線ＷＬは第１の電圧Ｖ１（０．８Ｖ）より若
干高い電圧Ｖ２に、制御信号線ＣＳ１，ＣＳ２は電源電
圧に設定されている。従って情報保持部１１の記憶節点
Ｎ１，Ｎ２のうちの高レベル側の電圧はバイポーラトラ
ンジスタＱ１，Ｑ２のベース・エミッタ間順方向電圧よ
り高くなり、対応するバイポーラトランジスタにベース
電流が流れる。このベース電流はバイポーラトランジス
タによって増幅され、対応する制御信号線，バイポーラ
トランジスタ及びビット線の経路で流れ、大きな読出し
電流を得ることができる。従って読出し動作の高速化が
可能である。
は、ワード線ＷＬは第１の電圧Ｖ１（０．８Ｖ）より若
干高い電圧Ｖ２に、制御信号線ＣＳ１，ＣＳ２は電源電
圧に設定されている。従って情報保持部１１の記憶節点
Ｎ１，Ｎ２のうちの高レベル側の電圧はバイポーラトラ
ンジスタＱ１，Ｑ２のベース・エミッタ間順方向電圧よ
り高くなり、対応するバイポーラトランジスタにベース
電流が流れる。このベース電流はバイポーラトランジス
タによって増幅され、対応する制御信号線，バイポーラ
トランジスタ及びビット線の経路で流れ、大きな読出し
電流を得ることができる。従って読出し動作の高速化が
可能である。
【００２２】メモリセル１への情報書込み時において
は、ワード線ＷＬは、情報保持部１１のしきい値電圧が
バイポーラトランジスタＱ１，Ｑ２のベース・エミッタ
間順方向電圧より高くなる第３の電圧Ｖ３（１、６）
に、ビット線ＢＬ１，ＢＬ２は書込み情報に対応しかつ
その相補の高レベル（電源電圧レベル又は第３の電圧Ｖ
３レベル），低レベル（接地電位レベル）に、制御信号
線ＣＳ１，ＣＳ２は対応するビット線と同等レベル又は
フローティング状態に設定されている。
は、ワード線ＷＬは、情報保持部１１のしきい値電圧が
バイポーラトランジスタＱ１，Ｑ２のベース・エミッタ
間順方向電圧より高くなる第３の電圧Ｖ３（１、６）
に、ビット線ＢＬ１，ＢＬ２は書込み情報に対応しかつ
その相補の高レベル（電源電圧レベル又は第３の電圧Ｖ
３レベル），低レベル（接地電位レベル）に、制御信号
線ＣＳ１，ＣＳ２は対応するビット線と同等レベル又は
フローティング状態に設定されている。
【００２３】この時の情報保持部１１の記憶節点Ｎ１，
Ｎ２の特性を記憶情報保持時と併せ、図２に示す。
Ｎ２の特性を記憶情報保持時と併せ、図２に示す。
【００２４】ワード線ＷＬが第１の電圧Ｖ１（０．８
Ｖ）の記憶情報保持時には、情報保持部１１のしきい値
電圧は０．４Ｖ程度であるが、ワード線ＷＬが第３の電
圧Ｖ３（１、６Ｖ）の情報書込み時には、そのしきい値
電圧は０．８Ｖ程度となる。ここで、書込み情報に従っ
て、低レベルを書込みたい記憶節点（例えばＮ１）と対
応するビット線（ＢＬ１）（及び制御信号線（ＣＳ
１）、これはフローティング状態であってもよい）を接
地電位レベル（０Ｖ）にすれば、バイポーラトランジス
タ（Ｑ１）は、そのベース・エミッタ（及びベース・コ
レクタ）が記憶節点（Ｎ１）からビット線（ＢＬ１）に
対して順方向に接続されたダイオードとして動作するた
め、記憶節点（Ｎ１）はこのバイポーラトランジスタ
（Ｑ１）のベース・エミッタ間順方向電圧によりしきい
値電圧０．８Ｖより低い電圧にクランプされる。従っ
て、それまで、記憶節点（Ｎ１）が高レベルであったと
しても、この記憶接点（Ｎ１）は接地電位レベル（０
Ｖ）へと遷移し、低レベルの情報が書込まれる。
Ｖ）の記憶情報保持時には、情報保持部１１のしきい値
電圧は０．４Ｖ程度であるが、ワード線ＷＬが第３の電
圧Ｖ３（１、６Ｖ）の情報書込み時には、そのしきい値
電圧は０．８Ｖ程度となる。ここで、書込み情報に従っ
て、低レベルを書込みたい記憶節点（例えばＮ１）と対
応するビット線（ＢＬ１）（及び制御信号線（ＣＳ
１）、これはフローティング状態であってもよい）を接
地電位レベル（０Ｖ）にすれば、バイポーラトランジス
タ（Ｑ１）は、そのベース・エミッタ（及びベース・コ
レクタ）が記憶節点（Ｎ１）からビット線（ＢＬ１）に
対して順方向に接続されたダイオードとして動作するた
め、記憶節点（Ｎ１）はこのバイポーラトランジスタ
（Ｑ１）のベース・エミッタ間順方向電圧によりしきい
値電圧０．８Ｖより低い電圧にクランプされる。従っ
て、それまで、記憶節点（Ｎ１）が高レベルであったと
しても、この記憶接点（Ｎ１）は接地電位レベル（０
Ｖ）へと遷移し、低レベルの情報が書込まれる。
【００２５】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２６】第１の実施例において、制御信号線ＣＳ
１，ＣＳ２それぞれを異なるレベルの電圧にする必要が
あるのは情報書込み時であるが、このとき、制御信号線
ＣＳ１，ＣＳ２をフローティング状態としても情報書込
み動作には影響しない。従って制御信号線ＣＳ１，ＣＳ
２を１つの制御信号線ＣＳに統合し、情報書込み時には
これをフローティング状態として使用する。これが第２
の実施例であり、基本的な動作及び効果は第１の実施例
と全く同一である。
１，ＣＳ２それぞれを異なるレベルの電圧にする必要が
あるのは情報書込み時であるが、このとき、制御信号線
ＣＳ１，ＣＳ２をフローティング状態としても情報書込
み動作には影響しない。従って制御信号線ＣＳ１，ＣＳ
２を１つの制御信号線ＣＳに統合し、情報書込み時には
これをフローティング状態として使用する。これが第２
の実施例であり、基本的な動作及び効果は第１の実施例
と全く同一である。
【００２７】なお、これら実施例において、記憶情報保
持時、記憶情報読出し時及び情報書込み時の動作を１つ
のメモリセル１について説明したが、メモリセル１が複
数個マトリクス状に配置されている場合には、これら複
数個のメモリセル１のうちの所定のものを選択する必要
がある。
持時、記憶情報読出し時及び情報書込み時の動作を１つ
のメモリセル１について説明したが、メモリセル１が複
数個マトリクス状に配置されている場合には、これら複
数個のメモリセル１のうちの所定のものを選択する必要
がある。
【００２８】この場合、情報の書込み及び読出しを行な
わない状態では、全てのメモリセルが前述の記憶情報保
持時の動作状態となり、記憶情報読出し時及び情報書込
み時には、選択された行及び列の交点のメモリセルが前
述の記憶情報読出し時及び情報書込み時の動作状態とな
り、選択された行及び列以外のメモリセルは記憶情報保
持時の動作状態、また、選択された行で選択されない列
のメモリセルはワード線のみが、選択された列の選択さ
れない行のメモリセルはビット線及び制御信号線がそれ
ぞれ上述の記憶情報読出し時及び情報書込み時の動作状
態となり、他は記憶情報保持時の動作状態となる。
わない状態では、全てのメモリセルが前述の記憶情報保
持時の動作状態となり、記憶情報読出し時及び情報書込
み時には、選択された行及び列の交点のメモリセルが前
述の記憶情報読出し時及び情報書込み時の動作状態とな
り、選択された行及び列以外のメモリセルは記憶情報保
持時の動作状態、また、選択された行で選択されない列
のメモリセルはワード線のみが、選択された列の選択さ
れない行のメモリセルはビット線及び制御信号線がそれ
ぞれ上述の記憶情報読出し時及び情報書込み時の動作状
態となり、他は記憶情報保持時の動作状態となる。
【００２９】
【発明の効果】以上説明したように本発明は、一導電型
の第１及び第２のＭＩＳトランジスタのソースを共にワ
ード線に接続し逆導電型の第３及び第４のＭＩＳトラン
ジスタのソースを共に接地電位点に接続し第１，第３の
ＭＩＳトランジスタのドレイン及び第２，第４のＭＩＳ
トランジスタのドレインをそれぞれ第１及び第２の記憶
節点Ｎ１，Ｎ２とするＣＭＯＳ型フリップフロップ回路
型の情報保持部１１と、ベースを第１及び第２の記憶節
点にエミッタを第１及び第２のビット線にコレクタを第
１及び第２の制御信号線にそれぞれ対応接続する第１及
び第２のバイポーラトランジスタとでメモリセルを形成
し、記憶情報保持時にはワード線を記憶情報保持が可能
な範囲内の下限に近い第１の電圧とし、記憶情報読出し
時にはワード線を第１の電圧より若干高い第２の電圧、
制御信号線を電源電圧とし、情報書込み時にはワード線
を記憶保持部のしきい値電圧がバイポーラトランジスタ
のベース・エミッタ間順方向電圧より高くなるような第
３の電圧、ビット線を書込み情報と対応した相補の高レ
ベル、低レベルとする構成とすることにより、バイポー
ラ素子の特性を生かして読出し動作等の高速化をはかる
ことができ、ＣＭＯＳ型回路の特性を生かしかつ低電圧
化が可能なため、低消費電力化及び高集積化、大容量化
をはかることができるという効果がある。
の第１及び第２のＭＩＳトランジスタのソースを共にワ
ード線に接続し逆導電型の第３及び第４のＭＩＳトラン
ジスタのソースを共に接地電位点に接続し第１，第３の
ＭＩＳトランジスタのドレイン及び第２，第４のＭＩＳ
トランジスタのドレインをそれぞれ第１及び第２の記憶
節点Ｎ１，Ｎ２とするＣＭＯＳ型フリップフロップ回路
型の情報保持部１１と、ベースを第１及び第２の記憶節
点にエミッタを第１及び第２のビット線にコレクタを第
１及び第２の制御信号線にそれぞれ対応接続する第１及
び第２のバイポーラトランジスタとでメモリセルを形成
し、記憶情報保持時にはワード線を記憶情報保持が可能
な範囲内の下限に近い第１の電圧とし、記憶情報読出し
時にはワード線を第１の電圧より若干高い第２の電圧、
制御信号線を電源電圧とし、情報書込み時にはワード線
を記憶保持部のしきい値電圧がバイポーラトランジスタ
のベース・エミッタ間順方向電圧より高くなるような第
３の電圧、ビット線を書込み情報と対応した相補の高レ
ベル、低レベルとする構成とすることにより、バイポー
ラ素子の特性を生かして読出し動作等の高速化をはかる
ことができ、ＣＭＯＳ型回路の特性を生かしかつ低電圧
化が可能なため、低消費電力化及び高集積化、大容量化
をはかることができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
情報保持部の特性図である。
情報保持部の特性図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体スタティックメモリの第１の例を
示す回路図である。
示す回路図である。
【図５】従来の半導体スタティックメモリの第２の例を
示す回路図である。
示す回路図である。
１，１ａ，１ｂ メモリセル １１，１１ａ 情報保持部 ＣＳ，ＣＳ１，ＣＳ２ 制御信号線 Ｄ１，Ｄ２ ダイオード ＩＳ１，ＩＳ２，ＩＳ１１〜ＩＳ１３ 電流源回路 ＭＮ１〜ＭＮ４ Ｎチャネルトランジスタ ＭＰ１，ＭＰ２ Ｐチャネルトランジスタ Ｑ１，Ｑ２，Ｑ１１，Ｑ１２ バイポーラトランジス
タ Ｒ１，Ｒ２ 抵抗 ＷＬ ワード線
タ Ｒ１，Ｒ２ 抵抗 ＷＬ ワード線
Claims (2)
- 【請求項１】 ワード線並びに対をなす第１及び第２の
ビット線と、ソースを共に前記ワード線に接続しゲート
を互いに相手方のドレインに接続するＭＩＳ型一導電型
の第１及び第２のトランジスタとソースを共に接地電位
点に接続しドレインを前記第１及び第２のトランジスタ
のドレインに対応接続しゲートを互いに相手方のドレイ
ンに接続するＭＩＳ型逆導電型の第３及び第４のトラン
ジスタとを備え前記第１及び第２のドレインをそれぞれ
第１及び第２の記憶節点とするフリップフロップ回路型
の情報保持部、並びにベースを前記情報保持部の第１及
び第２の記憶節点にエミッタを前記第１及び第２のビッ
ト線にそれぞれ対対接続する第１及び第２のバイポーラ
トランジスタを含むメモリセルと、前記第１および第２
のバイポーラトランジスタのコレクタに対応接続する第
１及び第２の制御信号線と、前記メモリセルの記憶情報
保持時には前記ワード線を記憶情報保持が可能な範囲内
の下限に近いレベルの第１の電圧とし、記憶情報読出し
時には前記ワード線を前記第１の電圧より高いレベルの
第２の電圧とすると共に前記第１及び第２の制御信号線
を電源電圧レベルとし、前記メモリセルへの情報書込み
時には前記ワード線を前記情報保持部のしきい値電圧が
前記第１及び第２のバイポーラトランジスタのベース・
エミッタ間順方向電圧より高くなる第３の電圧とすると
共に前記第１及び第２のビット線を書込み情報に対応し
かつその相補の高レベル、低レベルとし前記第１及び第
２の制御信号線を対応するビット線と同等レベル及びフ
ローティング状態のうちの一方とする制御部とを有する
ことを特徴とする半導体スタティックメモリ。 - 【請求項２】 第１及び第２の制御信号線を１つの共通
の制御信号線とし、メモリセルへの情報書込み時にはこ
の共通の制御信号線をフローティング状態とする請求項
１記載の半導体スタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253871A JP2551355B2 (ja) | 1993-10-12 | 1993-10-12 | 半導体スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253871A JP2551355B2 (ja) | 1993-10-12 | 1993-10-12 | 半導体スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111087A JPH07111087A (ja) | 1995-04-25 |
| JP2551355B2 true JP2551355B2 (ja) | 1996-11-06 |
Family
ID=17257299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253871A Expired - Lifetime JP2551355B2 (ja) | 1993-10-12 | 1993-10-12 | 半導体スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551355B2 (ja) |
-
1993
- 1993-10-12 JP JP5253871A patent/JP2551355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111087A (ja) | 1995-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960702 |