KR900004327B1 - 센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치 - Google Patents

센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치 Download PDF

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Abstract

내용 없음.

Description

센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치
제 1 도는 종래 기억 장치의 구성도.
제 2 도는 종래 기억 장치의 칼럼 트랜스퍼 게이트 트랜지스터(column transfer gate transistor)와 칼럼디코우더(column decoder)에 관한 부분을 나타내는 구성도.
제 3 도는 본 발명을 첫번째로 실시하는 기억장치의 구성도.
제 4 도는 본 발명을 첫번째로 실시하는 기억장치의 칼럼 트랜스퍼 트랜지스터와 칼럼 디코우더에 관한 부분을 나타내는 구성도.
제 5 도는 본 발명을 두번째로 실시하는 기억장치의 구성도.
제 6 도는 본 발명을 두번째로 실시하는 기억장치의 칼럼 트랜스퍼 게이트 트랜지스터와 칼럼 디코우더에 관한 부분을 나타내는 구성도이다.
본 발명은 칼럼(column) 및 로우(row)매트릭스로 배열된 다수의 PROM(programmable read only memory)셀을 포함하는 반도체 기억장치에 관한 것으로서 특히 기억장치의 프로그래밍 회로와 센스 증폭기에 대하여 독립으로 제공된 두개의 칼럼 트랜스퍼 게이트 트랜지스터 그룹에 관한 것이다.
제 1 도는 본 발명에 관한 부분을 보여주는 종래의 기억장치의 구성도이다. 제 1 도에서 참조기호 QM은 다수의 워드선 WL0-WLm및 이들과 교차하는 비트선 BL0-WLn에 의하여 형성된 매트릭스의 교차점에 배열된 다수의 PROM 셀을 나타낸다. 어드레스 신호 A가 칼럼 디코우더 1과 로우 디코우더 2 양쪽에 들어오면 디코우더 1과 2는 칼럼 선택신호 Y0-Yn및 로우 선택신호 X0-Xm을 각각 발생한다. 칼럼 트랜스퍼게이트 트랜지스터 T0,T1,…Tn은 비트선 BL0, BL1,…BLn에 각각 연결되어 있고, 각 칼럼 트랜스퍼 게이트 트랜지스터는 센스증폭기 3과 프로그래밍회로 4의 양쪽에 연결된 소오스, 비트선 BL0,BL1,…BLn에 연결된 드레인, 그리고 칼럼 선택신호 Y0,Y1,또는 Yn을 받아들이기 위하여 칼럼 디코우더 1에 연결된 게이트를 가지는 전계효과 트랜지스터로 구성되어 있다. 어드레스 신호 A가 기억장치에 인가되면, 로우 선택신호 X0-Xm중 하나가 워드선 WL0-WLm중 하나에 인가되고 칼럼 선택신호 Y0-Yn중 하나가 칼럼 트랜스퍼 게이트 트랜지스터 T0-Tn중 하나의 게이트에 인가된다.
기억장치가 기억장치의 외부로부터 주어진 데이타신호를 프로그램하는 상태에 있을때, 이후 이 상태를"프로그래밍 모우드"라 하고, PROM 셀은 로우 선택신호 (X0,X1,…또는 Xm)와 칼럼 선택신호(Y0,Y1,…또는 Yn)의 두 신호에 의하여 매트릭스에 배열된 PROM 셀들로부터 선택되어야 하고, 프로그래밍 회로 4는 기억장치의 외부로부터 인가된 데이타 신호가 선택된 PROM 셀에 전송되어 프로그램되도록 하기 위하여선택된 칼럼 트랜스퍼 게이트 트랜지스터(T0,T1,…또는 Tn)에 의하여 선택된 PROM 셀에 연결된다.
기억장치가 선택된 PROM 셀에 저장된 데이타 신호를 리딩(reading)하는 상태에 있으면, 이후 이 상태를 "리딩 모우드"라 하고, PROM 셀은 상기와 같이 선택되고 센스 증폭기는 선택된 PROM 셀에 저장된 데이타 신호가 독출되어져서 센스 증폭기 3으로 전송되어 증폭되도록 하기 위하여 선택된 칼럼 트랜스퍼 게이트 트랜지스터(T0,T1,Tn)에 의하여 선택된 PROM 셀에 연결된다.
제 1 도에서 각 트랜스퍼 게이트 트랜지스터의 소오스는 센스증폭기 3과 프로그래밍 회로 4의 양쪽에 연결된다. 그러나 기능면에서는 센스증폭기 3 또는 프로그래밍회로 4중 어느 하나가 제 1 도에는 묘사되지 않았지만 센스증폭기 3과 프로그래밍 회로 4의 내부에 각각 존재하는 스위칭회로에 의하여 선택되어지고 기억장치의 외부로부터 인가된 읽기-쓰기 선택신호 6에 의하여 제어된다.
제 2 도는 칼럼 디코우더 1과 선택된 칼럼 트랜스퍼 게이트 트랜지스터 Ti(i는 숫자 0-n중의 하나를 표시함)사이의 관계를 보여주고 있는 종래예의 구성도이다. 제 2 도에서 제 1 도와 동일 참조숫자 또는 기호는 제 1 도와 동일한 유니트 또는 부분을 나타내고 모든 트랜지스터는 금속 산화 반도체(M0S) 트랜지스터이며 여기에서 표시가 없는 트랜지스터 n 채널증가형 트랜지스터이고 검은 점이 있는 트랜지스터 n 채널 공핍형트랜지스터이며 화살표가 있는 트랜지스터는 p 채널형 트랜지스터이다. 이진신호 ai,aj와 ak로 구성된 어드레스신호 A가 이진 신호들을 모두 하이(H)레벨로하여 컬럼 디코우더 l의 NAND 게이트 101에 인가될때, NAND 게이트 101의 출력레벨은 로우(L)가 되며 칼럼 디코우더 1의 버퍼 인버터 102는 H 레벨의 칼럼선택신호 Yi를 발생하고 그리하여 칼럼 트랜스퍼 게이트 트랜지스터 Ti는 도전성으로 된다. 결과적으로 기억장치가 리딩모우드에 있을매, 센스 증폭기 3은 비트선 BLi상의 선택된 PROM 셀에 연결되고 기억장치가 프로그래밍 모우드에 있을때는 프로그래밍 회로 4가 선택된 PROM 셀에 연결된다. NAND 게이트 101과 버퍼 인버터 102에 대한 전원전압 Vppi는 변할수 있다. 기억장치가 프로그래밍 모우드에 있을때, 전원 전압Vppi는 데이타 신호를 선택된 PROM 셀에 프로그래밍 하기 위하여 비트선이 고전압(예를들어 15V)으로 유지되도록 고전압(예를들어 21V)이 된다. 기억장치가 리딩모우드에 있을때에 전압 Vppi는 저전압(예를들어 5V)으로 전환된다.
최근에 기억장치는 빠른 액세스 시간을 갖도록 요구되어지는데 특히 리딩 모우드에서 그렇다.
그러나 종래예에서는 칼럼 트랜스퍼 게이트 트랜지스터가 데이타 신호를 프로그래밍하고 독출하는데 통상적으로 사용되었기 때문에 리딩모우드에서 기억장치가 고속으로 동작할 수 없는 문제짐이 있다. 제 2 도에 있어서, 대전류가 프로그래밍 모우드에 있을때, 데이타 신호를 비트선 BLi상의 선택된 PROM 셀에 프로그래밍하기 위하여 트랜지스터 Ti를 통하여 흐르도록 요구된다. 그러므로 트랜지스터 Ti의 채널폭은 커야만 하고 이것은 기판과 트랜지스터 Ti의 소오스 또는 드레인 영역 사이에 형성된 p-n 접합 용량을 증대시킨다. 이처럼 커진 포유 용량은 센스 증폭기 3과 PROM 셀에 대하여 대부하로 되고 그리하여 센스증폭기 3에서 얻어진 데이타 감지속도는 완만해진다. 더우기 T1,T2,…또는 Tn의 게이트와 그 채널사이에 형성된 대용량도 또한 칼럼 디코우더 1에 대하여 대부하로 되고 그리하여 칼럼 선택신호(Yi)의 상승 시간과 하강시간이 길어져서 데이타액세스 시간도 또한 완만해진다. PROM 셀을 갖는 기억장치가 리딩 모우드에서 통상 사용되고 데이타 신호를 선택된 PROM 셀에 프로그래밍하는 속도는 빨라질 필요가 없다. 따라서 상기 언급된 문제점은 리딩모우드에서 빠른 액세스시간을 어떻게 실현하는가 하는 방법이다. 데이타 리딩속도릍 증대시키기 위하여 센스증폭기 3의 감응도를 상숭시키는 것으로 생각될 수 있다. 그러나 만일 감응도가 증가하면 센스증폭기 3이 너무 민감해지기 때문에 잡음에 의한 에러가 발생하는 또하나의 문제점이 야기된다. 이러한 종류의 에러는 기억장치에서 발생되어서는 아니된다. 따라서 기억장치를 설계하고 제조하는 기술에 있어서, 빠른 액세스 시간이 리딩 모우드에서 얻어지는 것이 간절히 요망되었다.
본 발명의 목적은 리딩 모우드에서 기억장치의 더 빠른 액세스 시간을 실현하는데 있다.
이 목적은 두 그룹의 칼럼 트랜스퍼 게이트 트랜지스터를 제공함으로써 달성된다. 하나는 데이타 신호를 선택된 PROM 셀에 프로그래밍 하기 위한 첫번째 칼럼 트랜스퍼 게이트 트랜지스터의 첫번째 그룹이고 다른 하나는 데이타 신호를 PROM 셀로부터 읽어내기 위한 두번째 칼럼 트랜스퍼 게이트 트랜지스터의 두번째 그룹이다. 두 그룹은 기억장치에 독립적으로 제공된다.
제 3 도는 본 발명을 첫번째로 실시하는 기억장치의 구성도이다. 제 3 도에서 제 1 도와 동일한 참조숫자 또는 기호는 제 1 도와 동일한 요소 또는 유니트를 나타낸다. 본 발명의 요점은 제 1 도에서 보인 종래의 기억장치에서 칼럼 트랜스퍼 게이트 트랜지스터가 두개의 그룹, 즉 제 3 도에서 보인 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Two-Tw1의 첫번째 그룹과 두번째 칼럼 트랜스터 게이트 트랜지스터 Tso-Tsn의 두번째 그룹으로 독립적으로 분리된다는 것이다. 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Two,Tw1,…또는 Twn은 프로그래밍 모우드에서 데이타 신호를 프로그래밍 회로 4로부터 비트선 BL0,BL1,…또는 BLn상의 선택된 PROM 셀로 전송하기 위한 것이고, 두번째 칼럼 트랜스터 게이트 트랜지스터 Tso,Ts1,…또는 Tsn은 리딩모우드에서 비트선 BL0,BLl,또는 BLn상의 선택된 PROM 셀에 저장된 데이타 신호를 센스증폭기 3을 이용하여 독출하고 전송하기 위한 것이다. 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Two,Twn과 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Tso-Tsn은 쓰기 칼럼 선택신호 WY0,WY1,… 또는 WYn과 읽기 칼럼 선택신호 RY0,RY1,…또는 RYn에 의하여 각각 선택된다. 쓰기 및 읽기 칼럼 선택신호는 칼럼 디코우더 1-2에 제공된다.
제 4 도는 본 발명을 첫번째로 실시하는 기억장치의 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Twi와 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Tsi및 칼럼 디코우더 1-2에 관한 부분을 보이는 구성도이다. 제 4 도에서 제 3 도와 동일한 참조 숫자 또는 기호는 제 3 도와 동일 유니트 또는 부분을 나타내고 모든 트랜지스터는 MOS 트랜지스터로 이루어져 검은 점 및 화살표와 같은 이들의 기호는 제 2 도에서와 같은 종류의 트랜지스터를 나타낸다.
이 첫번째 실시예에서 칼럼 디코우더 1-2는 두개의 NAND 게이트 103과 104 및 두개의 버퍼 인버터 105와 106을 갖는다. NAND 게이트 103과 버퍼 인버터 105는 프로그래밍 모우드를 위한 것이고 NAND 게이트 104와 버퍼 인버터 106은 리딩 모우드를 위한 것이다. 그러므로 NAND 게이트 103과 버퍼 인버터 105에는 고전원전압 Vpp(예를들어 21V)가 인가되고 NAND 게이트 104와 버퍼 인버터 106에는 저전원 전압 Vcc(예를들어 5V)가 인가된다. 이진신호 ai,aj와 ak로 구성된 어드레스 신호 A는 NAND 게이트 103과 104의 양쪽에 인가된다. 어드레스 신호 A는 반전된 읽기 신호 (스켄)가 리딩 모우드에서는 L 레벨이 되고 프로그래밍 모우드에서는 H 레벨이 되도록 NAND 게이트 103에 인가된다.
어드레스 신호 A에 의하여 지시된 어드레스가 비트선 BLi상의 선택 PROM 셀의 그것과 일치할 때, NAND 게이트 104는 전류를 흐르게 한다. 그러므로 NAND 게이트 104의 출력은 L 레벨이 되고 그리하여 읽기 칼럼 선택신호 RYi와 동일한 버퍼 인버터 106의 출력은 H 레벨이 되고 두번째 트랜스퍼 게이트 트랜지스터 Tsi를 도전상태로 만든다. 상기 조건에서 기억장치가 리딩 모우드에 있을때, NAND 게이트 103은-반전된 읽기 신호
Figure kpo00001
의 레벨이 L로 되기 때문에 전류를 흐르지 못하게 하며 읽기-쓰기 선택신호 6은 센스증폭기가 동작하도록 선택된다. 그리하여 선택된 PROM 셀에 저장된 데이타 신호는 독출되어 증폭된다. 어드게스 신호 A가 PROM 셀의 어드레스를 지시하고 기억장치가 프로그래밍 모우드에 있을때, NAND 게이트 103은 반전된 읽기 신호
Figure kpo00002
의 레벨이 H로 되기 때문에 전류를 흐르게 한다. 그러므로 쓰기 칼럼 선택신호 WYi와 동일한 버퍼 인버터 105의 출력은 H 레벨이고 그리하여 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Twi는 도전상태가 된다. 이 조건에서 NAND 게이트 104와 두번째 칼럼 트랜스퍼 게이트 트랜지스터Tsi도 또한 상기 언급한 바와같이 동작한다. 그러나 읽기-쓰기 선택신호 6때문에 단지 프로그래밍 회로 4만이 동작한다. 위에서 전류가 NAND 게이트 104, 버퍼 인버터 106과 기억장치의 전력 소모를 야기하는 두번째 칼럼 트랜스터 게이트 트랜지스터 Tsi를 통하여 쓸모없이 흐른다 하더라도 무효 전력소모는 모든 기억장치에서의 전력 소모와 크게 차이를 만들지 아니한다. 왜냐하면 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Twi는 프로그래밍 모우드에서 상기 무효전류보다 더 많은 전류를 소모하기 때문이다.
따라서 본 발명의 첫번째 실시예에서는 기억장치가 리딩 모우드에 있을때, 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Tsi만이 동작을 하고 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Twi는 동작을 하지 아니한다.
제 5 도는 본 발명을 두번째로 실시하는 기억장치의 구성도이다. 제 5 도에서 제 3 도와 동일한 참조숫자 또는 기호는 제 3 도와 동일한 요소 또는 유니트를 나타낸다. 제 6 도는 제 5 도에서 보인 칼럼디코우더 1-3과 첫번째 및 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Twi와 Tsi에 관한 부분을 나타내고 있다. 제 6 도에서제 4 도와 동일한 참조 숫자 또는 기호는 제 4 도와 동일한 요소 또는 유니트를 나타낸다. 두번째 실시예에서 칼럼 디코우더 1-3은 제 6 도에서 보인 바와같이 NAND 게이트 107, 스위칭 버퍼 인버터 108과 버퍼 인버터 10g로 구성되어져 있다. 따라서 두번째 실시예에는 단지 하나의 NAND 게이트만이 있고 이것이 두개의 NAND 게이트를 갖는 첫번째 실시예와의 차이점이다. 신호 ai,aj와 ak로 구성된 어드레스 신호 A에 의하여 지시된 어드레스가 비트선 BLi상에 위치한 선택 PROM 셀의 어드레스와 일치하고 기억장치가 프로그래밍 모우드에 있을때, NAND 게이트 107의 출력은 L 레벨이 되고 읽기 신호 R은 L 레벨에 있다. 따라서 쓰기 칼럼 선택신호 WYi와 동일한 스위칭 버퍼인버터 108의 출력은 H 레벨이 되어 첫번째 칼럼 트랜스퍼게이트 트랜지스터 Twi가 도전상태로 되도록 한다.
상기 조건에서 첫번째 실시예와 유사하게 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Tsi도 또한 도전상태로 된다. 그러나 읽기-쓰기 선택신호 6때문에 프로그래밍 회로 4만이 동작한다. 어드레스 신호 A가 선택 PROM 셀의 어드레스를 지시하고 기억장치가 리딩 모우드에 있을때, 읽기 신호 R의 레벨이 Vpp레벨과 같게 되기 때문에 쓰기 칼럼 선택신호 WYi가 L 신호로되어 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Twi를 비도전상태로 하고 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Tsi만이 도전상태로 된다.
상기 언급한 첫번째 및 두번째 실시예에서 종래예의 칼럼 트랜스퍼 게이트 트랜지스터가 첫번째 및 두번째 칼럼 트랜스퍼 게이트 트렌지스더 Twi와 Tsi로 분리됨으로써 두번째 칼럼 트랜스퍼 게이트 트랜지스터Twi는 트랜지스터 Tsi가 데이타 신호를 선택된 PROM 셀로부터 센스 증폭기 3으로 전송하는데에 단지 소량의 전류만이 필요하기 때문에 협채널폭으로 만들어질 수 있다. 그러므로 센스 증폭기 3에 대한 부하는 종래예의 것보다 훨씬 더 가벼워 진다. 따라서 데이타 감지 속도는 매우 빨라진다. 더우기 칼럼 디코우더 1-2 또는 1-3에 대하여 부하 캐패시터는 경미해지고 따라서 읽기 칼럼 선택신호 RYi의 상숭시간과 하강시간은 둘다 종래예의 칼럼 선택신호의 상승시간 및 하강시간보다 더 짧다.
상기 구체적인 설명과 같이 두번째 칼럼 트랜스퍼 게이트 트랜지스터 Tso,Tsi,… 또는 Tsn의 포유용량은 첫번째 칼럼 트랜스퍼 게이트 트랜지스터 Two,Twi,…또는 Twn의 약 1/8이 된다. 그러므로 기억 액세스 시간은 종래에에서 요구되는 시간인 150 n-sec에서 120 n-sec로 개선된다. 첨언하면 두번째 칼럼 트래스퍼 게이트 트랜지스터를 통하여 흐르는 전류는 100MA이다. 반면에 첫번째 칼럼 트랜스퍼 게이트 트랜지스터를 통하여 흐르는 전류는 수 밀리암테어(mA)이다. 종래예의 칼럼 트랜스퍼 게이트 트랜지스터 To-Tn이 본 발명에서 두 그룹으로 분리되기 때문에 기억장치 칩의 크기는 약간 증대된다. 그러나 예를들어 첫번째 실시예에서 증가율은 종래예와 비교하여 단지 및 퍼센트 밖에 되지 아니한다. 및 퍼센트의 값은 액세스 시간의 개선율인 20퍼센트와 비교하여 더 적다.

Claims (3)

  1. 기억장치의 외부로부터 주어지는 데이타는 상기 기억장치가 데이타를 상기 기억장치에 프로그램하는 프로그래밍 모우드에 있을 때, 상기 기억장치의 외부로부터 주어지는 프로그래밍 어드레스 신호에 의하여 프로그램되고, 상기 기억장치에 저장된 데이타는 상기 기억장치가 데이타를 상기 기억장치로부터 독출하는 리딩모우드에 있을때, 상기 기억장치의 외부로부터 주어지는 리딩 어드레스 신호에 의하여 상기 기억장치의외부로 독출되는 반도체 기억장치에 있어서, 다수의 워드선(WL0-WLn), 다수의 교차점을 형성하도록 상기 워드선을 교차하여 연장되는 다수의 비트선(BL0-BLn), 상기 교차점에 형성된 다수의 메모리셀(QM),상기 기억장치가 상기 프로그래밍 모우드에 있을때 상기 프로그래밍 어드레스 신호에 웅하는 첫번째 칼럼선택신호와 상기 기억장치가 상기 리딩 모우드에 있을때, 상기 리딩 어드레스 신호에 응하는 두번째 칼럼선택신호를 제공하기 위한 칼럼 디코우더 수단(1-2), 상기 기억장치가 상기 프로그래밍 모우드에 있을때,상기 기억장치의 외부로부터 주어지는 상기 데이타에 대응하는 데이타 신호를 선택된 메모리셀에 제공하기 위한 프로그래밍 회로(4), 상기 기억장치가 상기 리딩 모우드에 있을때, 선택된 메모리 셀로부터 독출된 상기 데이타로부터 얻어지는 데이타신호를 증폭하기 위한 센스증폭기(3), 상기 프로그래밍 모우드에 있는 동안에 상기 첫번째 칼럼 선택신호에 응하여 상기 프로그래밍 회로에 선택된 비트선을 선택적으로 연결하기 위한, 그리고 상기 리딩 모우드에 있는 동안에 비도전상태로 되는 다수의 첫번째 칼럼 트랜스퍼 게이트 트랜지스터(Two-Twn), 상기 리딩 모우드에 있는 동안에 상기 두번째 칼럼 선택신호에 응하여, 상기 센스증폭기에 선택된 비트선을 선택적으로 연결하기 위한 다수의 두번째 칼럼 트랜스퍼 게이트 트랜지스터(Tso-Tsn)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 청구범위 제 1 항에 있어서, 상기 첫번째 칼럼 트랜스퍼 게이트 트랜지스터(Two-Twn)가 상기 비트선(BLo-BLn)에 연결된 드레인, 상기 프로그래밍 회로(4)에 연결된 소오스와 상기 칼럼 디코우더 수단(1-2)에 연결된 게이트를 갖는 금속 산화 반도체 트랜지스터로 구성되는 반도체 기억장치.
  3. 청구범위 제 1 항 또는 2항에 있어서, 상기 두번째 칼럼 트랜스퍼 게이트 트랜지스터(Tso-Tsn)가 상기 비트선(BLo-BLn)에 연결된 드레인, 상기 센스 증폭기(3)에 연결된 소오스와 상기 칼럼 디코우더 수단(1-2)에 연결된 게이트를 갖는 금속산화 반도체 트랜지스터로 구성되는 반도체 기억장치.
KR1019860006516A 1985-08-16 1986-08-07 센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치 KR900004327B1 (ko)

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JP60-179442 1985-08-16
JP179442 1985-08-16
JP60179442A JPS6240698A (ja) 1985-08-16 1985-08-16 半導体記憶装置

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KR870002589A KR870002589A (ko) 1987-03-31
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