KR100299901B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR100299901B1
KR100299901B1 KR1019990006467A KR19990006467A KR100299901B1 KR 100299901 B1 KR100299901 B1 KR 100299901B1 KR 1019990006467 A KR1019990006467 A KR 1019990006467A KR 19990006467 A KR19990006467 A KR 19990006467A KR 100299901 B1 KR100299901 B1 KR 100299901B1
Authority
KR
South Korea
Prior art keywords
signal
memory cell
write
bit line
shot pulse
Prior art date
Application number
KR1019990006467A
Other languages
English (en)
Other versions
KR19990072972A (ko
Inventor
세리자와겐이찌
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990072972A publication Critical patent/KR19990072972A/ko
Application granted granted Critical
Publication of KR100299901B1 publication Critical patent/KR100299901B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

반도체 메모리장치는, 메모리셀 어레이, 판독/기입(read/write) 제어회로, 신호발생기, 그리고 기입오류 방지회로를 포함한다. 메모리셀 어레이에서, 복수의 메모리셀은 복수의 워드선 및 비트선의 교점에 형성된다. 판독/기입 제어회로는, 판독/기입모드를 나타내는 모드설정신호, 데이터 입력신호, 그리고 어드레스신호에 따라 메모리셀 어레이로부터의 데이터판독 및 메모리셀 어레이로의 데이터기입을 제어한다. 신호발생기는, 모드설정신호가 기입모드를 나타낼 때 원샷펄스신호(one-shot pulse signal)를 발생시킨다. 기입오류 방지회로는, 신호발생기로부터의 원샷펄스신호에 의해 메모리셀 어레이의 비트선을 프리차지한다.

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로, 특히, SRAM(Static Random Access Memory)에서의 메모리셀 기입오류를 방지하는 회로에 관한다.
도 6 은 일반적인 SRAM (20)을 도시한다.
도 6 에서, 메모리셀 어레이 (1)의 메모리셀을 액세스하기 위하여, 어드레스신호 (ADD)는 어드레스 버퍼 (2)에 입력되고, 어드레스 버퍼 (2)는 어드레스값을 열 및 행 어드레스 디코더 (3 및 4)에 공급한다. 열 어드레스 디코더 (3)는 공급된 어드레스값을 디코딩하여 한 워드선을 선택하는 선택신호 (12)를 메모리셀 어레이 (1)로 출력한다. 행 어드레스 디코더 (4)는 공급된 어드레스값을 디코딩하여 비트선 쌍을 선택하는 선택신호 (13)를 비트선 제어기 (5)에 출력한다.
비트선 제어기 (5)는 행 어드레스 디코더 (4)로부터의 신호에 응하여 상기선택된 비트선 쌍을 데이터 입력 또는 출력버퍼 (6 또는 7)에 접속한다. 도 6 에 도시된 배치에서, 데이터를 외부적으로 입/출력하는 신호는 또한 I/O 신호의 역할을 한다. 프리차지회로 (8)는 메모리셀로부터의 판독동작시에 어드레스 전이 검출기 (ATD)에 의해 발생된 이퀄라이제이션 신호 (EQ)에 따라 소정의 전위로 비트선 쌍을 충전한다.
참고부호 (/WE)는 하이레벨에서의 판독모드 및 로우레벨에서의 기입모드를 나타내는 기입/판독 모드설정신호 (기입 이네이블신호라 함)를 의미하고; /CS는 로우레벨에서 SRAM (20)을 활성화하고 하이레벨에서 SRAM (20)을 비활성화하는 칩선택신호를 의미한다.
SRAM (20)이 한 칩에 실장될 때, 어드레스신호 (ADD), 데이터 입/출력신호 (I/O), 기입 이네이블신호 (/WE), 그리고 칩선택신호 (/CS)는 칩 외부에서 입력된다.
도 7 은, 메모리셀 어레이 (1), 비트선 제어기 (5), 그리고 프리차지회로 (8)를 도시한다. 비트선 제어기 (5)는 센스 증폭기, 기입버퍼 등을 포함하는데, 도 7 의 제어기 (5)에는, 설명의 편의상, 열 스위치만이 도시되어 있다. 도 9 는 메모리셀 (M1)의 배치를 도시한다. 메모리셀 (M1 내지 M12)은 동일한 배치를 갖는다.
메모리셀 어레이 (1)는, 복수의 워드선 (W1, W2,...Wn)(Wn으로 표기), 워드선 (Wn)에 직교하는 비트선 쌍 (D1 및 /D1, D2 및 /D2,..., Dn 및 /Dn)(Dn 및 /Dn으로 표기), 그리고 워드선 (Wn)과 비트선 쌍 (Dn 및 /Dn)의 교점에 형성된 메모리셀 (M1, M2,..., M12)을 포함한다. 프리차지회로 (8)는, 비트선 쌍 단위로 3개의 p형 (p채널) 트랜지스터 (Q1, Q2, Q3, 그리고 Q4, Q5, Q6,..., 그리고 Q10, Q11, Q12)의 집합으로 구성되고, 3개의 트랜지스터의 각 집합은 비트선 쌍 (Dn 및 /Dn)의 일단에 접속된다. 비트선 쌍 (Dn 및 /Dn)의 타단은 상기 비트선 제어기 (5)에 접속된다.
워드선 (Wn)은 도 6 에 도시된 열 어드레스 디코더 (3)에 접속되어 워드선 선택신호 (12)를 수신한다. 비트선 제어기 (5)는 행 어드레스 디코더 (4)로부터의 비트선 선택신호 (13)에 응하여 상기 선택된 비트선 쌍 (Dn 및 /Dn)을 내부 데이터 버스 (DB 및 /DB)에 각각 접속한다. 내부 데이터버스 (DB 및 /DB)는 각각 데이터 입력 및 출력신호 (DIN 및 DOUT)로서 도 6 의 데이터 입력 및 출력버퍼 (6 및 7)에 접속된다. 도 9 에 도시된대로, 메모리셀 (M1 내지 M12)의 각각은 부하저항 (R1 및 R2)과 4 개의 n형 트랜지스터 (Qa 내지 Qd)로 구성된다.
도 6 에 도시된 배치를 갖는 메모리 어레이에서, 인접한 비트선 쌍 사이의 메모리셀 (M1 내지 M12)에 의해 유지된 데이터는, 메모리셀 (M1 내지 M12)로의 기입동작시에 병렬 비트선 쌍 (Dn 및 /Dn) 사이의 기생용량 (선간용량 C1, C2,..., Cn으로 표기)에 의해 반전된다. 이 현상은 메모리셀의 '기입오류'라 하고 도 8a 내지 8h 의 타이밍차트를 참조하여 설명될 것이다.
먼저, 도 7 의 메모리셀 어레이내의 메모리셀 (M1 내지 M12)의 초기 기입상태는 다음과 같다고 가정한다:
메모리셀 M1 : D1측 전위는 하이레벨에 있고, /D1측 전위는 로우레벨에 있다.
메모리셀 M2 : D1측 전위는 로우레벨에 있고, /D1측 전위는 하이레벨에 있다.
메모리셀 M4 : D2측 전위는 하이레벨에 있고, /D2측 전위는 로우레벨에 있다.
메모리셀 M7 : D3측 전위는 로우레벨에 있고, /D3측 전위는 하이레벨에 있다.
메모리셀 M8 : D3측 전위는 하이레벨에 있고, /D3측 전위는 로우레벨에 있다.
더 구체적으로, '1'이 메모리셀 (M1, M4, M8)에 각각 기입되고, '0'이 메모리셀 (M2, M7)에 각각 기입된다고 가정한다. 나머지 메모리셀의 기입상태의 기술은 편의상 생략된다. 타겟 기입 메모리셀은 M4이다. 다음의 기술에서, '하이레벨'은 전원전위를 의미하고, '로우레벨'은 접지전위 (0V)를 의미한다.
어드레스신호 (ADD)가 변화할 때 (도 8a), 메모리셀 (M4)에 대응하는 워드선 (W1)은 하이레벨로 선택되고, 다른 워드선 (W2, W3)은 로우레벨에서 비선택상태에 있다. 메모리셀 (M4)에 대응하는 비트선 쌍 (D2 및 /D2)이 선택된다.
도 8b 에 도시된 기입 이네이블신호 (/WE)가 기입모드 (로우레벨)로 변화하기 전에 어드레스신호 (ADD)에 의해 워드선 (W1)이 선택되기 때문에, 비트선 (D1 및 /D1)은 메모리셀 (M1)의 기입상태에 따라 각각 하이 및 로우레벨에 있다 (도 8e). 마찬가지로, 비트선 (D2 및 /D2)은 메모리셀 (M4)의 기입상태에 따라 각각 하이 및 로우레벨에 있다 (도 8d). 비트선 (D3 및 /D3)은 메모리셀 (M7)의 기입상태에 따라 각각 로우 및 하이레벨에 있다 (도 8f).
데이터 입력버퍼 (6)에 의해 유지된 값이 '0'이면, 기입 이네이블신호 (/WE)가 로우레벨로 변화하여 기입모드로 될 때 (도 8b 에서 타이밍 T1), 판독 데이터 '1'을 출력하는 내부 데이터버스 (DB)는 하이레벨로부터 로우레벨로 변화하고, /DB는 로우레벨로부터 하이레벨로 변화한다. 비트선 (D2)은 하이레벨로부터 로우레벨로 변화하고, 비트선 (/D2)은 로우레벨로부터 하이레벨로 변화한다 (도 8d).
도 8c 에 도시된 타이밍 T1에서 데이터 입력신호 (DIN)의 값 '0'은 메모리셀 (M4)에 기입되는 값이 아니라, 이전 기입에서 남겨진 값이다. 메모리셀 (M4)에 기입되는 값은 타이밍 T2에서 데이터 입력버퍼 (6)에 입력된다. 이 값이 '1'이면, 비트선 (D2 및 /D2)의 전위는 다시 반전된다 (도 8d). 그때, 메모레셀 (M4)로의 기입이 완료된다.
타이밍 T1에서, 비트선 (/D1)은, 도 8e 에 도시된대로, 하이레벨로부터 로우레벨로 비트선 (D2)이 변화하는데 영향받아 선간용량 (C2)에 의해 로우레벨보다 더 낮은 전위, 즉, 네거티브 전위로 강하한다. 이것은, 도 8g 에 도시된대로, 비선택된 메모리셀 (M2)의 데이터를 반전할 수도 있다.
이때의 메모리셀 (M2)의 동작은 도 9 를 참조하여 설명될 것이다. 메모리셀 (M2)에서 트랜지스터 (Qc)의 게이트 전위가 로우레벨에 있더라도, 비트선 (/D1)은 임계전압을 초과하는 네거티브 전위로 강하하고, 이에 의해 트랜지스터(Qc)는 도통상태로 된다. 메모리셀 (M2)은 비트선 (/D1)의 초기전위인 하이레벨로부터 로우레벨로 변화하여 메모리셀 (M2)의 데이터를 반전시킨다.
마찬가지로, 타이밍 T2 에서, 메모리셀 (M8)의 데이터는 도 8h 에 도시된대로 반전될 수도 있다. 즉, D3는, 하이레벨로부터 로우레벨로 비트선 (/D2)이 변화하는데 영향받아 선간용량 (C4)에 의해 로우레벨보다 더 낮은 전위, 즉, 네거티브 전위로 강하하고, 이에 의해 메모리셀 (M8)의 데이터를 반전시킨다.
상기와 같이, 메모리셀 (M4)로의 기입은 인접한 비트선 쌍 (D1 및 /D1, D3 및 /D3)에 접속된 메모리셀 (M2 및 M8)에서 기입오류를 일으킬 수도 있다.
여러 기생용량이 비트선에 수반되는데, 이것은 도 10 에 도시되어 있다. 도 10 은 비트선의 개략적인 단면도를 도시한다. 기생용량은, 각 비트선과 상하배선 및 기판 사이의 기생용량과 비트선 사이의 기생용량을 포함한다. 인접 비트선 사이의 기생용량이 비트선 상하의 기생용량보다 더 클때, 기입오류가 발생할 가능성이 더 높다.
상기 기입오류를 방지하는 기술은 특개평 제 7-192473 호 공보에 개시되어 있다. 종래의 기입오류 방지회로는 도 11 및 12a 내지 12h 를 참조하여 기술될 것이다. 도 7 및 8a 내지 8h 에서와 동일한 부재번호는 동일부품을 표기하므로, 그 기술은 생략될 것이다. 각 메모리셀 및 데이터 입력버퍼 (6)의 초기상태와 타겟 기입 메모리셀도, 기술의 편의를 위해, 도 7 및 8a 내지 8h 와 동일하다고 가정한다.
도 11 의 SRAM에서, 기입오류 방지회로 (10)는 메모리셀 어레이 (1)와 프리차지회로 (8) 사이에 배치된다. 기입오류 방지회로 (10)는 비트선 쌍 단위로 형성된 n형 트랜지스터 (Q13 및 Q14, Q15 및 Q16,..., Q19 및 Q20)와 p형 트랜지스터 (Q21)로 구성된다. n형 트랜지스터 (Q13 내지 Q20)는, 충전제어선 (10a)을 통해 p형 트랜지스터 (Q21)의 드레인에 접속된 게이트 및 드레인과, 그리고 각 비트선에 접속된 소스를 구비한다. p형 트랜지스터 (Q21)의 게이트는 기입 이네이블신호 (/WE)를 수신한다.
이러한 배치를 갖는 종래 SRAM의 동작은 도 12a 내지 12h 를 참조하여 기술될 것이다.
도 7 과 마찬가지로, 기입 이네이블신호 (/WE)가 도 12b 의 타이밍 T1 에서 하이레벨로부터 로우레벨로 변화할 때, SRAM은 판독모드로부터 기입모드로 변화한다. p형 트랜지스터 (Q21)는 도통상태로 되어 충전제어선 (10a)을 통해 n형 트랜지스터 (Q13 내지 Q20)의 드레인 및 게이트를 하이레벨로 충전하여 트랜지스터 (Q13 내지 Q20)를 도통상태로 한다. 그때, 비트선 쌍 (Dn 및 /Dn)의 각각의 로우레벨 전위가 충전된다. 충전전위는 n형 트랜지스터 (Q13 내지 Q20)의 능력에 의해 결정된다.
상기 충전과 동시에, 내부버스 (DB 및 /DB)가 변화하여 비트선 (D2)을 하이레벨로부터 로우레벨로 그리고 비트선 (/D2)을 로우레벨로부터 하이레벨로 변화시킨다 (도 12d). 도 7 의 회로에서, 비트선 (/D1)은 선간용량 (C2)의 영향으로 네거티브 전위로 강하한다. 그러나, 본 종래회로는 비트선 (/D1)을 약간 프리차지하므로써 비트선 (/D1)이 네거티브 전위로 강하하는 것을 방지한다 (도 12e).
기입 이네이블신호 (/WE)가 로우레벨에 있는 동안에 충전은 계속되므로, 비트선 (D3)은, 메모리셀 (M4)에 기입되는 데이터 입력신호 (DIN)가 확정될 때 (도 12c 의 타이밍 T2에서), 네거티브 전위로 강하하는 것이 방지한다 (도 12f).
비트선 (/D1 및 D3)이 타이밍 T1 및 T2에서 네거티브 전위로 강하하지 않으므로, 인접 메모리셀 (M2 및 M8)에서 기입오류가 발생하지 않는다 (도 12g 및 12h).
도 7 의 회로에서, 기입오류는 메모리셀로의 기입에서 발생된다. 상기 문제를 해결하는 도 11 의 회로에서, 비트선 쌍 (Dn 및 /Dn)은 기입 이네이블신호 (/WE)가 발생되는 동안에 충전되고 있다. 더 구체적으로, n형 트랜지스터 (Q13 내지 Q20)와 p형 트랜지스터 (Q21)는 메모리셀 기입모드 동안에 항상 ON상태이므로, 정상전류가 기입오류 방지회로 (10) 및 비트선 쌍 (Dn 및 /Dn)을 통해 흘러 전력소비를 증가시킨다.
본 발명의 목적은, 메모리셀 어레이로의 기입에서 인접 메모리셀로의 기입오류를 방지하는 반도체 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은, 기입오류를 방지하기 위하여 전력소비를 감소시키는 반도체 메모리장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 복수의 메모리셀이 워드선 및 비트선의 교점에 형성된 메모리셀 어레이, 판독/기입모드를 나타내는 모드설정신호, 데이터 입력신호, 그리고 어드레스신호에 따라 메모리셀 어레이로부터의 데이터판독 및 메모리셀 어레이로의 데이터기입을 제어하는 판독/기입 제어회로, 상기 모드설정신호가 기입모드를 나타낼 때 원샷펄스신호를 발생시키는 신호발생기, 그리고 신호발생기로부터의 원샷펄스신호에 의해 메모리셀 어레이의 비트선을 프리차지하는 기입오류 방지회로를 포함하는 반도체 메모리장치가 제공된다.
도 1 은 본 발명의 제 1 실시예에 따른 SRAM의 블록도이다.
도 2 는 도 1 에 도시된 SRAM의 주요부품의 회로도이다.
도 3a 내지 3j 는 도 1 및 2 에 도시된 SRAM 내의 기입을 도시하는 타이밍차트이다.
도 4a 및 4b 는 도 1 에 도시된 원샷펄스 발생기의 회로도이다.
도 5 는 본 발명의 제 2 실시예에 따른 SRAM의 주요부품의 회로도이다.
도 6 은 일반적인 SRAM의 블록도이다.
도 7 은 도 6 에 도시된 SRAM의 주요부품의 회로도이다.
도 8a 내지 8h 는 도 6 및 7 에 도시된 SRAM 내의 기입을 도시하는 타이밍차트이다.
도 9 는 도 7 에 도시된 메모리셀의 회로도이다.
도 10 은 비트선 사이의 선간용량을 설명하는 도면이다.
도 11 은 기입오류 방지회로를 구비한 종래 SRAM의 주요부품의 회로도이다.
도 12a 내지 12h 는 도 11 에 도시된 SRAM 내의 기입을 도시하는 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
20, 100 : SRAM 1, 101 : 메모리셀 어레이
2, 102 : 어드레스 버퍼 3, 103 : 열 어드레스 디코더
4, 104 : 행 어드레스 디코더 5, 105 : 비트선 제어기
6, 106 : 데이터 입력버퍼 7, 107 : 데이터 출력버퍼
8, 108 : 프리차지회로 9, 109 : ATD
10, 110, 210 : 기입오류 방지회로 111 : 원샷펄스 발생기
12, 112 : 워드선 선택신호 13, 113 : 비트선 선택신호
본 발명은 첨부도면을 참조하여 아래에 기술될 것이다.
도 1 은 본 발명에 따른 SRAM을 도시한다. 도 1 에서, 메모리셀 어레이 (101)의 메모리셀을 액세스하기 위해, 어드레스신호 (ADD)는 어드레스버퍼 (102)에 입력되고, 어드레스버퍼 (102)는 어드레스값을 열 및 행 어드레스 디코더 (103, 104)에 공급한다. 열 어드레스 디코더 (103)는 공급된 어드레스값을 디코딩하여 한 워드선을 선택하는 선택신호 (112)를 메모리셀 어레이 (101)로 출력한다. 행 어드레스 디코더 (104)는 공급된 어드레스값을 디코딩하여 비트선 쌍을 선택하는 선택신호 (113)를 비트선 제어기 (105)에 출력한다.
비트선 제어기 (105)는 행 어드레스 디코더 (104)로부터의 신호에 응하여 상기 선택된 비트선 쌍을 데이터 입력 또는 출력버퍼 (106 또는 107)에 접속한다. 도 1 에 도시된 배치에서, 데이터를 외부적으로 입/출력하는 신호는 또한 I/O 신호의 역할을 한다. 프리차지회로 (108)는, 메모리셀로부터의 판독동작시에 어드레스 전이 검출기 (ATD)에 의해 발생된 이퀄라이제이션 신호 (EQ)에 따라 비트선 쌍을 소정의 전위로 충전시킨다.
기입오류 방지회로 (110)는 메모리셀 어레이 (101)로의 기입동작시에 비트선(Dn 및 /Dn)을 프리차지하여 기입된 메모리셀에 인접한 비트선 쌍의 메모리셀 내에 유지된 데이터의 반전을 방지한다.
원샷펄스 발생기 (111)는 칩선택신호 (/CS), 기입 이네이블신호 (/WE), 그리고 데이터 입력신호 (DIN)를 수신하여, 원샷펄스신호를 SRAM (100) 내의 기입동작시에 메모리셀 어레이 (101)로 공급한다. 기입 이네이블신호가 기입모드를 나타내고 데이터 입력신호 (DIN)가 확정될 때 기입이 행해진다. 제 1 실시예에서, 원샷펄스 발생기 (111)는 상기 두 타이밍에서 원샷펄스신호 (WEQ 및 DEQ)를 발생시킨다.
기입/판독 상태설정을 나타내는 기입 이네이블신호 (/WE)는 하이레벨에서 판독모드를 그리고 로우레벨에서 기입모드를 나타낸다. 칩선택신호 (/CS)는 로우레벨에서 SRAM (100)을 활성화하고 하이레벨에서 비활성화한다.
어드레스 버퍼 (102), 열 어드레스 디코더 (103), 행 어드레스 디코더 (104), 비트선 제어기 (105), 데이터 입력버퍼 (106), 데이터 출력버퍼 (107), 그리고 프리차지회로 (108)는 판독/기입 제어회로를 구성한다. SRAM (100)이 한 칩에 실장될 때, 어드레스신호 (ADD), 데이터 입/출력신호 (I/O), 기입 이네이블신호 (/WE), 그리고 칩선택신호 (/CS)는 칩 외부에서 입력된다.
도 2 는 메모리셀 어레이 (101), 비트선 제어기 (105), 프리차지회로 (108), 그리고 기입오류 방지회로 (110)를 도시한다. 비트선 제어기 (105)는 일반적으로 센스증폭기, 기입버퍼 등을 포함하는데, 도 2 의 제어기 (105)에서는 기술의 편의상 열 스위치만이 도시된다.
메모리셀 어레이 (101)는, 복수의 워드선 (W1, W2,..., Wn)(Wn으로 표기), 워드선 (Wn)에 직교하는 비트선 쌍 (D1 및 /D1, D2 및 /D2,..., Dn 및 /Dn)(Dn 및 /Dn으로 표기), 그리고 워드선 (Wn)과 비트선 쌍 (Dn 및 /Dn)의 교점에서 도 9 에 도시된 배치와 함께 형성된 메모리셀 (M1, M2,..., M12)을 포함한다. 프리차지회로 (108)는, 비트선 쌍 단위로 3개의 p형 (p채널) 트랜지스터 (Q1, Q2, Q3, 그리고 Q4, Q5, Q6,..., 그리고 Q10, Q11, Q12)의 집합으로 구성되고, 3개의 트랜지스터의 각 집합은 비트선 쌍 (Dn 및 /Dn)의 일단에 접속된다. 비트선 쌍 (Dn 및 /Dn)의 타단은 상기 비트선 제어기 (5)에 접속된다.
워드선 (Wn)은 도 1 에 도시된 열 어드레스 디코더 (103)에 접속되어 워드선 선택신호 (112)를 수신한다. 비트선 제어기 (105)는 행 어드레스 디코더 (104)로부터의 비트선 선택신호 (113)에 응하여 상기 선택된 비트선 쌍 (Dn 및 /Dn)을 내부 데이터 버스 (DB 및 /DB)에 각각 접속한다. 내부 데이터버스 (DB 및 /DB)는 각각 데이터 입력 및 출력신호 (DIN 및 DOUT)로서 도 1 의 데이터 입력 및 출력버퍼 (106 및 107)에 접속된다.
기입오류 방지회로 (110)는, 비트선 쌍 단위로 형성된 n형 트랜지스터 (Q13 및 Q14, Q15 및 Q16,..., Q19 및 Q20)와 p형 트랜지스터 (Q21 및 Q22)로 구성되고, 원샷펄스신호 (WEQ 및 DEQ)에 의해 제어된다. n형 트랜지스터 (Q13 내지 Q20)는, 충전제어선 (110a)을 통해 p형 트랜지스터 (Q21 및 Q22)의 드레인에 접속된 게이트 및 드레인과, 각 비트선에 접속된 소스를 구비한다. p형 트랜지스터 (Q21)의 게이트는 원샷펄스신호 (WEQ)를 수신하고, p형 트랜지스터 (Q22)의 게이트는 원샷펄스신호 (DEQ)를 수신한다.
도 3a 내지 3j 는 상기 배치를 구비한 SRAM의 타이밍을 도시한다. 또한 다음 기술에서, 메모리셀 (M1 내지 M12) 및 데이터 입력버퍼 (106)의 초기상태와, 그리고 타겟 기입 메모리셀은 도 7 및 8a 내지 8h 와 동일하다.
어드레스신호 (ADD)가 변화할 때 (도 3a), 메모리셀 (M4)에 대응하는 워드선 (W1)은 하이레벨로 선택되고, 다른 워드선 (W2 및 W3)은 로우레벨에서 비선택상태에 있다. 메모리셀 (M4)에 대응하는 비트선 쌍 (D2 및 /D2)은 선택된다.
기입 이네이블신호 (/WE)가 로우레벨로 변화하여 SRAM (100)가 기입모드로 되고 (도 3b 의 타이밍 T1), 데이터 입력신호 (DIN)의 값이 변화할 때 (도 3d 의 타이밍 T2), 원샷펄스신호 (WEQ 및 DEQ)는 도 3c 및 3e 에 도시된대로 발생된다.
타이밍 T1에서, 원샷펄스신호 (WEQ)는 p형 트랜지스터 (Q21)를 도통상태로 하여 비트선 쌍 (Dn 및 /Dn)의 각각의 로우레벨 전위를 변화시킨다. 상기 변화와 거의 동시에, 메모리셀 (M4)과 데이터 입력버퍼 (106)에 의해 각각 유지된 값 사이의 차이때문에 내부 데이터버스 (DB 및 /DB)가 변화한다. 도 3f 에 도시된대로, 비트선 (D2)은 하이레벨로부터 로우레벨로 변화하고, 비트선 (/D2)은 로우레벨로부터 하이레벨로 변화한다. 비트선 (/D1)이 약간 프리차지되므로, 도 3g 에 도시된대로, 네거티브 전위로 하강하는 것이 방지될 수 있다.
또한, 메모리셀 (M4)에 기입되는 데이터 입력신호 (DIN)가 확정될 때, 원샷펄스신호 (DEQ)가 발생되어 비트선 쌍 (Dn 및 /Dn)의 각각의 로우레벨전위를 변화시킨다. 도 3h 에 도시된대로, 타이밍 T2에서, 비트선 (D3)은 네거티브 전위로 강하하는 것이 방지될 수 있다.
비트선 (/D1 및 D3)이 타이밍 T1 및 T2에서 네거티브 전위로 강하하지 않으므로, 인접 메모리셀 (M2 및 M8)에서 기입오류가 발생하지 않는다 (도 3i 및 3j).
원샷펄스신호 (WEQ 및 DEQ)에 의해 충전된 각 비트선의 충전전위는 n형 트랜지스터 (Q13 내지 Q20)의 능력에 의해 결정된다. 예를 들면, 제 1 실시예가 1-M SRAM에 적용되고, 전원전위 (Vcc)가 약 7V일 때, 충전전위는 약 0.5V 이다. 원샷펄스신호 (WEQ 및 DEQ)는 약 10ns의 펄스폭을 갖는다.
도 4a 는 도 1 의 원샷펄스 발생기 (111)에서의 원샷펄스신호 (WEQ) 발생기를 도시하고, 도 4b 는 원샷펄스신호 (DEQ) 발생기를 도시한다.
도 4a 에서, 원샷펄스신호 (WEQ) 발생기 (141)는 도 1 에 도시된 칩선택신호 (/CS)와 기입 이네이블신호 (/WE)의 반전신호를 수신한다. 기입 이네이블신호 (/WE)가 하이레벨로부터 로우레벨로 변화할 때, 원샷펄스신호 (WEQ) 발생기 (141)는 원샷펄스신호 (WEQ)를 발생시킨다. 원샷펄스신호 (WEQ)의 펄스폭은 인버터의 수에 의해 조정된다.
원샷펄스신호 (DEQ) 발생기 (142)는 도 1 에 도시된 칩선택신호 (/CS)의 반전된신호와 도 1 에 도시된 I/O 신호를 수신한다. I/O 신호로 입력된 데이터값이 변화할 때, 원샷펄스신호 (DEQ) 발생기 (142)는 원샷펄스신호 (DEQ)를 발생시킨다. 즉, I/O 신호가 하이레벨로부터 로우레벨로 변화하고 로우레벨로부터 하이레벨로 변화할 때, 원샷펄스신호 (DEQ) 발생기 (142)는 원샷펄스신호 (DEQ)를 발생시킨다.
도 1 에 도시된대로, 참고부호 (DIN')는 데이터 입력버퍼 (106)로 입력된 신호를 표기하고; 참고부호 (DOUT')는 데이터 출력버퍼 (107)로부터 출력된 신호를 표기한다. 도 4b 로부터 분명하듯이, 게이트 회로 (143)는 도 6 에 도시된 I/O 신호를 입/출력하는 2개의 클록된 인버터(two clocked inverters)로서 기능한다. 즉, 칩선택신호 (/CS)가 로우레벨로 변화할 때, 데이터가 입/출력될 수 있다.
도 5 는 본 발명의 제 2 실시예에 따른 메모리셀 어레이를 도시한다. 제 2 실시예는 기입오류 방지회로를 제외하고는 제 1 실시예와 동일한 배치를 갖는다. 동일 부재번호는 동일 부품을 표기하므로, 그 기술은 생략될 것이다.
도 5 에서, 기입오류 방지회로 (210)는, 비트선 단위로 형성된 p형 트랜지스터 (Q27, Q28; Q29, Q30;...; Q33, Q34), 비트선 단위로 형성된 인버터 (Q23 내지 Q26), 그리고 p형 트랜지스터 (Q21 및 Q22)로 구성된다. p형 트랜지스터 (Q27 내지 Q34)는, 충전제어선 (110a)의 드레인에 접속된 소스와, 각 비트선에 접속된 드레인을 구비한다.
p형 트랜지스터 (Q27 내지 Q34)의 게이트는 인버터 (Q23 내지 Q26)를 통해 p형 트랜지스터 (Q21 및 Q22)의 드레인에 접속된다. p형 트랜지스터 (Q21)의 게이트는 원샷펄스신호 (WEQ)를 수신하고, p형 트랜지스터 (Q22)의 게이트는 원샷펄스신호 (DEQ)를 수신한다.
기입오류 방지회로 (210)는 원샷펄스신호 (WEQ 및 DEQ)에 의해 제어된다. 제 2 실시예의 SRAM은 도 3a 내지 3j 에 도시된대로 동작한다. 일반적으로, 메모리셀 어레이 (101)는 n형 트랜지스터로 구성되고, 프리차지회로 (108)는 p형트랜지스터로 구성된다.
제 2 실시예에 따르면, 기입오류 방지회로 (210)가 p형 트랜지스터 (Q21, Q22, 그리고 Q27 내지 Q34)로 구성되므로, 그것은 프리차지회로 (108)에서 용이하게 조립될 수 있다. 상기 트랜지스터 배치도는 용이하게 적용될 수 있다.
마찬가지로, 제 1 실시예에 따르면, 기입오류 방지회로 (110)가 n형 트랜지스터 (Q13 내지 Q20)로 구성되므로, 그것은 메모리셀 어레이 (101)에서 용이하게 조립될 수 있다.
상기와 같이, 본 발명에 따르면, SRAM 내의 기입에서, 기입모드가 설정되고 기입 데이터가 확정될 때 비트선 쌍의 로우레벨전위는 원샷펄스신호에 의해 충전된다. 이에 의해 메모리셀 기입오류를 방지하는 메모리셀 어레이에서 소비되는 전력을 감소시킬 수 있다. 즉, 기입오류를 방지하도록 기입오류 방지회로 및 비트선을 통해 정상전류가 흐르지 않으므로, 정상전류에 의한 전력소비는 감소될 수 있다.

Claims (9)

  1. 복수의 메모리셀 (M1-M12)이 복수의 워드선 (Wn) 및 비트선 (Dn, /Dn)의 교점에 형성된 메모리셀 어레이 (101);
    판독/기입모드를 나타내는 모드설정신호 (/WE), 데이터 입력신호 (I/O), 그리고 어드레스신호 (ADD)에 따라 상기 메모리셀 어레이로부터의 데이터판독 및 상기 메모리셀 어레이로의 데이터기입을 제어하는 판독/기입 제어회로 (103-108);
    상기 모드설정신호가 기입모드를 나타낼 때 원샷펄스신호를 발생시키는 신호발생기 (111); 그리고
    상기 신호발생기로부터의 상기 원샷펄스신호에 의해 상기 메모리셀의 비트선을 프리차지하는 기입오류 방지회로 (110)를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 모드설정신호가 판독모드로부터 기입모드로 변화할 때 상기 신호발생기는 원샷펄스신호를 발생시켜 상기 기입오류 방지회로로 출력하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서, 상기 데이터 입력신호가 변화할 때 상기 신호발생기는 원샷펄스신호를 발생시켜 상기 기입오류 방지회로로 출력하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 모드설정신호가 판독모드로부터 기입모드로 변화할 때 상기 신호발생기는 제 1 원샷펄스신호를 발생시켜 상기 기입오류 방지회로로 출력하고, 상기 데이터 입력신호가 변화할 때 제 2 원샷펄스신호를 발생시켜 상기 기입오류 방지회로로 출력하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4 항에 있어서, 상기 기입오류 방지회로는,
    전원선과 제어선 (110a, 210a) 사이에 접속되고, 상기 원샷펄스 발생기로부터의 제 1 원샷펄스신호를 수신하는 게이트를 구비한 제 1 트랜지스터 (Q21);
    상기 전원선과 상기 제어선 사이에 접속되어 상기 원샷펄스 발생기로부터의 상기 제 2 원샷펄스신호를 수신하는 제 2 트랜지스터 (Q22); 그리고
    비트선에 대응하여 배치되고, 상기 제어선과 상기 비트선 사이에 접속되고, 그리고 상기 제어선에 접속된 게이트를 구비한 복수의 제 3 트랜지스터 (Q13-Q20)를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 트랜지스터는 p형 트랜지스터이고, 상기 제 3 트랜지스터는 n형 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  7. 제 5 항에 있어서, 상기 장치는 상기 제 1 및 제 2 트랜지스터의 게이트와 제어선 사이에 접속된 복수의 다이오드 (Q23-Q26)를 더 포함하고, 그리고
    상기 제 1, 제 2, 그리고 제 3 트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1 항에 있어서, 상기 판독/기입 제어회로는,
    어드레스신호를 디코딩하고 그리고 워드선을 선택하는 선택신호를 상기 메모리셀 어레이로 출력하는 열 어드레스 디코더 (103);
    어드레스신호를 디코딩하고 그리고 비트선을 선택하는 선택신호를 출력하는 행 어드레스 디코더 (104);
    상기 메모리셀 어레이에 기입되는 데이터 역할을 하는 데이터 입력신호와, 상기 메모리셀 어레이로부터 독출된 데이터를 일시적으로 저장하는 데이터 버퍼 (106, 107);
    상기 행 어드레스 디코더로부터의 상기 선택신호에 따라 상기 선택된 비트선을 상기 데이터 버퍼에 접속하는 비트선 제어기 (105); 그리고
    판독동작시에 상기 비트선을 프리차지하는 프리차지회로 (108)를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8 항에 있어서, 상기 메모리셀은 n형 트랜지스터이고, 상기 프리차지회로는 p형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
KR1019990006467A 1998-02-27 1999-02-26 반도체 메모리장치 KR100299901B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP04739898A JP3313641B2 (ja) 1998-02-27 1998-02-27 半導体記憶装置
JP98-047398 1998-02-27

Publications (2)

Publication Number Publication Date
KR19990072972A KR19990072972A (ko) 1999-09-27
KR100299901B1 true KR100299901B1 (ko) 2001-09-26

Family

ID=12774019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990006467A KR100299901B1 (ko) 1998-02-27 1999-02-26 반도체 메모리장치

Country Status (5)

Country Link
US (1) US6061287A (ko)
JP (1) JP3313641B2 (ko)
KR (1) KR100299901B1 (ko)
CN (1) CN1227388A (ko)
TW (1) TW413815B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3110400B2 (ja) * 1998-10-30 2000-11-20 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP4188640B2 (ja) * 2002-08-08 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
CN101681673B (zh) * 2007-05-25 2013-08-21 马维尔国际贸易有限公司 用于nor型存储器阵列的树型位线译码器结构
JP5150935B2 (ja) 2008-05-28 2013-02-27 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN104733037B (zh) * 2015-03-27 2018-10-16 西安紫光国芯半导体有限公司 一种控制位线泄放电流的装置
US9922701B2 (en) * 2016-08-08 2018-03-20 Taiwan Semiconductor Manufacturing Company Limited Pre-charging bit lines through charge-sharing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065081A (ja) * 1992-06-19 1994-01-14 Hitachi Ltd スタティック型ｒａｍ
JP2780621B2 (ja) * 1993-12-27 1998-07-30 日本電気株式会社 半導体記憶装置
JPH07220477A (ja) * 1994-02-04 1995-08-18 Hitachi Ltd 半導体記憶装置
US5600605A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Auto-activate on synchronous dynamic random access memory
JP3566429B2 (ja) * 1995-12-19 2004-09-15 株式会社ルネサステクノロジ 同期型半導体記憶装置
US5818777A (en) * 1997-03-07 1998-10-06 Micron Technology, Inc. Circuit for implementing and method for initiating a self-refresh mode

Also Published As

Publication number Publication date
TW413815B (en) 2000-12-01
JP3313641B2 (ja) 2002-08-12
CN1227388A (zh) 1999-09-01
US6061287A (en) 2000-05-09
JPH11250670A (ja) 1999-09-17
KR19990072972A (ko) 1999-09-27

Similar Documents

Publication Publication Date Title
KR100368565B1 (ko) 메모리회로용리던던시회로
KR100566029B1 (ko) 내부 데이터 판독 타이밍을 내부에서 발생하는 반도체기억장치
US5969995A (en) Static semiconductor memory device having active mode and sleep mode
US5267197A (en) Read/write memory having an improved write driver
US4707809A (en) Semiconductor memory device with shortened time period of word line selection
US5973984A (en) Static semiconductor memory device with reduced power consumption, chip occupied area and access time
US7307901B2 (en) Apparatus and method for improving dynamic refresh in a memory device
KR950001289B1 (ko) 반도체기억장치
US5357479A (en) Static random access memory capable of preventing erroneous writing
JPH1139877A (ja) 半導体記憶装置
KR100366012B1 (ko) 안정된 셀 비를 갖는 고속 ｓｒａｍ
US5020029A (en) Static semiconductor memory device with predetermined threshold voltages
US4987560A (en) Semiconductor memory device
US5576641A (en) Output buffer
US6144600A (en) Semiconductor memory device having first and second pre-charging circuits
KR100299901B1 (ko) 반도체 메모리장치
US5764565A (en) Static type semiconductor memory device with two word lines for one row
KR100268430B1 (ko) 반도체메모리장치
US6307772B1 (en) Static type semiconductor memory device for lower current consumption
JP3277192B2 (ja) 半導体装置
EP0158028A2 (en) Random access memory device
US7142465B2 (en) Semiconductor memory
US5864507A (en) Dual level wordline clamp for reduced memory cell current
US5973987A (en) Semiconductor memory device delaying ATD pulse signal to generate word line activation signal
JPH0817034B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050610

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee