KR950001289B1 - 반도체기억장치 - Google Patents

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KR950001289B1
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용없음.

Description

반도체기억장치
제1도는 이 발명의 1실시예에 의한 쉐아드센스앰프 방식의 반도체기억장치의 주요부의 구성을 표시하는 회로도.
제2도는 동실시예의 반도체기억장치의 전체구성을 표시하는 블록도.
제3도는 제4도는 제2도의 반도체기억장치의 동작을 표시하는 신호파형도.
제5도는 ψ클럭제네레이터 구성의 1예를 표시하는 회로도.
제6도는 제5도의 ψ클럭제네레이터의 동작을 설명하기 위한 신호파형도.
제7도는 ψ클럭제네레이터 구성의 타의 예를 표시하는 회로도.
제8도는 제7도의 ψ클럭제네레이터의 동작을 설명하는 신호 파형도.
제9도는 프리챠지 전위발생회로 구성의 1예를 표시하는 회로도.
제10도는 종래의 쉐아드센스앰프 방식의 반도체기억장치의 주요부의 구성을 표시하는 회로도.
제11도는 제10도의 반도체기억장치의 동작을 설명하는 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1a, 1b :메모리셀어레이 2 : 센스앰프군
20 : 센스앰프: 비트선쌍
WL1∼지4 : 워드선 MC : 메모리셀
S1, S3 및 S2, S4 : 전송 트랜지스터쌍 Q1 : 이쿼라이즈 트랜지스터
Q2 : 프리챠지 트랜지스터 ψ : 제어신호
VBL: 프리챠지전위
이 발명은 반도체기억장치에 관한 것이고 특히 센스앰프를 2조의 비트선으로 공유하는 쉐아드센스앰프 방식의 반도체기억장치에 관한 것이다.
제10도는 종래의 쉐아드센스앰프 방식의 반도체기억장치의 주요부의 구성을 표시하는 회로도이다.
이 반도체기억장치는 되돌아오는형 비트선구성을 가진다.
제10도에 있어서 메모리셀어레이(1a,1b)에 공통으로 센스앰프군(2)이 설치된다.
메모리셀어레이(1a)는 복수의 비트선쌍, 그들의 비트선에 교차하는 복수의 워드선 및 그들의 교점에 설정되는 복수의 메모리셀(MC)을 포함한다.
제10도에 있어서는 2조의 비트선쌍 BL1,및 BL4,및 2개의 워드선(WL1,WL2)이 표시된다.
메모리셀어레이(1b)도 동일하게 복수의 비트선쌍, 그들의 비트선쌍에 교차하는 복수의 워드선 및 그들의 교점에 설정되는 복수의 메모리셀(MC)을 포함한다.
제10도에 있어서는 2조의 비트선쌍 BL1,및 BL4,및 2개의 워드선(WL1,WL2)이 표시된다.
각 메모리셀(MC)은 직렬로 접속된 MOS 트랜지스터 및 스트레이지 용량을 포함하는 다이너믹 MOS 메모리이다.
센스앰프군(2)은 메모리셀(MC)의 전하량에 의해 생기는 비트선쌍의 전위차를 증폭하는 복수의 밸런스형 플립플롭, 센스앰프(20)를 포함한다.
비트선쌍(BL1,)은 2개의 N채널 MOS 트랜지스터로 되는 전송트랜지스터쌍(S11,S13)을 통하여 센스앰프(20)의 센스노드쌍(N1,N2)에 접속된다.
비트선쌍(BL2,)은 2개의 N채널 MOS 트랜지스터로 되는 전송트랜지스터쌍(S12,S14)을 통하여 센스앰프(20)의 센스노드쌍(N1,N2)에 접속된다.
비트선쌍(BL1,)은 2개의 N채널 MOS 트랜지스터로 되는 전송트랜지스터쌍(T1,T2)을 통하여 입출력선쌍(I/O,)에 접속된다. 비트선쌍(BL2,)은 2개의 N채널 MOS 트랜지스터로 되는 전송트랜지스터쌍(T3,T4)를 통하여 입출력선쌍(I/O,)에 접속된다.
비트선(BL1)과 비트선()사이에 N 채널 MOS 트랜지스터로 되는 이쿼라이즈 트랜지스터(Q1)가 접속된다.
이쿼라이즈(Q1)의 게이트에는 이쿼라이즈신호(ψEQ)가 제공된다. 비트선(BL1)에는 N 채널 MOS 트랜지스터로 되는 프리챠지 트랜지스터(Q2)를 통하여 프리챠지전워(VBL)가 제공된다. 프리챠지 트랜지스터(Q2)의 게이트에는 프리챠지신호(ψPR)가 제공된다.
비트선쌍(BL2,)에도 동일하게 이쿼라이즈 트랜지스터(Q1) 및 프리챠지 트랜지스터(Q2)가 접속된다.
비트선쌍(BL3,) 및 비트선쌍(BL4,)도 비트선(BL1,) 및 비트선쌍(BL2,)과 동일하게 구성된다. 비트선쌍(BL1,)에 대응하는 전송트랜지스터쌍(T1,T2)과 게이트 및 비트선쌍(BL3,)에 대응하는 전송트랜지스터쌍(T1,T2)의 게이트에는 열디코더(4a)에서 각각 컬럼선택신호(CS1,CS2)가 제공된다.
한편 비트선쌍(BL2,)에 대응하는 전송트랜지스터쌍(T3,T4)의 게이트 및 비트선쌍(BL4,)에 대응하는 전송트랜지스터쌍(T3,T4)의 게이트에는 열디코더(4b)에서 각각 컬럼선택신호(CS3,CS4)가 제공된다.
전송트랜지스터쌍(S11,S13)의 게이트에는 제어신호( 1)이 제공되어 전송트랜지스터쌍(S12,S14)의 게이트에는 제어신호(ψ2)가 제공된다.
상기와 같은 쉐이트센스앰프 방식의 반도체 기억장치는 예를 들면 특개소 63-2197호 공보에 개지된다.
다음은 제11도의 신호파형도를 참조하여 쌍 제10도의 반도체 기억장치의 동작을 설명한다.
여기서는 특히 리프레쉬를 포함하는 판독시의 동작을 설명한다. 프리챠지 기간에는 제어신호 ψ1 및 ψ2가 하이레벨(전원전위 Vcc)이 된다.
그것에 의해 트랜지스터(S11∼S14)가 온이 된다. 이쿼라이즈신호(ψEQ) 및 프리챠지신호(ψPR)가 하이레벨로 된다.
그것에 의해 트랜지스터(Q1,Q2)가 온이 되고 프리챠지전위(VBL)(통상은 1/2, Vcc레벨)이 비트선쌍(BL1,∼BL4,)에 공급된다.
판독기간에 행디코더(도면에 표시되지 않음)에 의해 복수의 워드선중 어느 한계가 선택된다.
여기서는 예를들면 워드선(BL1)이 선택된다.
이때 제어신호(ψ1)는 하이레벨을 유지하고, 제어신호(ψ2)는 로울레벨(접지전위로)로 변화한다.
그것에 의해 트랜지스터(S12,S14)가 오프된다. 워드선(WL1)에 접속되는 메모리셀(MC)에 기억된 정보가 각각 대응하는 비트선()에 판독된다.
그것에 의해 비트선쌍 BL1,및 BL3,에 각각 전위차가 생긴다.
그후 센스앰프(20)가 활성화되면 그들의 전위치가 각각 증폭된다. 열디코더(4a)에 의해 제공되는 복수의 컬럼선택신호중의 어느 1개가 하이레벨이 된다.
예를들면 컬럼선택신호(CS1)가 하이레벨이 된다.
그것에 의해 비트선쌍(BL1,)의 전위차가 입출력선쌍(I/O,)에 전달된다. 메모리어레이(1b)내의 워드선이 선택된 경우에는 제어신호(ψ1)가 로우레벨로 변화하고 제어신호(ψ2)는 하이레벨을 유지한다. 타의 동작은 상기 동작과 동일하다.
상기 종래의 쉐아드센스앰프 방식의 반도체기억장치에 있어서는 판독기간에 전송트랜지스터쌍(S11,S13) 및 전송트랜지스터쌍(S12,S14)의 어느 한쪽만을 온이 되기 위해 다른 파형의 2개의 제어신호(ψ1, ψ2)가 필요하게 된다.
그 때문에 제어신호발생회로의 수 및 영역이 크게되는 동시에 배선의 수가 많게 된다고 하는 문제가 있다.
이 발명의 목적은 쉐아드센스앰프 방식의 반도체기억장치에 있어 2조의 비트선을 공통의 센스앰프로 선택적으로 접속하기 위해서의 제어신호의 수를 감소되게 하는 것이다.
이 발명에 관한 반도체기억장치는 복수의 메모리셀이 접속되는 제1의 비트선, 복수의 메모리셀이 접속되는 제2의 비트선, 제1 및 제2의 비트선에 공통으로 설치된 센스앰프수단, 제1의 비트선과 센스앰프수단과의 사이에 접속되는 제1의 스위치 수단, 제2의 비트선과 센스앰프수단과의 사이에 접속되는 제2의 스위치수단 및 프리챠지기간에 제1 및 제2의 비트선을 소정의 전위에 프리챠지하는 프리챠지수단을 구비한다.
제1의 스위치수단은 제1의 전위에 응답하여 도통하고 제2의 전위에 응답하고 도통한다.
이 반도체기억장치는 제어신호발생수단을 더욱 구비한다. 제어신호발생수단은 액세스기간에 제1의 전위 또는 제2의 전위에 변화하고 또한 프리챠지기간에 제1의 전위와 제2의 전위의 중간전위에 변화하는 제어신호를 발생하고 그의 제어신호를 제1 및 제2의 스위치수단에 제공한다.
프리챠지기간에는 제어신호가 제1의 전위와 제2의 전위와의 중간전위에 변화하므로 제1의 스위치수단 및 제2의 스위치수단이 함께 어느 정도 도통한 상태가 된다.
이 상태에서 프리챠지수단에 의해 제1 및 제2의 비트선이 소정이 전위에 프리챠지된다. 액세스 기간에는 제어신호가 제1의 전위 또는 제2의 전위에 변화한다.
그것에 의해 제1의 스위치수단 및 제2의 스위치수단의 어느 한쪽이 도통한다.
따라서 제1의 비트선 및 제2의 비트선의 어느 한쪽이 센스 앰프수단에 접속된다.
이 발명에 관한 반도체 기억장치에 있어서는 1개의 제어신호에 의해 쉐아드센스앰프 동작이 행하여지므로 제어신호발생회로의 수 및 영역이 감소하는 동시에 배선의 수가 작게된다.
[실시예]
이하 도면을 참조하여 이 발명의 실시예를 상세히 설명한다.
제1도는 이 발명의 1실시예에 의한 쉐아드센스앰프 방식의 반도체기억장치의 주요부의 구성을 표시하는 회로도이다.
제2도는 그 반도체기억장치 전체의 구성을 표시하는 볼록도이다.
우선 제2도를 참조하면 메모리셀어레이(1a,1b)에 공통으로 센스앰프군(2)이 설치된다.
메모리셀어레이(1a,1b)내 복수의 워드선중 어느 1개를 선택하는 행디코더(3)가 설정된다.
메모리셀어레이(1a,1b)에 대응하여 열디코더(4a)가 설정되어 메모리셀어레이(1b)에 대응하여 열디코더(4b)가 설정된다. 어드레스버퍼(5)는 외부에서 제공되는 어드레스 신호를 행디코더(3) 및 열디코더(4a,4b)에 제공한다.
크럭제네레이터(6)는 외부에서 제공되는 로우어드레스 스트로브신호(), 컬럼어드레스 스트로브신호() 및 판독기록제어신호()에 응답하고 각 부분을 제어하기 위해 각종 제어신호를 발생한다. 클럭제네레이터(7)는 클럭제네레이터(6)에서 제공되는 제어신호에 응답하고 제어신호(ψ)를 발생한다.
외부에서 제공되는 입력데이터는 데이터입력버퍼(8)를 통하여 메모리셀어레이(1a,1b)에 입력된다. 메모리셀어레이(1a,1b)에서 센스앰프군(2)을 통하여 판독된 데이터는 데이터출력버퍼(9)를 통하여 외부에 출력 데이터로서 출력된다.
다음은 제1도를 참조하여 제1도의 구성이 제10도의 구성과 다른 것은 다음점이다.
비트선쌍(BL1,)은 2개의 N 채널 MOS 트랜지스터로 되는 전송트랜지스터쌍(S1,S3)을 통하여 센스노드쌍(N1,N2)에 접속된다. 비트선쌍(BL2,)은 2개의 P 채널 MOS 트랜지스터로 되는 전송 트랜지스터쌍(S2,S4)을 통하여 센스노드쌍(N1,N2)에 접속된다.
동일하게 비트선쌍(BL3,)은 2개의 N 채널 MOS 트랜지스터로 되는 전송트랜지스터쌍(S1,S3)을 통하여 센스노드쌍(N1,N2)에 접속되어 비트선쌍(BL4,)은 2개의 P 채널 MOS 트랜지스터로 되는 전송 트랜지스터쌍(S2,S4)을 통하여 센스노드쌍(N1,N2)에 접속된다. 트랜지스터(S1∼S4)의 게이트에는 제어신호(ψ)가 제공된다.
다음은 제3 및 제4도의 신호파형도를 참조하여 제1도의 반도체기억장치의 동작을 설명한다.
우선 제3도를 참조하여 메모리어레이(1a)내의 메모리셀이 선택되는 경우의 판독동작을 설명한다.
프리챠지기간에는 프리챠지신호(ψPR) 및 이쿼라이즈신호(ψEQ)가 하이레벨로 되고 있다.
그것에 의해 트랜지스터(Q1,Q2)가 온이되고 비트선쌍(BL1,∼BL4,)이 프라챠지 전위(VBL)(1/2, Vcc레벨)에 프리챠지된다.
프리챠지기간에는 제어신호(ψ)는 전원전위(Vcc)와 접지전위와의 중간전위(1/2, Vcc레벨)에 유지된다.
그 결과, 트랜지스터(S1∼S4)는 모두 어느 정도 도통 상태로 된다. 그후 프리챠지신호(VBL)가 로우레벨로 변화하고 더욱 이쿼라이즈 신호(ψEQ)가 로우레벨에 변화한다.
그것에 의해 트랜지스터(Q1,Q2)가 오프된다. 판독기간(액세스기간)에 우선 제어신호(ψ)가 하이레벨로 변화한다. 그것에 의해 트랜지스터(S1,S3)가 온이되고 트랜지스터(S2,S4)가 오프된다.
따라서 비트선쌍(BL1,) 및 비트선쌍(BL3,)이 각각 대응하는 센스노드쌍(B1,N2)에 접속된다.
한편 비트선쌍(BL2,) 및 비트선쌍(BL4,)은 각각 대응하는 센스노드쌍(N1,N2)에서 차단된다. 행디코더(3)(제2도 참조)에 의해 가령 워드선(WL1)이 선택된다.
그것에 의해 워드선(WL4)의 전위가 하이레벨로 상승한다. 그 결과 그 워드선(WL4)에 접속되는 메모리셀(MC)에서 각각 비트선및에 정보가 판독된다.
그 때문에 비트선쌍(BL1,) 및 비트선쌍(BL3,)에 각각 전위차가 생긴다. 센스앰프(20)에 제공되는 센스앰프 활성화신호(ψs)가 하이레벨로 상승한다.
그것에 의해 각 비트선쌍의 전위차가 증폭된다.
그후 열디코더(4a)에 의해 예를 들면 컬럼선택신호(CS1)의 전위가 하이레벨로 된다.
그것에 의해 비트선쌍(BL1,)의 전위차가 입출력선쌍(I/O,)에 전달된다. 입출력선쌍(I/O,)의 전위차가 데이터출력버퍼(9)(제2도 참조)를 통하여 출력데이타로서 외부에 판독된다.
다음은 제4도를 참조하여 메모리셀어레이(1b)내의 메모리셀이 선택되는 경우의 판독동작이 설명한다.
프리챠지기간의 동작은 제3도에 표시되는 동작과 동일하다. 판독기간에는 우선 제어신호(ψ)가 로우레벨로 변화한다.
그것에 의해 트랜지스터(S1, S3)가 오프되고 트랜지스터(S2, S4)가 온이 된다.
따라서 비트선쌍(BL2,) 및 비트선쌍(BL4,)이 각각 대응하는 센스노드쌍(N1, N2)에 접속된다.
한편 비트쌍(BL1,) 및 비트선쌍(BL3,)은 각각 대응하는 센스노드쌍(N1, N2)에서 차단된다.
그후 행디코더(3)(제2도 참조)에 의해 예를 들면 워드선(WL4)이 선택된다.
그것에 의해 워드선(WL4)의 전위가 하이레벨로 상승한다. 그 결과 워드선(WL4)에 접속되는 메모리셀(MC)에서 각각 대응하는 비트선(,)에 정보가 판독된다.
그 때문에 비트선쌍(BL2,) 및 비트선쌍(BL4,)에 각각 전위차가 생긴다. 센스앰프 활성화신호(ψs)가 하이레벨에 상승하면 비트선쌍(BL2,) 및 비트쌍(BL4,)의 전위차가 각각 증폭 된다.
그후 열디코디(4b)에 의해 예를 들면 컬럼선택신호(CS2)의 전위가 하이레벨이 된다.
그 결과 비트선쌍(BL2,)의 전위차가 입출력선쌍(I/O,)에 전달된다.
상기의 실시예에서는 1개의 제어신호(ψ)에 의해 프리챠지기간 및 액세스기간에 있어 쉐아드센스앰프 동작을 제어할 수가 있다.
제5도는 제2도에 포함되는 ψ클럭제네레이터(7)의 구성의 1예를 표시하는 회로도이다.
이 ψ클럭제네레이터(7)는 2개의 저항(R1,R2) 및 2개의 N 채널 MOS 트랜지스터(Q3,Q4)를 포함한다.
전원전위(Vcc)를 받는 전원단자와 출력노드(N3)와의 사이에 저항(R1) 및 트랜지스터(Q3)가 직렬로 접속되어 접지단자와 출력노드(V3)의 사이에 저항(R2) 및 트랜지스터(Q4)가 직렬로 접속된다.
트랜지스터 Q3 및 Q4의 게이트에 클럭제네레이터(6)(제2도)에서 각각 클럭신호(Cψ1,Cψ2)가 제공된다.
다음은 제6도의 신호파형도를 참조하여 제5도의 ψ클럭제네레이터(7)의 동작을 설명한다. 클럭신호(Cψ1,Cψ2)가 하이레벨이면 트랜지스터(Q3,Q4)가 함께 온이 된다.
그것에 의해 제어신호( )는 1/2·Vcc레벨이 된다. 클럭신호(C 2)가 로우레벨로 변화하면 트랜지스터(Q4)가 오프된다.
그것에 의해 제어신호(ψ)는 하이레벨로 된다. 더욱 클럭신호(Cψ1)가 로우레벨로 변화하고 클럭신호(Cψ2)가 하이레벨로 변화하면 트랜지스터(Q3)가 오프되고 트랜지스터(Q4)가 온이 된다.
그것에 의해 제어신호(ψ)가 로우레벨로 변화한다.
제7도는 제2도에 표시되는 ψ클럭제네레이터(7) 구성의 예를 표시하는 회로도이다.
제7도의 클럭제네레이터(7)는 2개의 저항(R3,R4), 2개의 N 채널 MOS 트랜지스터(Q5,Q8) 및 2개의 P 채널 MOS 트랜지스터(Q6,Q7)를 포함한다.
전원단자와 노드(N4)와 사이에 저항(R3)이 접속되어 접지단자와 노드(N4)의 사이에 저항(R4)이 접속된다. 노드 N4와 N5의 사이에 트랜지스터(Q5,Q6)가 병렬로 접속된다. 전원단자와 노드(N5)의 사이에 트랜지스터(Q7)가 접속되어 접지 단자와 노드(N5)의 사이에 트랜지스터(Q8)가 접속된다.
트랜지스터(Q7), 트랜지스터(Q8), 트랜지스터(Q5) 및 트랜지스터(Q6)의 게이트에 클럭제네레이터(6)(제2도)에서 각각 클럭신호(Cψ3,Cψ4, Cψ5,)가 제공된다.
다음은 제8도의 신호파형도를 참조하여 제7도의 ψ클럭제네레이터(7)의 동작을 설명한다. 클럭신호(Cψ3,Cψ5)가 하이레벨이고 또한 클럭신호(Cψ4)가 로우레벨이면 트랜지스터(Q7,Q8)가 오프되고 트랜지스터(Q5,Q6)가 온이 된다.
그것에 의해 제어신호(ψ)가 1/2·Vcc레벨이 된다. 클럭신호(Cψ3,Cψ6)가 로우레벨이 변화하면 트랜지스터(Q5,Q6)가 오프되고, 트랜지스터(Q8)가 온이 된다.
그것에 의해 제어신호(ψ)가 로우레벨로 변화한다. 클럭신호(Cψ3, Cψ4)가 하이레벨로 변화하면, 트랜지스터(Q7)가 오프되고 트랜지스터(Q8)가 온이 된다.
그것에 의해 제어신호(ψ)가 로우레벨로 변화한다.
제9도에 프리챠지전위(VBL)을 발생하기 위해서의 프리챠지전위 발생회로의 구성의 1예를 표시한다.
제9도에 표시하는 것과 같이 전원단자와 접지단자 사이에 저항(R5,R6)이 직렬로 접속된다.
노드(N6)에서 1/2·Vcc레벨의 프리챠지전위(VBL)가 얻게 된다.
상기의 실시예에 의하면 1개의 제어신호(ψ)에 의해 쉐아드 센스앰프 동작을 제어할 수가 있으므로 제어 신호발생회로(ψ클럭제네레이터)의 영역을 저감될 수 있는 동시에 제어신호 때문에의 배선의 수를 작게할 수가 있다.
더욱 상기 실시예에서는 이 발명을 폴디드형 비트선방식의 쉐아드센스앰프에 적용하고 있으나 이 발명을 오프비트선 방식의 쉐아드센스앰프에 적용하는 것도 가능하다.
이상과 같이 이 발명에 의하면 1개의 제어신호에 의해 프리챠지 기간 미 액세스 기간에 있어 웨아드앰프동작을 제어할 수가 있으므로 제어신호 발생회로의 수 및 영역을 저감할 수 있는 동시에 제어신호 때문에 배선의 수를 작게할 수가 있다.

Claims (1)

  1. 복수의 메모리셀이 접속되는 제1의 비트선, 복수의 메모리셀이 접속되는 제2의 비트선, 상기 제1 및 제2의 비트선에 공통으로 설치된 센스앰프수단, 상기 제1의 비트선과 상기 센스앰프수단과의 사이에 접속되고, 제1의 전위에 응답하고 도통하는 제1의 스위치 수단과 상기 제2의 비트선과 센스앰프수단과의 사이에 접속되고, 제2의 전위에 응답하고 도통하는 제2의 스위치수단과, 프리챠지 기간에 상기 상기 제1 및 제2의 비트선을 소정의 전위에 프리챠지하는 프리챠지수단과, 그리고 액세스기간에 제1의 전위 또는 상기 제2의 전위에 변화하고 또한 상기 프리챠지기간에 상기 제1의 전위와 상기 제2의 전위의 중간전위에 변화하는 제어신호를 발생하고 그의 제어신호를 상기 제1 및 상기 제2의 스위치수단에 제공하는 제어신호 발생수단을 구비한 반도체기억장치.
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