JP2980368B2 - ダイナミック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
係り、特に低電源電位下でのビット線センス方式の改良
に関する。

（従来の技術） １トランジスタ/1キャパシタのメモリセルを用いて構
成されるDRAMは、現在4MビットDRAMが量産段階にあり、
16MビットDRAMおよび64MビットDRAMが試作研究段階にあ
る。

超高密度DRAMにおいては、メモリセルに蓄積されてい
る信号電荷量が微小であるため、これを読出すには高感
度のビット線センスアンプを必要とする。通常ビット線
センスアンプは、PMOSフリップフロップからなるPMOSセ
ンスアンプと、NMOSフリップフロップからなるNMOSセン
スアンプにより構成される。また現在のDRAMは、（1/
2）Vccプリチャージ方式が一般に採用されている。これ
は、▲▼が“H"レベルのプリチャージサイクルで
ビット線対を（1/2）Vccにプリチャージするものであ
る。▲▼が“L"レベルになるアクティブサイクル
に入ると、プリチャージされたビット線はフローティン
グ状態になり、選択されたワード線が立ち上がる。ビッ
ト線により選択されたメモリセルの情報はビット線に読
み出される。次にビット線センスアンプが活性化され
て、ビット線に読み出された微小な電位差が増幅され
る。すなわち、ビット線対の“H"レベル側はPMOSセンス
アンプによって電源電位Vccまで充電され、“L"レベル
側はNMOSセンスアンプによって接地電位Vssまで放電さ
れる。読出し動作が終了するとビット線は再度イコライ
ズされて、（1/2）Vccにプリチャージされる。

この様な（1/2）Vccプリチャージ方式を用いたDRAMで
は、それ以前のVccプリチャージ方式を用いたDRAMに比
べてビット線の充放電が半分で済む。これは、ビット線
が大容量化したDRAMの消費電力低減に大きく寄与してい
る。

しかしながら、今後ますます大容量化するDRAMに於い
て、これまでの（1/2）Vccプリチャージ方式を踏襲した
場合、次のような問題が生じる。DRAMがさらに大容量化
すると、微細化された素子の耐圧や、信頼性を保証する
必要上、電源電位Vccを低くすることが必須となる。一
方、（1/2）Vccにプリチャージされたビット線の初期セ
ンスを考えると、センスアンプを構成するトランジスタ
のゲート・ソース間電圧は、最大で（1/2）Vccである。
またセンスアンプ・トランジスタの共通ソースノードに
つながる配線の抵抗による電圧降下を考慮すると、その
ゲート・ソース間電圧はさらに低くなる。たとえば、電
源電位Vccを1.5Vとした場合、センスアンプ・トランジ
スタのゲート・ソース間電圧は、0.75V〜0.5V或いはそ
れ以下になると予想される。ところがセンスアンプトラ
ンジスタのしきい値電圧|Vth|（NMOSセンスアンプではV
thが正、PMOSセンスアンプではVthが負である）は、ト
ランジスタのカットオフ特性を保証するためには、0.3
〜0.5V程度が最低限必要である。初期センス時におい
て、センスアンプトランジスタのゲート・ソース間電圧
がこの様に小さいと、センスが大幅に遅れ、最悪の場合
センス不能になる危険性がある。

（発明が解決しようとする課題） 以上のように大容量化したDRAMにおいて、従来と同様
の（1/2）Vccプリチャージ方式を採用したのでは、電源
電位を低くした場合に動作特性が著しく劣化するという
問題がある。

本発明は、（1/2）Vcc方式の低消費電力特性を活かし
ながら、低電源電位の下でも安定した高速センス動作を
可能としたDRAMを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係るDRAMは、第１に、複数のダイナミック型
メモリセルがマトリクス配列された、少なくとも１つの
ブロックからなるメモリセルアレイと、前記メモリセル
アレイのメモリセルを選択駆動するための複数のワード
線と、前記メモリセルアレイの選択されたメモリセルと
データのやり取りを行う複数対のビット線と、前記各ビ
ット線対にそれぞれ設けられたビット線センスアンプ
と、前記各ブロック内において、前記複数対のビット線
を二分して得られる第1,第２のグループのうち第１のグ
ループのビット線対に設けられて、それらのビット線対
を接地電位にプリチャージする第１のプリチャージ手段
と、前記複数対のビット線を二分して得られる第1,第２
のグループのうち第２のグループのビット線対に設けら
れて、それらのビット線対を電源電位にプリチャージす
る第２のプリチャージ手段と、前記ワード線を立ち上げ
た後、前記ビット線センスアンプを活性化する直前の初
期センス時に、前記第２のグループのビット線対のセン
スアンプを活性化した後に“L"レベルとなるビット線の
電荷を前記第１のグループのビット線対のセンスアンプ
を活性化した後に“H"レベルとなるビット線に転送する
電荷転送手段（Q45）と、を備えたことを特徴とする。

本発明に係るDRAMは、第２に、複数のダイナミック型
メモリセルがマトリクス配列された、少なくとも１つの
ブロックからなるメモリセルアレイと、前記メモリセル
アレイのメモリセルを選択駆動するための複数のワード
線と、前記メモリセルアレイの選択されたメモリセルと
データのやり取りを行う複数対のビット線と、前記各ビ
ット線対にそれぞれ設けられたビット線センスアンプ
と、前記各ブロック内において、前記複数対のビット線
を二分して得られる第1,第２のグループのうち第１のグ
ループのビット線対に設けられて、それらのビット線対
を接地電位にプリチャージする第１のプリチャージ手段
と、前記複数対のビット線を二分して得られる第1,第２
のグループのうち第２のグループのビット線対に設けら
れて、それらのビット線対を電源電位にプリチャージす
る第２のプリチャージ手段と、前記第1,第２のプリチャ
ージ手段によるビット線プリチャージに先立って、前記
第１のグループの“H"レベル出力側ビット線の電荷を前
記第２のグループの“L"レベル出力側ビット線に転送す
る初期プリチャージ手段を有することを特徴とする。

本発明に係るDRAMは、第３に、複数のダイナミック型
メモリセルがマトリクス配列された、少なくとも１つの
ブロックからなるメモリセルアレイと、前記メモリセル
アレイのメモリセルを選択駆動するための複数のワード
線と、前記メモリセルアレイの選択されたメモリセルと
データのやり取りを行う複数対のビット線と、前記各ビ
ット線対にそれぞれ設けられたビット線センスアンプ
と、前記各ブロック内において、前記複数対のビット線
を二分して得られる第1,第２のグループのうち第１のグ
ループのビット線対に設けられて、それらのビット線対
を接地電位にプリチャージする第１のプリチャージ手段
と、前記複数対のビット線を二分して得られる第1,第２
のグループのうち第２のグループのビット線対に設けら
れて、それらのビット線対を電源電位にプリチャージす
る第２のプリチャージ手段と、前記ワード線を立ち上げ
た後、前記ビット線センスアンプを活性化する直前の初
期センス時に、前記第２のグループのビット線対のセン
スアンプを活性化した後に“L"レベルとなるビット線の
電荷を前記第１のグループのビット線対のセンスアンプ
を活性化した後に“H"レベルとなるビット線に転送する
電荷転送手段（Q45）と、前記第1,第２のプリチャージ
手段によるビット線プリチャージに先立って、前記第１
のグループの“H"レベル出力側ビット線の電荷を前記第
２のグループの“L"レベル出力側ビット線に転送する初
期プリチャージ手段を有することを特徴とする。

（作用） 本発明によれば、二グループに分けられたビット線対
が、プリチャージサイクルにおいて、第１のグループで
は接地電位Vssに、第２のグループでは電源電位Vccにプ
リチャージされる。いま、初期センス時の電荷転送手段
として、第１のグループのビット線センスアンプの活性
化用トランジスタに繋がる共通ソースノードと第２のグ
ループのビット線センスアンプの活性化用トランジスタ
に繋がる共通ソースノードの間に転送ゲートを設けたと
する。センスアンプ活性化の直前の初期センス時にこの
転送ゲートをオンにすると、この転送ゲートを介して第
２のグループの“L"レベル出力側ビット線と第２のグル
ープの“H"レベル出力側ビット線が短絡される。これに
より、各ビット線センスアンプの活性化用トランジスタ
が繋がる共通ソースノードは（1/2）Vccになる。この動
作は、対応するビット線間の電荷の分配に過ぎないか
ら、活性化用トランジスタが繋がる配線の抵抗による電
圧降下の影響はなく、したがって初期センスの動作を行
うセンスアンプ・トランジスタのゲート・ソース間電圧
は、ほぼ（1/2）Vccになり、安定したセンス動作が可能
となる。またこの様に、初期センス時に第２のグループ
の“L"レベル出力側ビット線の電荷を第１のグループの
“H"レベル出力側ビット線に転送することによって、ビ
ット線センスアンプ活性化時には（1/2）Vccプリチャー
ジの状態になっているから、センス動作によるビット線
の充放電は、従来の（1/2）Vccプリチャージ方式の1/2
になる。

また本発明によれば、初期プリチャージ手段を設け
て、プリチャージサイクルの初期に、Vssプリチャージ
が行われる第１のグループ内でセンス動作によりVccに
なったビット線と、Vccプリチャージが行われる第２の
グループ内でセンス動作によりVssになったビット線と
の間を短絡して、予めこれらを（1/2）Vccまでプリチャ
ージする。これも単なるビット線電荷の分配のみにより
行われる。したがって、Vssになったビット線をVccまで
プリチャージし、またVccになったビット線をVssまでプ
リチャージする場合に比べて、充放電電流が少なく、消
費電力が低減される。即ち全消費電力は、従来の（1/
2）Vccプリチャージ方式と変わらない。さらにビット線
充放電がセンス時とプリチャージ時に分散される結果、
電流ピークが大幅に低減される。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例のDRAMの要部構成である。通常の
DRAMに同様に１トランジスタ/1キャパシタのメモリセル
がマトリクス配列されてメモリセルアレイが構成され
る。メモリセルアレイには、各メモリセルとデータのや
り取りを行う複数対のビット線と、メモリセルを選択駆
動する複数本のワード線が互いに交差して配設される。
図では、この様なメモリセルアレイの二対のビット線BL
l,▲▼およびBLh,▲▼と、ビット線対BLl,
▲▼のBLlに接続された１個のメモリセル１1と▲
▼に接続されたダミーセル21、ビット線対BLh,▲
▼のBLhに接続された１個のメモリセル１2と▲
▼に接続されたダミーセル２2のみが示されてい
る。ビット線対は本発明では、接地電位Vssにプリチャ
ージされる第１のグループと電源電位Vccにプリチャー
ジされる第２のグループに二分されている。第１図に示
したのは各グループのそれぞれ一つのビット線対であ
り、BLl,▲▼が第１のグループの中の一対、BLh,
▲▼が第２のグループの中の一対である。メモリ
セル１1,12は共通にワード線WLにより制御され、ダミー
セル２1,22は共通にダミーワード線DWLにより制御され
る。

第１のグループのビット線対BLl,▲▼には、第
１のプリチャージ回路41が設けられ、第２のグループの
ビット線対BLh,▲▼には第２のプリチャージ回路
４2が設けられている。第１のプリチャージ回路４1は、
共通ソースが接地され、ドレインがそれぞれビット線BL
l,▲▼に接続されたプリチャージ用NMOSトランジ
スタQ14,Q15と、ビット線BLl,▲▼間を短絡する
ためのイコライズ用NMOSトランジスタQ16により構成さ
れている。これらのNMOSトランジスタQ14〜Q16のゲート
は共通にイコライズ制御信号EQLにより制御される。す
なわち▲▼プリチャージサイクルに入って、イコ
ライズ制御信号EQLが“H"レベルになると、これらのNMO
SトランジスタQ14〜Q16がオンして、ビット線対BLl,▲
▼はVssにプリチャージされる。第２のプリチャ
ージ回路４2は、共通ソースが電源電位Vccに接続され、
ドレインがそれぞれビット線BLh,▲▼に接続され
たプリチャージ用PMOSトランジスタQ34,Q35と、ビット
線BLh,▲▼間を短絡するためのイコライズ用PMOS
トランジスタQ36により構成されている。これらのPMOS
トランジスタQ34〜Q36のゲートは共通にイコライズ制御
信号▲▼により制御される。すなわち▲▼
プリチャージサイクルに入ってイコライズ制御信号▲
▼が“L"レベルになると、これらのPMOSトランジス
タQ34〜Q36がオンして、ビット線対BLh,▲▼はVc
cにプリチャージされる。なおダミーセル２1,22には、
イコライズ信号EQLにより制御される書き込み用NMOSト
ランジスタQ13,Q33が設けられており、プリチャージサ
イクルにおいて、VDC＝（1/2）Vccが書込まれるように
なっている。

各ビット対にはそれぞれビット線センスアンプ３1,32
が設けられている。第１のグループすなわちVssプリチ
ャージ側のビット線対BLl,▲▼のセンスアンプ３
1は、共通ソースノードが接地されたNMOSトランジスタQ
19,Q20からなるNMOSセンスアンプと、共通ソースノード
が活性化用PMOSトランジスタQ43を介して電源電位Vccに
接続されたPMOSトランジスタQ17,Q18からなるPMOSセン
スアンプにより構成されている。第２のグループすなわ
ちVccプリチャージ側のビット線対BLh,▲▼のセ
ンスアンプ３2は、共通ソースノードが電源電位Vccに接
続されたPMOSトランジスタQ37,Q38からなるPMOSセンス
アンプと、共通ソースノードが活性化用NMOSトランジス
タQ44を介して接地されたNMOSトランジスタQ39,Q40から
なるNMOSセンスアンプにより構成されている。

ビット線対BLl,▲▼のセンスアンプ３1のPMOS
センスアンプの共通ソースノードと、ビット線対BLh,▲
▼のセンスアンプ３2のNMOSセンスアンプの共通
ソースノードの間には、NMOSトランジスタからなる電荷
転送ゲートQ45が設けられている。この転送ゲートQ45
は、ビット線センスアンプ３1,32が活性化される直前の
初期センス時に“H"レベルになる制御信号PSEにより制
御されて、Vccプリチャージ側のビット線対BLh,▲
▼のうち“L"レベル出力側ビット線の電荷を、Vssプ
リチャージ側のビット線対BLl,▲▼のうち“H"レ
ベル出力側ビット線に転送する動作を行うものである。

ビット線対BLl,▲▼とBLh,▲▼の間に
は、それぞれに設けられた第1,第２のビット線プリチャ
ージ回路４1,42とは別に、初期プリチャージ回路６が設
けられている。この初期プリチャージ回路６は、▲
▼アクティブサイクル後のビット線プリチャージ回路
４1,42の活性化直前に、Vssプリチャージ側のビット線
対BLl,▲▼のうち読出し動作によって“H"レベル
になったものと、Vccプリチャージ側のビット線対BLh,
▲▼のうち読出し動作によって“L"レベルになっ
たものと間で電荷分配を行って、これらを予め（1/2）V
ccにプリチャージするためのものである。したがって初
期プリチャージ回路６は、ビット線対BLl,▲▼
と、ビット線対BLh,▲▼の間に、NMOSトランジス
タからなる転送ゲートQ46,Q47を介してダイオードD1〜D
4を接続して構成されている。

各ビット線対BLl,▲▼およびBLh,▲▼は
それぞれNMOSトランジスタからなる転送ゲートQ21,Q22
およびQ41,Q42を介してデータ入出力線DQ,▲▼に接
続されている。これら転送ゲートQ21,Q22およびQ41,Q42
は夫々カラム選択線CSLl,CSLhにより制御される。

先に述べたように図では、第１のグループ，第２のグ
ループ夫々一対のビット線ずつ示しているが、実際のDR
AMは図に示した構成を基本として、複数対のビット線が
第1,第２のグループに分けられる。この場合、グループ
分けの方法は、基本的に次の二つ、連続する複数のビ
ット線対を第１のグループとし、これにづく複数対のビ
ット線を第２のグループとする方法、第１のグループ
のビット線対と第２のグループのビット線対を交互に配
置する方法がある。これらはいずれでもよい。

図では省略したが、外部アドレスを取り込むアドレス
バッファ、取り込まれたアドレスによってワード線を選
択するロウデコーダ、ビット線対を選択するカラムデコ
ーダ、各種制御信号を発生するクロックジェネレータ等
が設けられることは通常のDRAMと同様である。

次にこの様に構成されたDRAMの動作を、第２図のタイ
ミング図を用いて説明する。▲▼が立ち下がって
アクティブ状態に入ると、ビット線イコライズ制御信号
EQL,▲▼が遷移して、ビット線はフローティング
状態になる。ついで選択されたワード線WLとダミーワー
ド線DWLが立ち上がり、これによりメモリセルの情報が
ビット線に読み出される。選択ワード線およびダミーワ
ード線は、Vssから昇圧電位Vcc＋αに立ち上げられる。
選択されたメモリセルにVccが書き込まれていた場合、V
ssプリチャージ側のビット線対BLl,▲▼の電位は
それぞれ、 CsVcc/（ＣB＋Cs） CsVcc/2（ＣB＋Cs） となり、Vccプリチャージ側のビット線対BLh,▲
▼の電位はそれぞれ、 Vcc Vcc−CsVcc/2（ＣB＋Cs） となる。ここで、Cs,CBはそれぞれメモリセルおよびビ
ット線の容量である。

次に初期センス信号PSEが立ち上がる。これにより転
送ゲートQ45がオンになって、Vssプリチャージ側のビッ
ト線センスアンプ31のPMOSセンスアンプの共通ソースノ
ードとVccプリチャージ側のNMOSセンスアンプの共通ソ
ースノードの間が短絡される。これにより、Vccプリチ
ャージ側のビット線対のうち“L"レベル出力側のビット
線の電荷が、この転送ゲートQ45を介してVssプリチャー
ジ側のビット線対のうち“H"レベル出力側のビット線に
転送される。具体的にいま、メモリセル１1,12が共にVc
cに書き込まれていたとすると、センスアンプ31のPMOS
センスアンプではトランジスタQ17がオン、センスアン
プ３2のNMOSセンスアンプではトランジスタQ40がオンで
あるから、ビット線▲▼→トランジスタQ40→ト
ランジスタQ45→トランジスタQ17→ビット線BLlの経路
で電荷が流れる。この電荷の分配によって、ビット線BL
lと▲▼はほぼ、（1/2）Vccの同電位になる。残
りのビット線すなわちVssプリチャージ側の“L"レベル
出力側のビット線▲▼とVccプリチャージ側の
“H"レベル出力側のビット線BLhは、センスアンプ３1,3
2のトランジスタQ18,Q39がオフであるため、ほとんど変
化しない。

この後、センスアンプ活性化信号SENが立ち上がり、
同時にセンスアンプ活性化信号▲▼が立ち下がっ
て、各ビット線対の“L"レベル出力側はVssまで放電さ
れ、“H"レベル出力側はVccまで充電される。

▲▼が立ち上がってアクティブサイクルが終了
し、センスアンプ活性化信号SEN,▲▼がそれぞれ
“H"レベル，“L"レベルになり、プリチャージサイクル
に入ると、まず初期プリチャージ信号PEQが立ち上が
る。このとき、ビット線BLl,▲▼,BLhおよび▲
▼の電位はそれぞれ、Vcc,Vss,VccおよびVssである
から、ビット線BLlの電荷は転送ゲートQ46およびダイオ
ードD2を介してビット線▲▼に流れ込む。この電
荷分配は、ビット線BLl,▲▼の電位が（1/2）Vcc
になったところで完了する。

そして初期プリチャージ信号PEQが“L"レベルに戻っ
た後、イコライズ信号EQL,▲▼がそれぞれ“H"レ
ベル，“L"レベルになる。これにより、一方のビット線
対BLl,▲▼はVssに、他方のビット線対BLh,▲
▼はVccにそれぞれプリチャージされる。

以上のようにこの実施例のDRAMでは、初期センス時、
センスアンプ・トランジスタの共通ソースノードは第1,
第２のグループのビット線間の電荷分配によって、共通
ソースノードに接続される配線の抵抗による電圧降下の
影響がなくほぼ（1/2）Vccに設定される。したがってこ
れらセンスアンプ・トランジスタを、ゲート・ソース間
電圧が（1/2）Vccの状態で動作させることができ、安定
したセンス動作ができる。またプリチャージサイクルに
入って、初期プリチャージとして、Vssプリチャージ側
のビット線対のうち読出し動作によりVccになったビッ
ト線と、Vccプリチャージ側のビット線対のうち読出し
動作よりVssになったビット線の間で電荷分配を行っ
て、これらを（1/2）Vccまで充放電している。したがっ
て電源によって、一方をVssからVccまで充電し、他方を
VccからVssまで放電する場合に比べて、無駄に電力を消
費しないですむ。またこの実施例でのセンス動作時の電
源からの電荷供給は、ビット線BLlの（1/2）VccからVcc
への引上げと、ビット線BLhの（1/2）VccからVccへの引
上げのみであり、これは従来の（1/2）Vccプリチャージ
方式と変わらない。

なお実施例でば、ダミーセルを（1/2）Vcc書き込みと
したが、容量をメモリセルの1/2として、Vccプリチャー
ジ側のビット線対のダミーセルをVss書き込み、Vssプリ
チャージ側のビット線対のダミーセルをVcc書き込みと
してもよい。

第３図は本発明の第２の実施例のDRAMの要部構成であ
る。先の実施例と対応する部分には先の実施例と同一符
号を付して詳細な説明は省略する。図では、Vssプリチ
ャージのビット線対とVccプリチャージのビット線対が
交互に配置された計４対のビット線部分を示している。
この実施例では、先の実施例で示した初期プリチャージ
回路６を用いず、これと同じ機能をビット線センスアン
プ自体に持たせている。その為に、先の実施例で初期セ
ンス用として用いられた電荷転送ゲートQ45はこの実施
例では、初期センス兼初期プリチャージ用として用いら
れる。

この実施例のDRAMの動作を第４図のタイミング図を用
いて説明する。この実施例においても先の実施例と同様
にして、▲▼アクティブサイクルに入ってまず初
期センス動作が行われ、その後ビット線増幅が行われ
る。このとき初期センス用の電荷転送ゲートQ45に入る
制御信号PSQが、先の実施例での制御信号PSEと同様に初
期センス時に“H"レベルになる。

この実施例ではプリチャージサイクルに入って、再度
制御信号PSQが“H"レベルになる。これにより、Vssプリ
チャージ側の“H"レベル出力側のビット線電荷が、PMOS
センスアンプのトランジスタを介し、転送ゲートQ45を
介し、Vccプリチャージ側のNMOSセンスアンプのトラン
ジスタを介してVccプリチャージ側の“L"レベル出力側
のビット線に流れる。具体的に、読出し動作によってビ
ット線BLl1がVcc、ビット線BLh1がVccになった場合を説
明すれば、ビット線センスアンプ３1のPMOSセンスアン
プのトランジスタQ17がオン、ビット線センスアンプ３2
のNMOSセンスアンプのトランジスタQ40がオンである。
したがって制御信号PSQによって転送ゲートQ45がオンに
なると、ビット線BLl1の電荷は、ビット線BLl1→トラン
ジスタQ17→転送ゲートQ45→トランジスタQ40→ビット
線▲▼と流れる。この電荷分配によって先の実
施例と同様に、Vssプリチャージの“H"レベル出力側の
ビット線とVccプリチャージの“L"レベル側ビット線が
略（1/2）Vccまでプリチャージされる。その後は先の実
施例と同様である。

この実施例によっても先の実施例と同様の効果が得ら
れる。

なお第３図に示す転送ゲートQ45は、レイアウト上余
裕があれば、第１図と同様に各ビット線対の間にそれぞ
れ配置してもよいし、それ程余裕がなければ複数対のビ
ット線毎に配置すればよい。この転送ゲートは最低限１
個あればよいが、レイアウト的に余裕があって多く配置
すればそれだけ高速の初期センス動作，初期プリチャー
ジ動作ができる。

以上の実施例では、初期センス時のビット線間の電荷
転送動作と初期プリチャージ動作の両方を行ったが、本
発明はこれらの一方のみの機能を有する場合にも有効で
ある。たとえば、第３図の実施例において、転送ゲート
Q45を初期プリチャージのみに用いてもよい。その場合
の動作タイミング図を第４図に対応させて示せば、第５
図のようになる。この様にすると、センスアンプ・トラ
ンジスタのゲート・ソース間電圧はほぼVccとなって、V
ccプリチャージ方式と同様のセンスマージンが得られ
る。消費電力は、Vccプリチャージ方式と（1/2）Vccプ
リチャージ方式の中間になる。

また以上の実施例では、ビット線のプリチャージレベ
ルに関係なく、ワード線をVssからVcc＋αに立ち上げる
方式を説明したが、ワード線駆動方式はこれに限られな
い。例えば、ビット線プリチャージレベルがVssの場
合、非選択ワード線のノイズによる浮き上がりによって
セルデータが破壊が生じ易い。したがってこれに対処す
るため、異なるワード線駆動方式を採用することは有効
である。例えば、Vssプリチャージ側のビット線に繋が
るメモリセルは、PMOSトランスファゲートを用いて構成
して、選択時にワード線を立ち下げる方式にすれば、こ
の問題は解決される。その場合の動作波形を第６図に示
す。すなわち、Vccプリチャージ側のビット線BLh,▲
▼については上記実施例と同様にワード線WLhを立
ち上げ駆動し、Vssプリチャージ側のビット線対BLl,▲
▼対しては、ワード線WLlを立ち下げ駆動する。

上述のようなノイズが問題にならない場合には逆に、
Vccプリチャージ側のメモリセルをPMOSトランスファゲ
ートとして、第７図に示すように、Vccプリチャージ側
についてワード線WLhをVccから立ち下げ、Vssプリチャ
ージ側についてワード線WLlをVssから立ち上げる方式と
しても良い。この様なワード線駆動方式を用いれば、セ
ルデータの読出しが高速になり、高速アクセスが可能に
なる。

第６図で説明したワード線駆動方式を採用する場合の
DRAMの要部構成を示すと、第８図のようになる。Vssプ
リチャージ側のビット線BLl,▲▼に繋がるメモリ
セル111はPMOSトランスファゲートを用いて構成し、Vcc
プリチャージ側のビット線BLh,▲▼に繋がるメモ
リセル112はNMOSトランスファゲートにより構成してい
る。このDRAMの動作は、ワード線駆動方式が異なるのみ
で、それ以外は第４図で説明したと同様である。

また第８図のPMOSトランスファゲートを用いたメモリ
セルとNMOSトランスファゲートを用いたメモリセルを逆
にすれば、第７図で説明したワード線駆動方式が実現で
きる。

本発明はその他、その趣旨を逸脱しない範囲で種々変
形して実施することが可能である。

［発明の効果］ 以上述べたように本発明によれば、ビット線を二グル
ープに分けて、一方をVccプリチャージ、他方をVssプリ
チャージとすることによって、消費電力が少なくしかも
安定した高速センスが可能なDRAMを得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のDRAMの要部構成を示す図、 第２図はその動作タイミング図、 第３図は別の実施例のDRAMの要部構成を示す図、 第４図はその動作タイミング図、 第５図はさらに別の実施例のDRAMの動作タイミング図、 第６図はさらに別の実施例のDRAMのワード線駆動波形を
示す図、 第７図はさらに別の実施例のDRAMのワード線駆動波形を
示す図、 第８図は第６図のワード線駆動を行う実施例のDRAMの要
部構成を示す図である。 １……メモリセル、２……ダミーセル、３……ビット線
センスアンプ、４……プリチャージ回路、５……転送ゲ
ート、６……初期プリチャージ回路、Q45……初期セン
ス用転送ゲート、BLl,▲▼……Vssプリチャージ
ビット線、BLh,▲▼……Vccプリチャージビット
線、WL……ワード線、DWL……ダミーワード線。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数のダイナミック型メモリセルがマトリ
   クス配列された、少なくとも１つのブロックからなるメ
   モリセルアレイと、 前記メモリセルアレイのメモリセルを選択駆動するため
   の複数のワード線と、 前記メモリセルアレイの選択されたメモリセルとデータ
   のやり取りを行う複数対のビット線と、 前記各ビット線対にそれぞれ設けられたビット線センス
   アンプと、 前記各ブロック内において、 前記複数対のビット線を二分して得られる第1,第２のグ
   ループのうち第１のグループのビット線対に設けられ
   て、それらのビット線対を接地電位にプリチャージする
   第１のプリチャージ手段と、 前記複数対のビット線を二分して得られる第1,第２のグ
   ループのうち第２のグループのビット線対に設けられ
   て、それらのビット線対を電源電位にプリチャージする
   第２のプリチャージ手段と、 前記ワード線を立ち上げた後、前記ビット線センスアン
   プを活性化する直前の初期センス時に、前記第２のグル
   ープのビット線対のセンスアンプを活性化した後に“L"
   レベルとなるビット線の電荷を前記第１のグループのビ
   ット線対のセンスアンプを活性化した後に“H"レベルと
   なるビット線に転送する電荷転送手段（Q45）と、 を備えたことを特徴とするダイナミック型半導体記憶装
   置。
2. 【請求項２】複数のダイナミック型メモリセルがマトリ
   クス配列された、少なくとも１つのブロックからなるメ
   モリセルアレイと、 前記メモリセルアレイのメモリセルを選択駆動するため
   の複数のワード線と、 前記メモリセルアレイの選択されたメモリセルとデータ
   のやり取りを行う複数対のビット線と、 前記各ビット線対にそれぞれ設けられたビット線センス
   アンプと、 前記各ブロック内において、 前記複数対のビット線を二分して得られる第1,第２のグ
   ループのうち第１のグループのビット線対に設けられ
   て、それらのビット線対を接地電位にプリチャージする
   第１のプリチャージ手段と、 前記複数対のビット線を二分して得られる第1,第２のグ
   ループのうち第２のグループのビット線対に設けられ
   て、それらのビット線対を電源電位にプリチャージする
   第２のプリチャージ手段と、 前記第1,第２のプリチャージ手段によるビット線プリチ
   ャージに先立って、前記第１のグループの“H"レベル出
   力側ビット線の電荷を前記第２のグループの“L"レベル
   出力側ビット線に転送する初期プリチャージ手段を有す
   ることを特徴とするダイナミック型半導体記憶装置。
3. 【請求項３】複数のダイナミック型メモリセルがマトリ
   クス配列された、少なくとも１つのブロックからなるメ
   モリセルアレイと、 前記メモリセルアレイのメモリセルを選択駆動するため
   の複数のワード線と、 前記メモリセルアレイの選択されたメモリセルとデータ
   のやり取りを行う複数対のビット線と、 前記各ビット線対にそれぞれ設けられたビット線センス
   アンプと、 前記各ブロック内において、 前記複数対のビット線を二分して得られる第1,第２のグ
   ループのうち第１のグループのビット線対に設けられ
   て、それらのビット線対を接地電位にプリチャージする
   第１のプリチャージ手段と、 前記複数対のビット線を二分して得られる第1,第２のグ
   ループのうち第２のグループのビット線対に設けられ
   て、それらのビット線対を電源電位にプリチャージする
   第２のプリチャージ手段と、 前記ワード線を立ち上げた後、前記ビット線センスアン
   プを活性化する直前の初期センス時に、前記第２のグル
   ープのビット線対のセンスアンプを活性化した後に“L"
   レベルとなるビット線の電荷を前記第１のグループのビ
   ット線対のセンスアンプを活性化した後に“H"レベルと
   なるビット線に転送する電荷転送手段（Q45）と、 前記第1,第２のプリチャージ手段によるビット線プリチ
   ャージに先立って、前記第１のグループの“H"レベル出
   力側ビット線の電荷を前記第２のグループの“L"レベル
   出力側ビット線に転送する初期プリチャージ手段を有す
   ることを特徴とするダイナミック型半導体記憶装置。
4. 【請求項４】前記第１のグループのビット線センスアン
   プは、共通ソースノードが活性化用のPMOSトランジスタ
   を介して電源電位に接続されたPMOSセンスアンプと、共
   通ソースノードが接地電位に接続されたNMOSセンスアン
   プとから構成され、 前記第２のグループのビット線センスアンプは、共通ソ
   ースノードが活性化用のNMOSトランジスタを介して接地
   電位に接続されたNMOSセンスアンプと、共通ソースノー
   ドが電源電位に接続されたPMOSセンスアンプとから構成
   され、 前記電荷転送手段は、前記第１のグループのPMOSセンス
   アンプの共通ソースノードと前記第２のグループのNMOS
   センスアンプの共通ソースノードの間に設けられた転送
   ゲートにより構成されていることを特徴とする請求項1,
   2または３のいずれかに記載のダイナミック型半導体記
   憶装置。
5. 【請求項５】前記初期プリチャージ手段は、前記第１の
   グループ内のビット線対と前記第２のグループ内のビッ
   ト線対のそれぞれの間に転送用ゲートを介して接続され
   たダイオードにより構成されていることを特徴とする請
   求項２または３に記載のダイナミック型半導体記憶装
   置。
6. 【請求項６】前記第１のプリチャージ回路は、共通ソー
   スに接地電位が与えられドレインがそれぞれビット線対
   に接続された２個のプリチャージ用NMOSトランジスタ
   と、ビット線対間に接続されたイコライズ用NMOSトラン
   ジスタとから構成され、 前記第２のプリチャージ回路は、共通ソースに電源電位
   が与えられドレインがそれぞれビット線対に接続された
   ２個のプリチャージ用PMOSトランジスタと、ビット線対
   間に接続されたイコライズ用PMOSトランジスタとから構
   成されていることを特徴とする請求項1,2または３のい
   ずれかに記載のダイナミック型半導体記憶装置。