JP3787361B2 - 強誘電体記憶装置 - Google Patents
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Description
本発明は、強誘電体記憶装置に関する。特に、強誘電体を絶縁膜としたキャパシタとMOSトランジスタとでメモリセルが構成された強誘電体記憶装置に関する。
背景技術
近年、高速な書き込み動作が可能な不揮発メモリとして、強誘電体キャパシタを用いた強誘電体メモリが注目されている。特に、強誘電体を絶縁膜としたキャパシタとMOSトランジスタとでメモリセルを構成し、プレートと呼ばれるキャパシタの一方の電極に固定電圧を与える方式は、ダイナミックランダムアクセスメモリ(DRAM)と同程度の動作速度、面積で不揮発メモリを実現できる可能性がある。そのような強誘電体メモリの従来技術による基本的構成例を、第36図に示す。同図で、MCは、メモリセルであり、例えばPZTなどの強誘電体を絶縁膜とした強誘電体キャパシタとNMOSトランジスタで構成される。この強誘電体キャパシタの残留分極により情報を記憶する。強誘電体キャパシタの一方の電極はNMOSトランジスタに接続され、他方の電極(プレート電極)には電源電圧VCCの2分の1の電圧(VCC/2)が供給されている。ここでは、簡単のためメモリセルMCを1個しか示していないが、データ線対Dt,Dbにそれぞれ複数個が接続され、ワード線Wにより選択されてデータ線DtあるいはDbと信号の授受を行う。また、この図では簡単のため省略しているが、データ線対Dt,Dbにはそれぞれダミーセルが設けられる。PCは、プリチャージ回路であり、データ対線Dt,Dbを接地電圧VSSにプリチャージする。SAは、センスアンプであり、データ線対Dt,Dbの電圧を検出し差動増幅する。また、この図では簡単のため省略しているが、センスアンプには外部と信号の授受を行うためのスイッチが設けられている。
この構成の動作を、第37図に示すタイミング波形を用いて説明する。待機状態では、制御信号FPCによりプリチャージ用スイッチPCがオンしており、データ線対Dt,Dbは、接地電圧VSSにプリチャージされている。すなわち、いわゆるVSSプリチャージとなっている。動作の際には、制御信号FPCによりプリチャージ用スイッチPCをオフにする。そこで、ワード線Wを選択時のワード線電圧VCHとすることにより、メモリセルMCを選択する。メモリセルMC中のNMOSトランジスタがオンになり、強誘電体キャパシタにデータ線Dtとプレート電極の電圧差であるVCC/2の電圧が加わり、残留分極が電荷としてデータ線Dtに読みだされる。それにより、データ線Dtの電圧が変化し、制御信号FSAによりセンスアンプSAを起動して、データ線Dの電圧を正帰還増幅して、情報を判別する。第37図では示していないが、センスアンプSAにより判別された情報を外部に出力することにより、読み出し動作が行われる。また、外部から入力された情報に応じてデータ線の電圧を書き込み電圧にすることにより、書き込み動作が行われる。ワード線Wを下げて、メモリセルMC中のNMOSトランジスタをオフにすることにより、メモリセルMCへの再書込みが行われる。その後、制御信号FSAによりセンスアンプSAの動作を止め、制御信号FPCによりプリチャージ用スイッチをオンにして、待機状態に戻す。
この動作での強誘電体キャパシタの動きを、第38図に示すヒステリシス特性を用いて説明する。同図で、横軸はプレート電極を基準として強誘電体キャパシタに加わる電圧、縦軸は分極を含めて強誘電体キャパシタが保持する電荷量である。待機状態の強誘電体キャパシタに電圧が印加されていない状態で、強誘電体キャパシタは残留分極を保持し、蓄えている情報‘0’,‘1’に応じて第38図上の点PS0,PS1のいずれかの位置をとる。メモリセルMCからデータ線Dに信号を読みだす際に、データ線Dがプレート電極を基準にして−VCC/2にプリチャージされているので、データ線容量CDは第38図上で傾き−CDの負荷直線LL0,LL1で表される。この直線とヒステリシス曲線との交点PR0,PR1が、強誘電体キャパシタが読出し時にとる点である。一方、書込みはデータ線DをVSS,VCCのいずれかにして、第38図上の点PW0,PW1とすることにより行われる。
以上に説明したように、強誘電体記憶装置では、強誘電体キャパシタに電圧を印加し、分極反転により電荷をデータ線に発生させる。
なお、本願に関連した技術としては、DRAMに関するものであるが、以下の方式が開示されている。
特開昭62−180591に、アレーノイズを低減するため、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分ける方式が開示されている。
また、特開平5−135580に、再書き込み及びプリチャージに消費する電荷量を低減するため、センスアンプ群間で電荷の授受を行う方式が開示されている。
さらに、特開平4−184787に、VCC/2プリチャージ方式の低消費電力特性を活かしながら低電源電圧でも安定した高速センス動作を可能にするため、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分け、二つのデータ線対群の間で電荷の授受を行う方式が開示されている。これらと本願との関連性については後述する。
発明の開示
強誘電体記憶装置では、信号電圧をデータ線に発生させるためには強誘電体キャパシタに電圧を印加しなければならないので、プレートを固定電圧にするためには、DRAMで広く用いられているデータ線をVCC/2にプリチャージしておいて信号を読みだす方式、いわゆるVCC/2プリチャージ方式を用いることができない。それに付随して、VCC/2プリチャージ方式のDRAMに比べ、以下の第1から第3の問題がある。
第1に、アレーノイズが大きい。強誘電体メモリではVSSプリチャージ方式(又はVCCプリチャージ方式)のため、すべてのデータ線で、メモリセルから信号が電荷として読み出される際、電圧がVSSから高くなる方向(VCCプリチャージ方式では、VCCから低くなる方向)に変化する。そのため、これらと容量結合している非選択ワード線や基板などに大きなカップリングノイズが生じる。これらのノイズが再度データ線に容量結合し、データ線の電圧が変動する。一方、選択メモリセル内の蓄積ノードの電圧が下がることにより、プレート電圧が強誘電体キャパシタを介して引き下げられる。そのため、メモリセル内の強誘電体キャパシタに加わる電圧が小さくなり、強誘電体の残留分極のうち電荷として読み出される量が小さくなり、S/Nが低下する。また、VSSプリチャージ方式では、センスアンプによりデータ線対間の電圧を増幅する際、データ線対の一方の電圧がセンスアンプによりVCCへ充電され大きく変化するのに対し、他方のVSSへ放電されて変化する大きさは小さい。このため、データ線対と容量結合しているあらゆるノードに大きなカップリングノイズが生じ、電圧が上昇する。これらのノイズが再度データ線に容量結合し、データ線対間での結合容量の大きさの違いにより、差動のノイズとなり、S/Nが低下する。このノイズに関しては、培風館発行 伊藤清男著「アドバンスト エレクトロニクスI-9 超LSIメモリ」(1994年)の第3章に、DRAMについて詳述されており、同様な議論が強誘電体メモリに関しても成り立つ。さらに、非選択ワード線の電圧がカップリングで持ち上がることにより、VSSに放電されたデータ線に接続されたメモリセルのMOSトランジスタが導通し、強誘電体キャパシタにVSSが入力されて分極情報が破壊される恐れがある。
第2に、消費電力が大きい。データ線対Dt,Dbのいずれか一方が、増幅時にVSSからVCCに充電され、プリチャージ時に再度VSSに放電される。この時消費される電荷量は、データ線容量をCDとするとデータ線対毎にCD×VCCである。VCC/2プリチャージ方式では、増幅時にデータ線対の一方がVCC/2からVCCに充電され他方はVCC/2からVSSに放電され、プリチャージはデータ線対間のチャージシェアにより行われるので、データ線対毎の消費電荷量はCD×VCC/2である。したがって、VCC/2プリチャージ方式に比べて、VSSプリチャージ方式であるためにデータ線の充放電に要する電力が2倍である。
第3に、強誘電体キャパシタの疲労現象及びインプリント現象による特性劣化が大きい。VSSプリチャージで読み出すとき、‘1’が書込まれていた強誘電体キャパシタの分極方向が反転する。また、‘1’を再書込みするためにVCCを印加するので再度分極方向に反転する。これが繰り返されることにより、疲労減少による特性劣化が起きる。一方、‘0’が書込まれていたキャパシタは、繰り返しVSSを印加することにより、インプリント現象による特性劣化が起こる。すなわち、書込まれているデータに依存して疲労現象もしくはインプリント現象が大きくなる。選択ワード線上の全メモリセルに対して再書込みが行われ、しかも、一般に反転書込み動作よりも読み出し動作の頻度が高いため、同じデータが繰り返し書込まれることが多い。そのため、疲労現象及びインプリント現象が問題となる。
本発明の目的は、以上に述べたような従来の強誘電体記憶装置の問題を解決することにある。
本発明の第1の目的は、強誘電体キャパシタを用いたメモリセルから信号電圧を発生する際に生じるアレーノイズを小さくして、高S/N化し安定した動作を実現することにある。
第2の目的は、再書き込み及びプリチャージに消費する電荷量を小さくして、低電力化することにある。
第3の目的は、強誘電体キャパシタの疲労及びインプリントを軽減して、高信頼化することにある。
その他の目的は、後述の実施例の記載から明らかとなろう。
上記目的を達成するため、本発明では、強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセル(MC1)と、上記第1のメモリセルの上記トランジスタに接続された第1のデータ線(D0t)と、上記第2のメモリセルの上記トランジスタに接続された第2のデータ線(D1t)と、上記第1及び第2のデータ線のそれぞれに対応して設けられた第1及び第2のセンスアンプ(SA0,SA1)とを有する強誘電体記憶装置において、
上記第1のデータ線を第1のプリチャージ電位(Vss)に接続する第1のプリチャージ回路(PC0)と、
上記第2のデータ線を第2のプリチャージ電位(Vcc)に接続する第2のプリチャージ回路(PC1)とをさらに具備し、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの他方の電極の電位(Vcc/2)は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあるように設定する。
より望ましくは、上記強誘電体キャパシタの他方の電極の電位と第1のプリチャージ電位との間の電位差と上記強誘電体キャパシタの他方の電極と電位と第2のプリチャージ電位との間の電位差とが等しくなるようにする。すなわち、第1のプリチャージ電位と第2のプリチャージ電位との平均値は、‘1’の書込み電圧と‘0’の書込み電圧との平均値に近い電圧にする。具体的には、上記第1から第3の目的にそれぞれ対応して、以下の第1から第3の手段を用いる。
第1の手段は、上記第1及び第2のメモリセルのトランジスタの制御電極に接続されたワード線を具備することである(第1図、第2図参照)。これにより、第1のデータ線からのノイズと第2のデータ線からのノイズが互いにキャンセルしてワード線へのノイズがキャンセルされ、第1の目的が達成される。
なお、プリチャージ電圧を二つに分ける方式は、DRAMでは特開昭62−180591あるいは特開平4−184787に開示されている。VccプリチャージやVssプリチャージが必須の強誘電体記憶装置に、同様な方式を用いれば、ワード線駆動時に強誘電体キャパシタに電圧を印加しなければならないという強誘電体記憶装置に特有の必須条件を満たすことができる。DRAMでは、S/Nと消費電力や動作速度などを総合的に考えるとVCC/2プリチャージ方式が優れていることが常識とされているが、プレートを固定電圧にした強誘電体記憶装置ではVCC/2プリチャージを利用できないため、このような方式は有力な手段である。
第2の手段では、強誘電体を絶縁膜とした強誘電体キャパシタと、該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセルと、
該第1及び第2のメモリセルにそれぞれ対応して接続された第1及び第2のデータ線(D0tS,D0TSと、
上記第1のデータ線を第1のプリチャージ電位に接続する第1のプリチャージ回路(PC0S)と、
上記第2のデータ線を第2のプリチャージ電位に接続する第2のプリチャージ回路(PC0C)と、
上記第1のデータ線に現れた上記第1のメモリセルからの情報を検知するクロスカップル接続された2つのPチャンネルMOSトランジスタからなる第1のセンスアンプ(SA0S)と、
上記第2のデータ線に現れた上記第2のメモリセルからの情報を検知するクロスカップル接続された2つのNチャンネルMOSトランジスタからなる第2のセンスアンプ(SA0C)と、
上記第1のセンスアンプを駆動する第1の駆動線(CSPS)と、
上記第2のセンスアンプを駆動する第2の駆動線(CSNC)と、
上記第1及び第2のセンスアンプが非駆動状態となる電位(Vss,Vcc)がそれぞれ上記第1及び第2の駆動線に供給されて該供給が中止された後上記第1の駆動線と上記第2の駆動線との間を導通させるスイッチ回路(CSD)とを具備することとした(第20図、第21図参照)。
これにより、第2の目的が達成される。二つのセンスアンプ群で電荷の授受を行う方式は、DRAMでは特開平5−135580に開示されている。この従来技術では、データ線を増幅した後のセンスアンプ群と、次に増幅を行うセンスアンプ群とで電荷の授受を行う。そのため、DRAMのセルフリフレッシュ動作のように一定の順番でセンスアンプ群を活性化していく場合には有効であるが、適用できる動作に制限がある。例えば、同一のセンスアンプ群を2回続けて動作させるような場合には適用できない。それに対して、本手段はプリチャージ電圧が異なるセンスアンプ群の間で電荷の授受を行うので、通常のランダムアクセス動作に適用できる。また、DRAMでは、特開平4−184787に、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分け、二つのデータ線対群の間で電荷の授受を行う方式が開示されている。同様な方式を強誘電体記憶装置に用いると、ワード線駆動時に強誘電体キャパシタに電圧を印加するという条件を達成できる。VCC/2プリチャージを利用できない強誘電体記憶装置では、このような方式は有力な手段である。
第3の手段は、強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含むメモリセルと、
該メモリセルに接続されたデータ線(D0t)と、
上記データ線を第1又は第2のプリチャージ電位にプリチャージするプリチャージ回路(PC0)とを具備し、
上記メモリセルの上記強誘電体キャパシタの他方の電極の電位(Vcc/2)は上記第1のプリチャージ電位(Vss)と上記第2のプリチャージ電位(Vcc)との間にあり、
上記プリチャージ回路は、上記第1のプリチャージ電位と上記第2のプリチャージ電位とで交互に上記データ線をプリチャージする(第26図参照)。
これにより、同一のメモリセルに対してVssプリチャージとVccプリチャージの2種類が適用される可能性が高くなり、第3の目的が達成される。
さらに、以上の手段を組み合わせた手段により、以上の手段の効果を組み合わせた効果が同時に達成される。
【図面の簡単な説明】
第1図は、第1の実施例の基本的な構成例を示す図である。
第2図は、メモリアレーの構成例を示す図である。
第3図は、第1の実施例の基本的な動作タイミングを示す図である。
第4図は、データの線対のプリチャージ電圧を2対毎に分けた構成例を示す図である。
第5図は、データ線対のプリチャージ電圧を2対毎に分けた動作タイミングを示す図である。
第6図は、プリチャージ回路にCMOSを用いた構成例を示す図である。
第7図は、プリチャージ回路にCMOSを用いた構成例の動作タイミングを示す図である。
第8図は、メモリアレーの別な構成例を示す図である。
第9図は、カラムデコーダを複数のメモリアレーで共有する構成例を示す図である。
第10図は、入出力線対の制御回路の構成例を示す図である。
第11図は、第9図に示した構成例の読出し動作のタイミング図である。
第12図は、第9図に示した構成例の書込み動作のタイミング図である。
第13図は、入力線対と出力線対を分離した構成例を示す図である。
第14図は、第13図に示した構成例の読出し動作のタイミング図である。
第15図は、第13図に示した構成例の書込み動作のタイミング図である。
第16図は、センスアンプをメモリセルアレーの両側に配置した構成例を示す図である。
第17図は、センスアンプをメモリセルアレーの両側に配置した構成例を示す図の続きである。
第18図は、第16図と第17図に示した構成例の読出し動作のタイミング図である。
第19図は、第16図と第17図に示した構成例の書込み動作のタイミング図である。
第20図は、第2の実施例の基本的な構成例を示す図である。
第21図は、第2の実施例の基本的な動作タイミングを示す図である。
第22図は、センスアンプ駆動回路と制御回路の構成例を示す図である。
第23図は、第22図に示した構成例の動作タイミングを示す図である。
第24図は、センスアンプ駆動回路と制御回路の別な構成例を示す図である。
第25図は、第24図に示した構成例の動作タイミングを示す図である。
第26図は、第3の実施例の基本的な構成例を示す図である。
第27図は、第3の実施例の基本的な動作タイミングを示す図である。
第28図は、第3の実施例を第1の実施例と組み合わせた構成例を示す図である。
第29図は、第28図に示した構成例の動作タイミングを示す図である。
第30図は、第3の実施例のセンスアンプ駆動回路の構成例を示す図である。
第31図は、第28図に示した構成例の動作タイミングを示す図である。
第32図は、第3の実施例でセンスアンプをメモリセルアレーの両側に配置した構成例を示す図である。
第33図は、第3の実施例でセンスアンプをメモリセルアレーの両側に配置した構成例を示す図の続きである。
第34図は、第32図と第33図に示した構成例の読出し動作のタイミング図である。
第35図は、第32図と第33図に示した構成例の書込み動作のタイミング図である。
第36図は、従来の基本的な構成例を示す図である。
第37図は、従来の基本的な動作タイミングを示す図である。
第38図は、強誘電体キャパシタのヒステリシス特性を示す図である。
発明を実施するための最良の形態
以下では、上記第1から第3の手段にそれぞれ対応した、以下の第1から第3の実施例を示す。
[第1の実施例]
まず、前述の第1の手段を実現する実施例を説明する。その構成例の要部を、第1図に示す。メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分けたことが特長である。データ線対D0bとD0t,D1bとD1t,…には、プリチャージ回路PC0,PC1,…と、センスアンプSA0,SA1,…が接続される。プリチャージ回路は3個のNMOSトランジスタで構成され、PC0,PC2には、接地電圧VSSが供給され、PC1,PC3には、電源電圧VCCが供給される。センスアンプは、DRAMのセンスアンプとして広く用いられている回路と同じ構成のCMOS回路であり、SA0,SA2,…のNMOSトランジスタのソースは接地電圧VSSに接続され、SA1,SA3,…のPMOSトランジスタのソースは電源電圧VCCに接続される。ここでは簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。
MCAはメモリセルアレーであり、例えば第2図のMCA1のように構成される。データ線対D0bとD0t,D1bとD1t,…と、ワード線W0,W1,…の所望の交点に、強誘電体キャパシタを用いたメモリセルMC1が多数配置されている。この構成は、DRAMで広く用いられているいわゆる2交点配置の折り返し型データ線構成と同じ構成である。メモリセルMC1は、例えばPZTなどの強誘電体を絶縁膜とした強誘電体キャパシタとNMOSトランジスタで構成される。この強誘電体キャパシタの残留分極により情報を記憶する。強誘電体キャパシタの一方の電極はNMOSトランジスタに接続され、他方の電極(プレート電極)は複数のメモリセルで共通なノードに接続され、中間電圧VCC/2が供給されている。このメモリセルの構成は、DRAMで一般に用いられている1トランジスタ1キャパシタ型メモリセルと同様であり、このように1個のMOSトランジスタと1個の強誘電体キャパシタで構成することによりセル面積が小さくできるため、高集積化に適している。なお、このメモリセルアレー構成では、データ線対の一方にしか、信号が読み出されないため、センスアンプで差動増幅を行うために参照信号を発生する機構が必要であるが、この図では簡単のため、省略する。参照信号を発生させる手段は、例えば、特開平2−110893あるいは特開平6−302193に開示されている。
この構成例の動作を、第3図に示すタイミング波形を用いて説明する。待機状態では、制御信号FPCがVCHとなっていることにより、プリチャージ回路PC0,PC1,…内のNMOSトランジスタがオンしており、データ線対D0bとD0t,D2bとD2t,…はVSSにプリチャージされ、D1bとD1t,D3bとD3t,…はVCCにプリチャージされている。すなわち、データ線対は1対毎に交互にVSSとVCCにプリチャージされている。動作の際には、制御信号FPCによりプリチャージ回路をオフにする。そこで、ワード線(第3図ではW0)を選択時のワード線電圧VCHとすることにより、メモリセルMC1を選択する。選択されたメモリセルMC1中のNMOSトランジスタがオンになり、強誘電体キャパシタにデータ線の電圧とプレートの電圧VCC/2の差の電圧が加わり、残留分極が電荷としてデータ線に読みだされる。このとき、データ線対D0bとD0t,D2bとD2t,…の電圧はVSSから上昇し、D1bとD1t,D3bとD3t,…の電圧は下降する。そして、センスアンプ駆動線CSP0をVCCにすることにより、センスアンプSA0,SA2,…を起動し、センスアンプ駆動線CSN1をVSSにすることにより、センスアンプSA1,SA3,…を起動して、各データ線対の電圧を差動増幅して、情報を判別する。このときセンスアンプは正帰還増幅を行い、各データ線対の一方がVSSに他方がVCCへ増幅される。ただし、データ線対D0bとD0t,D2bとD2t,…では、VSSへ増幅されるデータ線の電圧変化量は小さいのに対し、VCCへ増幅されるデータ線の電圧変化量は大きい。逆に、D1bとD1t,D3bとD3t,…では、VSSへ増幅されるデータ線の電圧変化量は大きいのに対し、VCCへ増幅されるデータ線の電圧変化量は小さい。このセンスアンプが情報を増幅した状態で、情報を外部へ転送することにより読出し動作が行われる。また、外部から与えられた情報に応じてデータ線の電圧を制御することにより書込み動作が行われる。ワード線W0の電圧を下げて、メモリセルMC1中のNMOSトランジスタをオフにすることにより、メモリセルMC1への再書込みが行われる。その後、センスアンプ駆動線CSP0をVSSにしCSN1をVCCにして、センスアンプの動作を止め、制御信号FPCによりプリチャージ回路をオンにして、待機状態に戻す。なお、強誘電体キャパシタに加わる電圧は、強誘電体を通じて流れるリーク電流等により減衰していく。場合によっては、メモリセルに中間電圧VCC/2を印加する動作を行って、強誘電体キャパシタに加わる電圧を0にする。
以上に説明した動作により、前述の第1の問題が以下のように解決される。メモリセルから信号が電荷として読み出される際にデータ線対の電圧は、D0bとD0t,D2bとD2t,…ではVSSから高くなる方向に変化するのに対し、D1bとD1t,D3bとD3t,…では逆にVCCから低くなる方向に変化する。すなわち、中間電圧VCC/2を中心として対称に変化する。そのため、これらと容量結合している非選択ワード線や基板などでは、D0bとD0t,D2bとD2t,…からのカップリングとD1bとD1t,D3bとD3t,…からのカップリングとが打ち消し合い、カップリングノイズは小さい。一方、選択メモリセル内の蓄積ノードの電圧変化も、中間電圧VCC/2を中心にほぼ対称に行われるので、プレートの電圧変化は小さい。そのため、強誘電体キャパシタに加わる電圧が小さくなることはない。また、センスアンプにより増幅する際にデータ線対の電圧は、D0bとD0t,D2bとD2t,…では一方のデータ線がVCCは充電されて大きく変化するのに対し、D1bとD1t,D3bとD3t,…では逆に一方のデータ線がVSSへ放電されて大きく変化する。すなわち、この時にも、中間電圧VCC/2を中心として対称に変化する。したがって、データ線対と容量結合しているノードのカップリングノイズは小さい。非選択ワード線がカップリングで持ち上がる恐れはない。以上のように、本実施例ではデータ線対の電圧変化が中間電圧VCC/2を中心として対称に変化することにより、DRAMで広く用いられているVCC/2プリチャージ方式と同等に、アレーノイズが小さくなる。
以下に、種々の変形例や応用例を示す。
第4図は、データ線対を2対毎に交互にVSSとVCCにプリチャージする構成の例を示している。データ線対D0bとD0t,D1bとD1t,…には、第1図に示した構成例と同様に、プリチャージ回路PC0,PC1,…と、センスアンプSA0,SA1,…が接続される。プリチャージ回路PC0,PC1には、接地電圧VSSが供給され、PC2,PC3には、電源電圧VCCが供給される。センスアンプSA0,SA1,…のNMOSトランジスタのソースは接地電圧VSSに接続され、SA2,SA3,…のPMOSトランジスタのソースは電源電圧VCCに接続される。プリチャージ回路とセンスアンプの接続は、それぞれ4個ずつで繰り返される。第1図と同様に、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。動作タイミングは第5図に示すように、第3図に示した動作タイミングと同様である。ただし、センスアンプ駆動線CSN2を第2図のCSN1のように駆動する。データ線対の電圧は、データ線対を2対毎に交互にVSSとVCCにプリチャージすることにより、アレー全体ではデータ線対の電圧変化が中間電圧VCC/2を中心として対称に変化し、アレーノイズが小さくなる。
この構成例では、プリチャージ回路とセンスアンプがそれぞれ、2個ずつで同じノードに接続される。このため、制御線などからMOSトランジスタへの接続を共通に行うことができ、レイアウトが容易である。さらに、4対毎や8対毎にプリチャージ電圧を切り換えるような構成とすることもできる。ただし、従来の構成でカップリングノイズが発生する例えばプレートや非選択ワード線などのノードの抵抗が高い場合、対称に電圧が変化するデータ線の位置が離れるほどノイズが大きくなるので、1対毎や2対毎に細かくプリチャージ電圧を切り換えた方が良い。
第6図は、PMOSトランジスタで構成したプリチャージ回路によりデータ線対を電源電圧VCCにプリチャージする構成例を示している。データ線対D0bとD0tには、NMOSトランジスタで構成されたプリチャージ回路PCN0が接続され、PCN0には、接地電圧VSSが供給される。一方、データ線対D1bとD1tには、PMOSトランジスタで構成されたプリチャージ回路PCP1が接続され、PCP1には、電源電圧VCCが供給される。データ線対D0bとD0tに接続されたセンスアンプSA0とNMOSトランジスタのソースは接地電圧VSSに接続され、SA2,SA3,…のPMOSトランジスタのソースは電源電圧VCCに接続される。プリチャージ回路とセンスアンプの構成及び接続は、それぞれ2個ずつで繰り返される。第1図と同様に、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。動作タイミングは第7図に示すように、第3図に示した動作タイミングと同様である。ただし、プリチャージ回路の制御信号FPC0の電圧は接地電圧VSSから電源電圧VCCまでであり、FPC1はFPC0の相補信号である。データ線対の電圧は、データ線対毎に交互にVSSとVCCにプリチャージされ、第1図に示した構成と同様にアレーノイズが小さくなる。
PMOSトランジスタで構成されたプリチャージ回路で、電源電圧VCCを供給することにより、NMOSトランジスタで構成されたプリチャージ回路を用いる場合に比べ、プリチャージ回路の抵抗が小さくでき、プリチャージの高速化ができサイクル時間を短縮できる。また、プリチャージ回路の制御信号にワード電圧VCHを用いなくて済むので、チップ内で電源電圧VCCを昇圧してVCHを供給する場合に、その昇圧回路の供給能力が小さくてよい。
第8図は、メモリセルアレーの別な構成例を示している。このメモリセルアレーMCA2を、第1図中のメモリセルアレーMCAとして用いることができる。ワード線W0,W1,…と、データ線対D0bとD0t,D1bとD1t,…の交点に、メモリセルMC2が配置されて、メモリセルアレーMCA2が構成されている。メモリセルMC2は、強誘電体を絶縁膜とした2個の強誘電体キャパシタと2個のNMOSトランジスタにより構成される。この2個の強誘電体キャパシタの残留分極により、情報を相補的に記憶する。第2図中のメモリセルMC1と同様に、強誘電体キャパシタの一方の電極はNMOSトランジスタに接続され、他方の電極(プレート電極)は複数のメモリセルで共通なノードに接続され、中間電圧VCC/2が供給されている。動作の制御は、第2図のメモリセルアレーMCA1を用いる場合と同様に第3図に示したように行われる。このメモリセルアレー構成では、データ線対の両方に信号が読み出されるため、参照信号を発生する機構が不要であり、高S/Nな動作が可能である。
第9図は、カラムデコーダを複数のメモリセルアレーで共有する構成例を示している。データ線対のプリチャージ電圧に合わせ、入出力線を2系統にしているのが特長である。同図で、MCAL0とMCAR0,MCAL1とMCAR1,…はメモリセルアレーであり、例えば第2図のMCA1のように構成される。メモリセルアレー2個ずつで、間に配置されたセンスアンプ部SAB0,SAB1,…を共有する。また、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダYDECが設けられ、メモリセルアレー上をカラム選択線YSが通過している。センスアンプ部SAB0,SAB1,…はそれぞれ、具体的には以下のように構成される。メモリセルアレーMCAL0,MCAL1,…中のデータ線対D0bLとD0tL,D1bLとD1tL,…に、シェアードゲートSHLG0,SHLG1,…が接続される。また、メモリセルアレーMCAR0,MCAR1,…中のデータ線対D0bRとD0tR,D1bRとD1tR,…に、シェアードゲートSHRG0,SHRG1,…が接続される。シェアードゲートは、左右のデータ線対を選択する役割を果たす。シェアードゲートSHLG0とSHRG0,SHLG1とSHRG1,…の間に、プリチャージ回路PC0,PC1,…、センスアンプSA0,SA1,…、入出力ゲートIOG0,IOG1,…が設けられる。プリチャージ回路PC0,PC1,…とセンスアンプSA0,SA1,…は、それぞれ第1図に示した回路構成である。プリチャージ回路PC0には、接地電圧VSSが供給され、PC1には、電源電圧VCCが供給される。センスアンプSA0のNMOSトランジスタのソースは接地電圧VSSに接続され、SA1のPMOSトランジスタのソースは電源電圧VCCに接続される。入出力ゲートIOG0は入出力線対IO0bとIO0tに接続され、IOG1は入出力線対IO1bとIO1tに接続される。データ線2対に対応して、カラム選択線YS0が設けられ、入出力ゲートIOG0,IOG1を制御する。これらのプリチャージ回路とセンスアンプと入出力ゲートの制御信号などとの接続は、それぞれ2個ずつで繰り返される。
入出力線対には、第10図に示すような制御回路が接続される。入出力線対IO0bとIO0t,IO1bとIO1tにはそれぞれ、入出力線プリチャージ回路IOPC0,IOPC1と、書込み回路WD0,WD1と、メインアンプMA0,MA1が接続される。プリチャージ回路IOPC0には、接地電圧VSSが供給され、IOPC1には、電源電圧VCCが供給される。
この構成の読出し動作を、第11図に示すタイミング波形を用いて説明する。同図では、メモリセルアレーMCAL0中でワード線W0を選択し、センスアンプSA0及びSA1で検出した信号を外部へ読みだす場合について示している。待機状態では、制御信号FPCによりプリチャージ回路PC0,PC1,…と入出力線プリチャージ回路IOPC0,IOPC1中のNMOSトランジスタがオンしている。また、制御信号SHL,SHRの両方がVCHとなっており、シェアードゲートSHLG0,SHLG1,…とSHRG0,SHRG1,…中のNMOSトランジスタもオンしている。データ線対D0bLとD0tL,D0bRとD0tR及び入出力線対IO0bとIO0tはVSSにプリチャージされ、D1bLとD1tL,D1bRとD1tR及びIO1bとIO1tはVCCにプリチャージされている。ここで、制御信号SHRをVSSにして、シェアードゲートSHRG0,SHRG1,…中のNMOSトランジスタをオフにし、メモリセルアレーMCAR0をセンスアンプ部SAB0から分離する。また、制御信号FPCによりプリチャージ回路PC0,PC1,…と入出力線プリチャージ回路IOPC0,IOPC1をオフにする。データ線対D0bLとD0tL,D1bLとD1tL,…はフローティング状態になる。一方、入出力線対IO0bとIO0t,IO1bとIO1tは、ローカルなリードエネーブル信号LREtがVCCになることにより、メインアンプMA0,MA1の入力部で定まるバイアス電圧となる。そこで、ワード線W0を選択時のワード線電圧VCHとすることにより、メモリセルMC1を選択し信号をデータ線対に読みだす。そして、センスアンプ駆動線CSP0,CSN1により、センスアンプSA0,SA1,…が動作し、データ線対D0bLとD0tL,D1bLとD1tL,…は一方がVCCに他方が電圧VSSになる。ここでカラムデコーダYDECによりカラム選択線YS0を選択し、入出力ゲートIOG0をオンにして、センスアンプSA0,SA1により入出力線対IO0bとIO0t,IO1bとIO1tを駆動する。これをメインアンプMA0,MA1で検出し、メインアンプの出力端子DO0,DO1に出力することにより、読出し動作が実現される。なお、ローカルなライトエネーブル信号LWEtをVSSに、LWEbをVCCにしておくことにより、書き込み回路WD0,WD1はハイインピーダンス状態となっている。そして、カラム選択線YS0を下げる。ワード線W0を下げることにより、メモリセルMC1への再書込みが行われる。その後、制御信号CSP0をVSSに、CSN1をVCCに戻してセンスアンプSA0,SA1,…の動作を止め、制御信号FPCによりプリチャージ回路PC0,PC1,…と入出力線プリチャージ回路IOPC0,IOPC1をオンにする。そして、制御信号SHRにより、シェアードゲートSHRG0中のNMOSトランジスタをオンにし、メモリセルアレーMCAR0をセンスアンプ部SAB0に結合させ、待機状態に戻す。
次に、書き込み動作を、第12図に示すタイミング波形を用いて説明する。同図では、メモリセルアレーMCAL0中でワード線W0を選択し、データ線対D0tLとD0bL,D1tLとD1bLから信号を書き込む場合について示している。データ線対上の信号をセンスアンプで検出するまでは、第11図に示した読み出し動作と同一である。ここで、ローカルなライトエネーブル信号LWEtをVCCに、LWEbをVSSにして、書き込み回路WD0,WD1を動作させ、その入力信号DI0,DI1に応じて入出力線対IO0bとIO0t,IO1bとIO1tを駆動する。このときローカルなリードエネーブル信号LREtをVSSにしてメインアンプMA0,MA1の動作は止めておく。カラムデコーダYDECによりカラム選択線YS0を選択し、入出力ゲートIOG0をオンにして、入出力線対IO0bとIO0t,IO1bとIO1tをセンスアンプSA0,SA1を結合させ、書き込む信号に応じた状態にすることにより、書き込み動作が実現される。第12図では、センスアンプSA0,SA1が共に反転する場合を示している。そして、カラム選択線YS0を下げ、ワード線W0も下げ、待機状態に戻す。
第9図に示した構成では、センスアンプ部を左右のメモリセルアレーで共有することによりセンスアンプ部の占有面積を低減できる。さらに、カラムデコーダを複数のセンスアンプ部で共有することにより、カラムデコーダの占有面積の低減を図っている。このとき、外部から入力されるアドレス信号に応じて所望のセンスアンプ部のみを活性化し、非選択のセンスアンプ部は待機状態のままとするのが望ましい。その場合、カラム選択線により非選択のセンスアンプ部でも入出力ゲートがオンになりセンスアンプと入出力線対が結合される。第9図に示したように、プリチャージ電圧毎に別系統の入出力線対を設けることにより、非選択時に結合される可能性のある入出力線対とデータ線対を同じ電圧にプリチャージしておくことができ、不要な電流が入出力線対に流れることを防止できる。
第13図は、カラムデコーダを複数のメモリセルアレーで共有する別な構成例を示している。第9図に示した構成例では共通であった入出力線対を、入力線対と出力線対に分離したのが特長である。第9図に示した構成例と同様に、メモリセルアレーMCAL0とMCAR0,MCAL1とMCAR1,…がそれぞれ2個ずつで、間に配置されたセンスアンプ部SADB0,SADB1,…を共有し、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダYDECが設けられる。センスアンプ部SADB0,SADB1,…はそれぞれ、具体的には以下のように構成される。シェアードゲートSHLG0とSHRG0,SHLG1とSHRG1,…の間に、プリチャージ回路PC0,PC1,…、センスアンプSA0,SA1,…、読み出しゲートRG0,RG1,…、書き込みゲートWG0,WG1,…が設けられる。読み出しゲートRG0,RG1,…は出力線対RObとROtに接続され、書き込みゲートWG0,WG1,…は入出線対WIbとWItに接続される。読出しゲートRG0内で、制御信号LREbにソースが接続されたNMOSトランジスタは、デプレッション型である。プリチャージ回路とセンスアンプと制御信号などとの接続は、それぞれ2個ずつで繰り返されるが、読み出しゲートと書き込みゲートの接続はプリチャージ電圧によらず共通である。カラム選択線YS0,YS1,…は、データ線1対毎に対応して設けられる。
読出し動作と書込み動作のタイミング図を、それぞれ第14図と第15図に示す。メモリセルアレーMCAL0中でワード線W0を選択し、データ線対D0tLとD0bLから信号を読出しあるいは書き込みを行う場合について示している。第11図と第12図に示した動作タイミングと比較すると、データ線対上の信号をセンスアンプで検出するまでと、カラム選択線をVSSにしてからは同一であるが、カラム選択線を駆動するタイミングが異なる。IEEE Journal of Solid-State Circuits, vol. 26. no.4. pp. 465-472. April 1991にDRAMに関して述べられているように、入力線対と出力線対を分離することにより、センスアンプを動作させる前にカラム選択線を駆動するいわゆるダイレクトセンス方式にでき、アクセス時間を短縮できる。データ線対D0tLとD0bLは、VSSにプリチャージされているが、読出しゲートRG0にデプレッション型のNMOSトランジスタを用いることにより、センスアンプの増幅前に信号を出力線対に伝達できる。
この構成では、非選択のセンスアンプと入力線対あるいは出力線対が結合されることはなく、入力線対と出力線対はそれぞれ1系統ずつで良い。
第16図と第17図は、センスアンプをメモリセルアレーの両側に交互に配置する構成例を示している。センスアンプ部毎にプリチャージ電圧を分けていることが特長である。MCB0,MCB1,MCB2,…はメモリセルアレーであり、例えば第2図のMCA1のように構成される。メモリセルアレー2個ずつで、間に配置されたセンスアンプ部SAB0E,SAB1O,SAB2E,SAB3O…を共有する一方、各メモリセルアレーの両側に配置されたセンスアンプ部によりセンス動作を行う。また、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダYDECが設けられ、メモリセルアレー上をカラム選択線YS(例えばYS0)が通過している。センスアンプ部の接続は2個毎に繰り返される。センスアンプ部SAB1Oは第16図に示したように構成され、メモリセルアレーMCB0とMCB1中の0番目,2番目,…のデータ線対に接続される。一方、センスアンプ部SAB2Eは第17図に示したように構成され、メモリセルアレーMCB1とMCB2中の1番目,3番目,…のデータ線対に接続される。SHLG0,SHRG0,SHLG1,SHRG1はシェアードゲートであり、IOG0,IOG1は入出力ゲートであり、それぞれ第9図に示した回路構成である。また、PC0,PC1はプリチャージ回路であり、SA0,SA1はセンスアンプであり、それぞれ第1図に示した回路構成である。
読出し動作及び書込み動作は、それぞれ第18図及び第19図に示すように行う。ここでは、メモリセルアレーMCB1中のワード線W0を選択し、データ線対D0t1とD0b1,D1t1とD1b1から信号を読出しあるいは書き込みを行う場合について示している。制御信号SHL1OとSHR2EをVSSにして、シェアードゲートSHLG0,SHRG1により、メモリセルアレーMCB0をセンスアンプ部SAB1Oから、またメモリセルアレーMCB2をセンスアンプ部SAB2Eから分離して、第11図及び第12図に示した動作と類似の動作を行う。
この構成例のように、センスアンプをメモリセルアレーの両側に交互に配置することにより、センスアンプのレイアウトピッチが倍に緩和される。さらに、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分けても、プリチャージ電圧の給電線,センスアンプ駆動線,入出力線対がセンスアンプ部毎に一組で良いので、レイアウトが容易である。また、これらの制御回路のレイアウトも容易である。
なお、ここではデータ線一対毎に左右のセンスアンプ部と接続しているが、複数対毎にすることも可能である。
[第2の実施例]
次に、前述の第2の手段を実現する実施例を説明する。その構成例の要部を、第20図に示す。異なる電圧にプリチャージされたデータ線対間で電荷の授受を行い、センス動作とプリチャージ動作を行うことが特長である。データ線対D0bSとD0tS,D1bSとD1tS,…には、プリチャージ回路PC0S,PC1S,…と、センスアンプSA0S,SA1S,…が接続される。一方、データ線対D0bCとD0tC,D1bCとD1tC,…には、プリチャージ回路PC0C,PC1C,…と、センスアンプSA0C,SA1C,…が接続される。プリチャージ回路とセンスアンプは、第1図に示した回路構成である。プリチャージ回路PC0S,PC1Sには、接地電圧VSSが供給され、PC0C,PC0Cには、電源電圧VCCが供給される。センスアンプSA0S,SA1S,…のNMOSトランジスタのソースは接地電圧VSSに接続され、SA0C,SA1C,…のPMOSトランジスタのソースは電源電圧VCCに接続される。ここでは簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。MCASとMCACはメモリセルアレーであり、例えば第2図のMCA1のように構成される。また、CSDはセンスアンプ駆動回路であり、この中のスイッチによりセンスアンプSA0S,SA1S,…とSA0C,SA1C,…との間で電荷の授受を行う。
この構成例では、メモリセルアレーMCASとMCACの両者を同時に活性化する。その動作を、第21図に示すタイミング波形を用いて説明する。待機状態では、制御信号FPCがVCHとなっていることにより、プリチャージ回路PC0S,PC1S,…とPC0C,PC1C,…内のNMOSトランジスタがオンしており、データ線対D0bSとD0tS,D1bSとD1tS,…はVSSにプリチャージされ、D0bCとD0tC,D1bCとD1tC,…はVCCにプリチャージされている。動作の際には、制御信号FPCによりプリチャージ回路をオフにする。そこで、ワード線(第21図ではW0)を選択時のワード線電圧VCHとすることにより、メモリセルを選択し、残留分極を電荷としてデータ線に読みだす。ここで、センスアンプ駆動回路CSD内で、制御信号FSによりセンスアンプ駆動線CSPSとCSNCを結合する。これにより、センスアンプSA0S,SA1S,…とSA0C,SA1C,…との間で電荷の授受が行われ、センスアンプ駆動線CSPSとCSNCは、ほぼ中間電圧VCC/2となる。このとき、センスアンプは各データ線対の電圧を差動増幅し、初期センス動作が行われる。次に、制御信号FSによりセンスアンプ駆動線CSPSとCSNCを分離した後、制御信号FAMPによりCSPSをVCCに、CSNCをVSSにして、センス動作を行い各データ線対の一方がVSSに他方がVCCへ増幅する。このセンスアンプが情報を増幅した状態で、情報を外部へ転送することにより読出し動作が行われる。また、外部から与えられた情報に応じてデータ線Dの電圧を制御することにより書込み動作が行われる。ワード線W0を下げた後、制御信号FAMPによりセンスアンプ駆動線CSPSとCSNCをフローティング状態にする。そして再度、制御信号FSによりセンスアンプ駆動線CSPSとCSNCを結合する。これにより、センスアンプSA0S,SA1S,…とSA0C,SA1C,…との間で電荷の授受が行われ、センスアンプ駆動線CSPSとCSNCは、ほぼ中間電圧VCC/2となり、データ線対D0bSとD0tS,D1bSとD1tS,…の高レベルとデータ線対D0bCとD0tC,D1bCとD1tC,…の低レベルもほぼVCC/2となって、初期プリチャージ動作が行われる。次に、制御信号FSによりセンスアンプ駆動線CSPSとCSNCを分離した後、制御信号FPCによりCSPSをVSSに、CSNCをVCCにするとともにプリチャージ回路をオンにして、プリチャージ動作を行い待機状態に戻す。
以上に説明した動作により、前述の第2の問題が以下のように解決される。センスアンプ駆動線を電源に結合するセンス動作とプリチャージ動作との前に、電荷再配分による初期センス動作と初期プリチャージ動作を行っている。このときには、電源との電荷の授受を行わない。センス動作とプリチャージ動作のほぼ半分を電荷再配分により行っているため、データ線対毎の消費電荷量はCD×VCC/2である。したがって、データ線の充放電に要する電力は、従来の強誘電体記憶装置のVSSプリチャージ方式の約半分であり、DRAMのVCC/2プリチャージ方式と同等になる。
ここでは、初期センスと初期プリチャージの両方にセンスアンプ駆動線間の電荷再配分を用いているが、場合によっては一方だけにすることも可能である。例えば、電荷再配分を初期プリチャージだけに用いた場合、消費電荷量を低減する効果は半分になるが、センス動作の遅延は小さい。
第22図は、センスアンプ駆動回路と制御回路の具体的な構成例を示している。第1図に示した構成例のセンスアンプ駆動線CSN1,CSP0に接続して用いられ、本実施例と前述の第1の実施例を組み合わせた動作を行う。第22図で、CSD0はセンスアンプ駆動回路であり、制御信号FS0,FAMP0,FPC0に応じて、センスアンプ駆動線CSN1,CSP0を駆動する。また、CSC0はセンスアンプ駆動回路の制御回路であり、遅延回路D1,D2とインバータ、NAND回路で構成され、制御信号FSA,FR2bから制御信号FS0,FAMP0,FPC0を発生する。
この構成例の動作を、第23図に示すタイミング波形を用いて説明する。まず、プリチャージ期間を示す制御信号FR2bがVSSになることにより、制御信号FPC0がVSSとなり、センスアンプ駆動線CSN1,CSP0はフローティング状態となる。次に、センスアンプの動作期間を示す制御信号FSAがVCCになることにより、制御信号FS0がVCCになり、センスアンプ駆動線CSN1とCSP0が結合され、初期センス動作が行われる。遅延回路D1により定まる時間後に、制御信号FS0がVSSに戻り、それを受けて制御信号FSMP0がVCCとなり、センス動作が行われる。そして、制御信号FSAがVSSに戻ることにより、FAMP0がVSSに戻る。制御信号FR2bがVCCになることにより、再び制御信号FS0がVCCになり、センスアンプ駆動線CSN1とCSP0が結合され、初期プリチャージ動作が行われる。遅延回路D2により定まる時間後に、制御信号FS0がVSSに戻り、それを受けて制御信号FPC0がVCCとなり、プリチャージ動作が行われ、待機状態に戻る。
以上のように、制御回路CSC0内で制御信号FS0がVSSになったことを受けてFAMP0あるいはFPC0をVCCにすることにより、FS0とFAMP0あるいはFPC0のオーバーラップを防ぎつつタイミングマージンによる遅延を小さくできる。
このような電荷再配分による初期センスを第1の実施例と組み合わせることにより、アレーノイズを低減する効果がより大きくなる。初期センスでは、VSSにプリチャージされたデータ線対とVCCにプリチャージされたデータ線対の動作は、完全に同時でありVCC/2を中心として対称である。そのため、センスアンプの駆動タイミング及びスピードの違いがなく、アレーノイズが打ち消される。
第24図は、センスアンプ駆動回路と制御回路の別な構成例を示しており、センスアンプ駆動線を結合するスイッチに方向性を持たせたことが特長である。第22図に示した構成例と同様に、第1図に示した構成例のセンスアンプ駆動線CSN1,CSP0に接続して用いられる。第24図で、CSD1はセンスアンプ駆動回路であり、制御信号FSA,FAMP1,FPC1,FSPに応じて、センスアンプ駆動線CSN1,CSP0を駆動する。ただし、CSD1内でダイオード接続されているトランジスタはしきい値電圧が低くほぼ0のNMOSトランジスタである。また、CSC1はセンスアンプ駆動回路の制御回路であり、遅延回路D1,D2とインバータ、NAND回路で構成され、制御信号FSA,FR2bから制御信号FSA,FAMP1,FPC1,FSPを発生する。
この構成例の動作を、第25図に示すタイミング波形を用いて説明する。まず、プリチャージ期間を示す制御信号FR2bがVSSになることにより、制御信号FPC0がVSSとなる。次に、センスアンプの動作期間を示す制御信号FSAがVCCになることにより、制御信号FSAMPがVCCになり、センスアンプ駆動線CSN1からCSP0へ電流が流れ、初期センス動作が行われる。遅延回路D1により定まる時間後に、制御信号FSAMPがVSSに戻るとともに、制御信号FAMP1がVCCとなり、センス動作が行われる。そして、制御信号FSAがVSSに戻ることにより、FAMP1がVSSに戻る。制御信号FR2bがVCCになることにより、制御信号FSPがVCCになり、センスアンプ駆動線CSP0からCSN1へ電流が流れ、初期プリチャージ動作が行われる。遅延回路D2により定まる時間後に、制御信号FSPがVSSに戻るとともに、制御信号FPC1がVCCとなり、プリチャージ動作が行われ、待機状態に戻る。
センスアンプ駆動線CSN1とCSP0との間のスイッチとして動作するトランジスタと直列に、ダイオード接続のトランジスタを挿入したことにより、FSAMPがVCCのときにはCSP0からCSN1へは電流は流れず、FSPがVCCのときにはCSN1からCSP0へは電流が流れない。そのため、FSAMPとFAMP1,FSPとFPC1のVCCの期間がオーバーラップしても、消費電荷量は増えない。そのため、FSAMPとFAMP1,FSPとFPC1にタイミングマージンが不要であり、初期センスと初期プリチャージによる動作速度の劣化を最小限にできる。また、センスアンプ駆動回路の制御回路の構成が簡単になる。
[第3の実施例]
次に、前述の第3の手段を実現する実施例を説明する。その構成例の要部を、第26図に示す。データ線のプリチャージ電圧を動作サイクル毎にVCCとVSSに切り換えることが特長である。データ線対D0bとD0t,D1bとD1t,…には、プリチャージ回路PC0,PC1,…と、センスアンプSA0,SA1,…が接続される。プリチャージ回路とセンスアンプは、第1図に示した回路構成である。T型フリップフロップTFFの出力を駆動回路VPDを介して、プリチャージ回路PC0,PC1にプリチャージ電圧VPCとして供給する。駆動回路VPDは、例えば複数のCMOSインバータの直列接続で構成される。MCAはメモリセルアレーであり、例えば第2図のMCA1のように構成される。この図では簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。
この構成例の動作を、第27図に示すタイミング波形を用いて説明する。ここでは、プリチャージ電圧VPCがVSSとなっていた場合を示している。待機状態では、制御信号FPCがVCHとなっていることにより、プリチャージ回路PC0,PC1,…内のNMOSトランジスタがオンしており、データ線対D0bとD0t,D1bとD1t,…はVSSにプリチャージされている。動作の際には、制御信号FPCによりプリチャージ回路をオフにする。そこで、ワード線(第27図ではW0)を選択時のワード線電圧VCHとすることにより、メモリセルを選択し、残留分極を電荷としてデータ線に読みだす。次に、センスアンプの動作期間を示す制御信号FSAにより、T型フリップフロップTFFの出力を反転させ、プリチャージ電圧VPCをVCCにする。また、センスアンプ駆動線CSPをVCC,CSNをVSSにして、センスアンプSA0,SA1,…により各データ線対の電圧を差動増幅する。このセンスアンプが情報を増幅した状態で、外部との信号の授受を行うことにより読出しまたは書込み動作が行われる。ワード線W0を下げた後、制御信号FPCによりプリチャージ回路をオンにして、データ線対D0bとD0t,D1bとD1t,…をVCCにプリチャージする。また、センスアンプ駆動線CSPをVSS,CSNをVCCに戻してセンスアンプの動作を止める。
図には示していないが、次の動作サイクルでは、プリチャージ電圧VPCがVCCからVSSに切り換わり、VCCにプリチャージされていたデータ線対が、動作後にはVSSにプリチャージされる。
以上に説明した動作により、前述の第3の問題が以下のように解決される。ワード線を駆動する際のデータ線のプリチャージは、サイクル毎にVCCとVSSに切り換わる。あるワード線に着目した場合にも、確率的にはVSSプリチャージとVCCプリチャージが同じ回数繰り返される。VSSプリチャージで読み出すときには、‘1’が書込まれていた強誘電体キャパシタの分極方向が反転し、‘1’を再書込みするためVCCを印加することにより再度分極方向が反転する。一方、‘0’が書込まれていたキャパシタは、反転しない。それに対して、VCCプリチャージで読み出すときには、‘0’が書込まれていた強誘電体キャパシタの分極方向が反転し、‘0’を再書込みするためVSSを印加することにより再度分極方向が反転する。一方、‘1’が書込まれていたキャパシタは、反転しない。通常、ワード線が選択される回数に比べメモリセルが反転書込みされることは少ないので、繰り返し同じ情報がセンスされ再書込みされると考えられる。すなわち、反転動作と非反転動作を繰り返すと考えられる。その結果、強誘電体キャパシタの疲労現象を軽減できる。また、インプリント現象を防止できる。したがって、強誘電体キャパシタの特性劣化を小さくでき、強誘電体記憶装置の信頼性を高められる。
特に、PZTを強誘電体キャパシタの絶縁膜に用いる場合には、有効である。IEEE International Solid-State Circuit Conference, Digest of Technical Papers, pp. 68-69, Feb. 1995に述べられているように、PZTは残留分極量が大きいという長所があるが、疲労の影響が大きいという短所を持つ。本方式により、特性劣化が低減できるため、残留分極量が大きいというPZTの長所を活かすことができる。
図では省略しているが、参照電圧を発生するダミーセルに分極反転を用いる場合に、本方式は特に有効である。分極反転を用いるダミーセルは、例えば特開平2−110893に、分極反転する強誘電体キャパシタと分極反転しない強誘電体キャパシタを用いる方式が開示されている。本方式を適用することにより、ダミーセル内の強誘電体キャパシタも反転と非反転を繰り返すようにでき、特性劣化を低減できる。
第27図に示した動作では、待機時のセンスアンプ駆動線CSNをVCC,CSPをVSSとすることにより、プリチャージ電圧によらず、センスアンプ駆動線の制御を同じにしている。これにより、センスアンプ駆動線の制御回路の構成が簡単になる。
ここでは、T型フリップフロップを用いてサイクル毎にプリチャージ電圧を切り換えているが、カウンタを用いて複数のサイクル毎に切り換えることも可能である。また、タイマーを用いて一定の時間毎に切り換えることも可能である。切り換える頻度を小さくすると、強誘電体キャパシタの特性劣化を低減する効果は小さくなるが、プリチャージ電圧の給電線の充放電に要する消費電力を低減できる。
第28図は、第1の実施例と組み合わせた構成例である。メモリセルアレー中のデータ線対のプリチャージ電圧をVSSとVCCの二つに分けた上に、サイクル毎に切り換えることが特長である。データ線対D0bとD0t,D1bとD1t,…には、プリチャージ回路PC0,PC1,…と、センスアンプSA0,SA1,…が接続される。プリチャージ回路PC0,PC2はプリチャージ電圧VPC0に接続され、PC1,PC3はVPC1に接続される。ここでは簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。
この構成例の動作を、第29図に示すタイミング波形を用いて説明する。ここでは、プリチャージ電圧VPC0がVSS,VPC1がVCCとなっていた場合を示している。待機状態では、プリチャージ回路PC0,PC1,…により、データ線対D0bとD0tはVSS,D1bとD1tはVCCにプリチャージされている。制御信号FPCによりプリチャージ回路をオフにし、ワード線(第29図ではW0)を選択時のワード線電圧VCHとすることにより、メモリセルを選択し、残留分極を電荷としてデータ線に読みだす。また、センスアンプ駆動線CSP0をVCC,CSN1をVSSにして、センスアンプSA0,SA1,…により各データ線対の電圧を差動増幅する。このセンスアンプが情報を増幅した状態で、外部との信号の授受を行うことにより読出しまたは書込み動作が行われる。ここで、プリチャージ電圧VPC0をVCC,VPC1をVSSにする。ワード線W0を下げた後、制御信号FPCによりプリチャージ回路をオンにして、データ線対D0bとD0tをVCCに,D1bとD1tをVSSにプリチャージする。また、センスアンプ駆動線CSP1をVSS,CSN0をVCCに戻してセンスアンプの動作を止める。
図には示していないが、次の動作サイクルでは、プリチャージ電圧VPC0がVCCからVSSに,VPC1がVSSからVCCに切り換わり、動作前にVCCにプリチャージされていたデータ線対が動作後にはVSSに、VSSにプリチャージされていたデータ線対が動作後にはVCCにプリチャージされる。
この動作により、第1の実施例と第3の実施例の効果を両立できる。すなわち、アレーノイズを低減して高S/N化すると共に、強誘電体キャパシタの特性劣化を低減して高信頼化できる。
第30図は、センスアンプ駆動回路の構成例を示している。第28図に示した構成例のセンスアンプ駆動線CSN0,CSN1,CSP0,CSP1に接続して用いられ、本実施例と前述の第1の実施例及び第2の実施例を組み合わせた動作を行う。第30図で、CSD2がセンスアンプ駆動回路であり、制御信号FS2,FS3,FAMP2,FAMP3,FPC2,FPC3に応じて、センスアンプ駆動線CSN0,CSN1,CSP0,CSP1を駆動する。
この構成例の動作を、第31図に示すタイミング波形を用いて説明する。ここでは第29図と同様に、プリチャージ電圧VPC0がVSS,VPC1がVCCとなっていた場合を示している。まず、制御信号FPC2がVSSとなり、センスアンプ駆動線CSN1,CSP0はフローティング状態となる。次に、制御信号FS2がVCCになり、センスアンプ駆動線CSN1とCSP0が結合され、初期センス動作が行われる。制御信号FS0がVSSに戻り、それを受けて制御信号FAMP2がVCCとなり、センスアンプ駆動線CSN1がVSSに,CSP0がVCCになり、センス動作が行われる。そして、FAMP3がVSSに戻り、制御信号FS3がVCCになり、センスアンプ駆動線CSN0とCSP1が結合され、初期プリチャージ動作が行われる。制御信号FS3がVSSに戻り、それを受けて制御信号FPC3がVCCとなり、プリチャージ動作が行われる。
このように電荷再配分による初期センスと初期プリチャージを行うことにより、第1の実施例と第3の実施例に加え第2の実施例の効果を同時に得られる。すなわち、アレーノイズを低減して高S/N化し、強誘電体キャパシタの特性劣化を低減して高信頼化するとともに、データ線の充放電に要する消費電荷量を低減して低電力化できる。
第32図と第33図は、センスアンプをメモリセルアレーの両側に交互に配置する構成例を示している。シェアードゲートによりプリチャージ電圧を切り換えることが特長である。第1の実施例でセンスアンプをメモリセルアレーの両側に交互に配置する構成例である第16図及び第17図と比較すると、シェアードゲートにより倍のデータ線対でセンスアンプを共有している点が異なる。MCB0,MCB1,MCB2,…はメモリセルアレーであり、例えば第2図のMCA1のように構成される。メモリセルアレー2個ずつで、間に配置されたセンスアンプ部SAC0E,SAC1O,SAC2E,SAC3O…を共有する一方、各メモリセルアレーの両側に配置されたセンスアンプ部によりセンス動作を行う。また、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダYDECが設けられ、メモリセルアレー上をカラム選択線YS(例えばYS0)が通過している。センスアンプ部の接続は2個毎に繰り返される。センスアンプ部SAC1Oは第32図に示したように構成され、センスアンプ部SAC2Eは第33図に示したように構成され、いずれもセンスアンプ及びプリチャージ回路がデータ線2対毎に設けられ、シェアードゲートで接続されている。SHLG0O,SHLG1O,SHRG0O,SHRG1O,SHLG0E,SHLG1E,SHRG0E,SHRG1Eはシェアードゲートであり、IOG0,IOG1は入出力ゲートであり、それぞれ第9図に示した回路構成である。また、PC0,PC1はプリチャージ回路であり、SA0,SA1はセンスアンプであり、それぞれ第1図に示した回路構成である。プリチャージ回路PC0にはVSSが,PC1にはVCCが供給されている。
読出し動作及び書込み動作は、それぞれ第34図及び第35図に示すように行う。ここでは、メモリセルアレーMCB1中のワード線W0を選択し、VSSにプリチャージされていたデータ線対D0t1とD0b1,VCCにプリチャージされていたD1t1とD1b1から信号を読出しあるいは書き込みを行う場合について示している。待機状態では、データ線対D0t1とD0b1はセンスアンプ部SAC1O内のプリチャージ回路PC0とセンスアンプSA0に結合されており、データ線対D1t1とD1b1はセンスアンプ部SAC2E内のプリチャージ回路PC1とセンスアンプSA1に結合されている。まず、制御信号SHL1O0とSHR2E0をVSSにして、シェアードゲートSHLG0E,SHRG0Eにより、メモリセルアレーMCB0をセンスアンプ部SAC1Oから、またメモリセルアレーMCB2をセンスアンプ部SAC2Eから分離する。次に、第18図及び第19図に示した動作と同様に、センス動作,読みだし若しくは書き込み動作,再書き込み動作を行う。ワード線W0をVSSに戻した後、制御信号SHR1O0とSHL2E1をVSSにして、シェアードゲートSHRG0O,SHLG1Eにより、データ線対D0t1とD0b1,D1t1とD1b1をセンスアンプ部から切り離す。そして、センスアンプ駆動線CSN1OをVCCに,CSP2EをVSSにしてセンスアンプSA0,SA1の動作を止める。それから、制御信号SHR1O1とSHL2E0をVSSにして、シェアードゲートSHRG1O,SHLG0Eにより、データ線対D0t1とDob1,D1t1とD1b1を反対側のセンスアンプ部に結合させ、制御信号FPC1O,FPC2EをVCCにしてプリチャージを行う。これにより、データ線対D1t1とD0b1はVCCにプリチャージされ、D1t1とD1b1はVSSにプリチャージされる。
図には示していないが、次の動作サイクルでは、シェアードゲートの制御信号を切り換えることにより、動作前にVCCにプリチャージされていたデータ線対が動作後にはVSSに、VSSにプリチャージされていたデータ線対が動作後にはVCCにプリチャージされる。
この構成例では、第17図及び第18図に示した構成例について述べた効果に加え、第3の実施例の高信頼化する効果を両立できる。しかも、データ線対のプリチャージを切り換えても、センスアンプ部のプリチャージ電圧は一定であるので、プリチャージ回路及びセンスアンプの制御は簡単である。また、プリチャージ電圧の給電線の電圧を切り換えなくて良い。
以上、第1から第3の実施例について、様々な構成例と動作タイミングを示しながら説明した。以上に説明した構成だけでなく、本発明はその趣旨を逸脱しない範囲で種々の変形が可能である。例えば、書き込み電圧を電源電圧VCCと接地電圧VSSとして説明してきたが、チップ内部で降圧回路などに発生した内部電圧を用いても良い。その場合、外部電圧に依らず、素子耐圧を確保でき高信頼化できる。プリチャージに用いる電圧は、書き込み電圧と一致していなくても良く、メモリセルの選択時に強誘電体キャパシタを分極状態を変化させるような電圧であれば良い。例えば、書き込み電圧に比べてプリチャージ電圧の方が、プレート電圧からの電圧差が大きくなるように設定することもできる。その場合、強誘電体キャパシタの常誘電成分が大きくても、ワード線駆動時に、データ線容量の電荷が強誘電体キャパシタの常誘電成分と電荷再配分されることを補い、強誘電体キャパシタの印加電圧を十分な大きさにすることができる。また、センスアンプ駆動線に加える電圧は、書き込み電圧と一致していなくても良く、データ線電圧を所望の書き込み電圧にするような電圧であれば良い。例えば、センスアンプ駆動線に加える電圧を、プリチャージ電圧からの電圧差が書き込み電圧よりも大きい電圧に一時的にして、データ線の電圧が書き込み電圧近傍になったときに、書き込み電圧にすることもできる。その場合、センスアンプに加わる電圧差を大きくして、センスアンプによる増幅動作を高速化できる。
また、プリチャージ回路やセンスアンプは種々の回路構成が有り得る。例えば、プリチャージ回路から、データ線対をイコライズするトランジスタを除去しても動作可能である。常にVCCプリチャージで動作するセンスアンプは、VCCプリチャージのDRAMで用いられていたようなNMOSセンスアンプにすることもできる。同様に、常にVSSプリチャージで動作するセンスアンプは、PMOSトランジスタだけでも構成できる。さらに、メモリセルを強誘電体キャパシタとPMOSトランジスタで構成することも可能である。
以上述べてきたように本発明により、DRAMで広く用いられているVCC/2プリチャージ方式を利用できないという強誘電体メモリの問題点を解決できる。すなわち、メモリセルアレー内でデータ線毎にプリチャージ電圧を分けておくことにより、アレーノイズを低減して高S/N化できる。また、異なる電圧でプリチャージされるデータ線対間の電荷再分配を用いることにより、データ線の充放電に要する消費電荷量を低減して低電力化できる。さらに、データ線対のプリチャージ電圧を動作サイクルに応じて切り換えることにより、強誘電体キャパシタの特性劣化を低減して高信頼化できる。
Claims (27)
- 強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセルと、上記第1のメモリセルの上記トランジスタに接続された第1のデータ線と、上記第2のメモリセルの上記トランジスタに接続された第2のデータ線と、上記第1及び第2のメモリセルのトランジスタの制御電極に接続されたワード線と、上記第1及び第2のデータ線のそれぞれに対応して設けられた第1及び第2のセンスアンプと、
上記第1のデータ線を第1のプリチャージ電位に接続する第1のプリチャージ回路と、
上記第2のデータ線を前記第1のプリチャージ電位より小さい第2のプリチャージ電位に接続する第2のプリチャージ回路とを具備し、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記第1のデータ線は、上記第1のプリチャージ回路により供給された上記第1のプリチャージ電位にプリチャージされており、上記第2のデータ線は、上記第2のプリチャージ回路により供給された上記第2のプリチャージ電位にプリチャージされていることを特徴とする半導体装置。 - 強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセルと、上記第1のメモリセルの上記トランジスタにその一方のデータ線が接続された第1のデータ線対と、上記第2のメモリセルの上記トランジスタにその一方のデータ線が接続された第2のデータ線対と、上記第1及び第2のメモリセルのトランジスタの制御電極に接続されたワード線と、上記第1及び第2のデータ線対のそれぞれに対応して設けられた第1及び第2のセンスアンプと、
上記第1のデータ線対を第1のプリチャージ電位に接続する第1のプリチャージ回路と、
上記第2のデータ線対を前記第1のプリチャージ電位より小さい第2のプリチャージ電位に接続する第2のプリチャージ回路とを具備し、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記第1のデータ線対は、上記第1のプリチャージ回路により供給された上記第1のプリチャージ電位にプリチャージされており、上記第2のデータ線対は、上記第2のプリチャージ回路により供給された上記第2のプリチャージ電位にプリチャージされていることを特徴とする半導体装置。 - 請求項2において、
上記第1及び第2データ線対に共通に設けられた入力線対と出力線対をさらに具備することを特徴とする半導体装置。 - 強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセルと、上記第1のメモリセルの上記トランジスタにその一方のデータ線が接続された第1のデータ線対と、上記第2のメモリセルの上記トランジスタにその一方のデ−タ線が接続された第2のデータ線対と、上記第1及び第2のメモリセルのトランジスタの制御電極に接続されたワード線と、上記第1及び第2のデータ線対のそれぞれに対応して設けられた第1及び第2のセンスアンプと、
上記第1のデータ線対を第1のプリチャージ電位に接続する第1のプリチャージ回路と、
上記第2のデータ線対を第2のプリチャージ電位に接続する第2のプリチャージ回路とを具備し、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあるものであって、
上記第1及び第2データ線対に共通に設けられた入力線対と出力線対をさらに具備し、
上記第1及び第2データ線対と上記出力線対との間にそれぞれ設けられた第1及び第2出力ゲートを更に具備し、
上記第2出力ゲートに含まれるMOSトランジスタのしきい値電圧は、上記第1出力ゲートに含まれるMOSトランジスタのしきい値電圧とは異なることを特徴とする半導体装置。 - 請求項2乃至4のいずれかにおいて、
上記第1のデータ線対の他方のデータ線及び上記ワード線の両方に接続された第3のメモリセルと、
上記第2のデータ線対の他方のデータ線及び上記ワード線の両方に接続された第4のメモリセルとをさらに具備することを特徴とする半導体装置。 - 請求項1乃至5のいずれかにおいて、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの上記他方の電極の電位と上記第1のプリチャージ電位との間の電位差と上記第1及び第2のメモリセルの上記強誘電体キャパシタの上記他方の電極の電位と上記第2のプリチャージ電位との間の電位差は等しいことを特徴とする半導体装置。 - 請求項1乃至6のいずれかにおいて、
上記第1のプリチャージ電位は上記第1のメモリセルに情報を書き込む際の“1”情報を示す第1の書込み電位と同じであり、上記第2のプリチャージ電位は第2のメモリセルに情報を書き込む際の“0”情報を示す第2の書込み電位と同じであることを特徴とする半導体装置。 - 請求項1乃至7のいずれかにおいて、
上記第1のプリチャージ回路を構成するトランジスタと、上記第2のプリチャージ回路を構成するトランジスタとは、互いに逆の導電形チャネルを有することを特徴とする半導体装置。 - キャパシタと該キャパシタの一方の電極に接続されたトランジスタとを含む第1乃至第4のメモリセルと、上記第1のメモリセルの上記トランジスタにその一方のデータ線が接続された第1のデータ線対と、上記第2のメモリセルの上記トランジスタにその一方のデータ線が接続された第2のデータ線対と、上記第3のメモリセルの上記トランジスタにその一方のデータ線が接続された第3のデータ線対と、上記第4のメモリセルの上記トランジスタにその一方のデータ線が接続された第4のデータ線対と、上記第1乃至第4のメモリセルのトランジスタの制御電極に接続された第1のワード線と、上記第1乃至第4のデータ線対のそれぞれに対応して設けられた第1乃至第4のセンスアンプと、
上記第1及び第3のデータ線対を第1のプリチャージ電位に接続する第1のプリチャージ回路と、
上記第2及び第4のデータ線対を第2のプリチャージ電位に接続する第2のプリチャージ回路と、
上記第1及び第3のデータ線対に共通に設けられた第1の入出力線対と、
上記第2及び第4のデータ線対に共通に設けられた第2の入出力線対とを具備し、
上記第1乃至第4のメモリセルの上記キャパシタの他方の電極の電位は、上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあることを特徴とする半導体装置。 - 請求項9において、
上記第1乃至第4のメモリセルの上記キャパシタの上記他方の電極の電位と上記第1のプリチャージ電位との間の電位差と上記第1乃至第4のメモリセルの上記キャパシタの上記他方の電極の電位と上記第2のプリチャージ電位との間の電位差は等しいことを特徴とする半導体装置。 - 請求項9又は10において、
上記第1のデータ線対の他方のデータ線及び上記第1のワード線の両方に接続された第5のメモリセルと、
上記第2のデータ線対の他方のデータ線及び上記第1のワード線の両方に接続された第6のメモリセルと、
上記第3のデータ線対の他方のデータ線及び上記第1のワード線の両方に接続された第7のメモリセルと、
上記第4のデータ線対の他方のデータ線及び上記第1のワード線の両方に接続された第8のメモリセルとをさらに具備することを特徴とする半導体装置。 - 請求項9乃至11のいずれかにおいて、
上記第1のプリチャージ電位は上記第1のメモリセルに情報を書き込む際の”1”情報を示す第1の書込み電位と同じであり、上記第2のプリチャージ電位は第2のメモリセルに情報を書き込む際の“0”情報を示す第2の書込み電位と同じであることを特徴とする半導体装置。 - 請求項9乃至12のいずれかにおいて、
上記第1のプリチャージ回路を構成するトランジスタと、上記第2のプリチャージ回路を構成するトランジスタとは、互いに逆の導電型チャネルを有することを特徴とする半導体装置。 - 請求項9乃至13の何れかにおいて、
キャパシタと該キャパシタの一方の電極に接続されたトランジスタとを含む第9乃至第12のメモリセルと、
上記第9のメモリセルの上記トランジスタにその一方のデータ線が接続された第5のデータ線対と、
上記第10のメモリセルの上記トランジスタにその一方のデータ線が接続された第6のデータ線対と、
上記第11のメモリセルの上記トランジスタにその一方のデータ線が接続された第7のデータ線対と、
上記第12のメモリセルの上記トランジスタにその一方のデータ線が接続された第8のデータ線対と、
上記第9乃至第12のメモリセルのトランジスタの制御電極に接続された第2のワード線と、
上記第5乃至第8のデータ線対のそれぞれに対応して設けられた第5乃至第8のセンスアンプと、
上記第5及び第7のデータ線対を上記第1のプリチャージ電位に接続する第3のプリチャージ回路と、
上記第6及び第8のデータ線対を上記第2のプリチャージ電位に接続する第4のプリチャージ回路と、
上記第5及び第7のデータ線対に共通に設けられた第3の入出力線対と、
上記第6及び第8のデータ線対に共通に設けられた第4の入出力線対と、
上記第1のデータ線対を上記第1の入出力線対に接続するとともに上記第5のデータ線対を上記第3の入出力線対に接続するための第1の制御線と、
上記第2のデータ線対を上記第2の入出力線対に接続するとともに上記第6のデータ線対を上記第4の入出力線対に接続するための第2の制御線とをさらに具備し、
上記第1及び第3の入出力線対は上記第1のプリチャージ電圧にプリチャージされ、上記第2及び第4の入出力線対は上記第2のプリチャージ電圧にプリチャージされることを特徴とする半導体装置。 - 請求項9乃至14のいずれかにおいて、
上記第1乃至第4のデータ線対は、上記第1及び第3のセンスアンプと上記第2及び第4のセンスアンプとの間に配置されることを特徴とする半導体装置。 - 請求項9乃至15のいずれかにおいて、
前記キャパシタは、その絶縁膜が強誘電体である強誘電体キャパシタであることを特徴とする半導体装置。 - 強誘電体を絶縁膜とした強誘電体キャパシタと、該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセルと、
該第1及び第2のメモリセルにそれぞれ対応して接続された第1及び第2のデータ線と、
上記第1のデータ線を第1のプリチャージ電位に接続する第1のプリチャージ回路と、
上記第2のデータ線を第2のプリチャージ電位に接続する第2のプリチャージ回路と、
上記第1のデータ線に現れた上記第1のメモリセルからの惰報を検知するクロスカップル接続された2つのPチャンネルMOSトランジスタからなる第1のセンスアンプと、
上記第2のデータ線に現れた上記第2のメモリセルからの惰報を検知するクロスカップル接続された2つのNチャンネルMOSトランジスタからなる第2のセンスアンプと、
上記第1のセンスアンプを駆動する第1の駆動線と、
上記第2のセンスアンプを駆動する第2の駆動線と、
上記第1及び第2のセンスアンプが非駆動状態となる電位がそれぞれ上記第1及び第2の駆動線に供給されて該供給が中止された後上記第1の駆動線と上記第2の駆動線との間を導通させるスイッチ回路とを具備することを特徴とする半導体装置。 - 請求項17において、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあることを特徴とする半導体装置。 - 請求項17又は18において、
上記スイッチ回路が上記第1の駆動線と上記第2の駆動線とを導通させて非導通にした後、上記第1の駆動線には上記第1のセンスアンプを駆動するための第3の電位が供給され、上記第2の駆動線には上記第2のセンスアンプを駆動するための第4の電位が供給されることを特徴とする半導体装置。 - 請求項19において、
上記第1及び第2のセンスアンプが駆動された後、上記スイッチ回路は上記第1の駆動線と上記第2の駆動線との間を導通させることを特徴とする半導体装置。 - 請求項17乃至20のいずれかにおいて、
上記スイッチ回路は、ダイオード接続されたMOSトランジスタを含むことを特徴とする半導体装置。 - 請求項17乃至21の何れかにおいて、
上記第1のデータ線に現れた上記第1のメモリセルからの情報を検知するクロスカップル接続された2つのNチャンネルMOSトランジスタからなる第3のセンスアンプと、
上記第2のデータ線に現れた上記第2のメモリセルからの情報を検知するクロスカップル接続された2つのPチャンネルMOSトランジスタからなる第4のセンスアンプとをさらに具備することを特徴とする半導体装置。 - 強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含むメモリセルと、該メモリセルの該トランジスタの制御電極に接続されたワード線と、
該メモリセルに接続されたデータ線と、
上記データ線を第1のプリチャージ電位又は上記第1のプリチャージ電位より小さい第2のプリチャージ電位にプリチャージするプリチャージ回路とを具備し、
上記メモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記データ線は、上記プリチャージ回路により供給された上記第1のプリチャージ電位又は上記第2のプリチャージ電位にプリチャージされており、
上記プリチャージ回路は、上記第1のプリチャージ電位と上記第2のプリチャージ電位とで交互に上記データ線をプリチャージすることを特徴とする半導体装置。 - 請求項23において、
上記プリチャージ回路に供給される電位を制御する制御回路を有し、
該制御回路はフリップフロップ回路を含むことを特徴とする半導体装置。 - 強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第1及び第2のメモリセルと、
該第1及び第2のメモリセルのそれぞれの該トランジスタの制御電極に接続されたワード線と、
該第1及び第2のメモリセルのそれぞれに対応して接続された第1及び第2のデータ線と、
上記第1及び第2のデータ線を第1のプリチャージ電位又は上記第1のプリチャージ電位より小さい第2のプリチャージ電位にプリチャージする第1及び第2のプリチャージ回路とを具備し、
上記第1及び第2のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第1のプリチャージ電位と上記第2のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記第1のデータ線は、上記第1のプリチャージ回路により供給された上記第1のプリチャージ電位又は上記第2のプリチャージ電位にプリチャージされており、上記第2のデータ線は、上記第2のプリチャージ回路により供給された上記第1のプリチャージ電位又は上記第2のプリチャージ電位にプリチャージされており、
上記第1及び第2のプリチャージ回路のそれぞれは上記第1のプリチャージ電位と上記第2のプリチャージ電位とで交互に上記第1及び第2のデータ線をプリチャージし、上記第1のプリチャージ回路が上記第1のデータ線を上記第1のプリチャージ電位にプリチャージする時は上記上記第2のプリチャージ回路は上記第2のデータ線を上記第2のプリチャージ電位にプリチャージし、上記第1のプリチャージ回路が上記第1のデータ線を上記第2のプリチャージ電位にプリチャージする時は上記第2のプリチャージ回路は上記第2のデータ線を上記第1のプリチャージ電位にプリチャージすることを特徴とする半導体装置。 - 請求項25において、
上記第1及び第2のメモリセルは、上記第1のプリチャージ回路と上記第2のプリチャージ回路との間に配置されることを特徴とする半導体装置。 - 請求項1乃至8又は16乃至26のいずれかにおいて、
上記強誘電体は、PZTであることを特徴とする半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP1996/000464 WO1997032311A1 (fr) | 1996-02-28 | 1996-02-28 | Memoire ferroelectrique |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3787361B2 true JP3787361B2 (ja) | 2006-06-21 |
Family
ID=14152964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53077697A Expired - Fee Related JP3787361B2 (ja) | 1996-02-28 | 1996-02-28 | 強誘電体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6097623A (ja) |
JP (1) | JP3787361B2 (ja) |
KR (1) | KR100396124B1 (ja) |
TW (1) | TW324857B (ja) |
WO (1) | WO1997032311A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6278646B1 (en) * | 1998-07-08 | 2001-08-21 | Enhanced Memory Systems, Inc. | Multi-array memory device, and associated method, having shared decoder circuitry |
US6535415B2 (en) * | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
JP2000243085A (ja) * | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
JP2000298984A (ja) * | 1999-04-15 | 2000-10-24 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JP4350222B2 (ja) | 1999-08-26 | 2009-10-21 | Okiセミコンダクタ株式会社 | 強誘電体メモリ装置の動作方法 |
US6392916B1 (en) * | 1999-10-01 | 2002-05-21 | Samsung Electronics Co., Ltd. | Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device |
US6430093B1 (en) | 2001-05-24 | 2002-08-06 | Ramtron International Corporation | CMOS boosting circuit utilizing ferroelectric capacitors |
US6535446B2 (en) | 2001-05-24 | 2003-03-18 | Ramtron International Corporation | Two stage low voltage ferroelectric boost circuit |
US6449202B1 (en) * | 2001-08-14 | 2002-09-10 | International Business Machines Corporation | DRAM direct sensing scheme |
US6606263B1 (en) | 2002-04-19 | 2003-08-12 | Taiwan Semiconductor Manufacturing Company | Non-disturbing programming scheme for magnetic RAM |
US6760268B2 (en) * | 2002-11-26 | 2004-07-06 | Freescale Semiconductor, Inc. | Method and apparatus for establishing a reference voltage in a memory |
JP4887853B2 (ja) * | 2006-03-17 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
US7916567B2 (en) * | 2008-03-07 | 2011-03-29 | ProMOS Technologies Pte. Ltd | Twin cell architecture for integrated circuit dynamic random access memory (DRAM) devices and those devices incorporating embedded DRAM |
US10403347B2 (en) * | 2018-01-29 | 2019-09-03 | Micron Technology, Inc. | Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61142593A (ja) * | 1984-12-14 | 1986-06-30 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
JPS6212992A (ja) * | 1985-07-10 | 1987-01-21 | Fujitsu Ltd | 半導体記憶装置 |
JPS62180591A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体記憶装置 |
JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
JP3110032B2 (ja) * | 1990-03-30 | 2000-11-20 | 株式会社東芝 | 強誘電体メモリ |
JP2980368B2 (ja) * | 1990-11-20 | 1999-11-22 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JP3255947B2 (ja) * | 1991-11-12 | 2002-02-12 | 株式会社日立製作所 | 半導体装置 |
JPH0660650A (ja) * | 1992-08-11 | 1994-03-04 | Fujitsu Ltd | 半導体記憶装置 |
JP3274220B2 (ja) * | 1993-04-16 | 2002-04-15 | 株式会社日立製作所 | 半導体メモリおよびその駆動方法 |
JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
US5539279A (en) * | 1993-06-23 | 1996-07-23 | Hitachi, Ltd. | Ferroelectric memory |
JPH06208796A (ja) * | 1993-11-01 | 1994-07-26 | Hitachi Ltd | 半導体メモリ |
JP3191549B2 (ja) * | 1994-02-15 | 2001-07-23 | 松下電器産業株式会社 | 半導体メモリ装置 |
JP3191550B2 (ja) * | 1994-02-15 | 2001-07-23 | 松下電器産業株式会社 | 半導体メモリ装置 |
-
1996
- 1996-02-28 KR KR10-1998-0706727A patent/KR100396124B1/ko not_active IP Right Cessation
- 1996-02-28 WO PCT/JP1996/000464 patent/WO1997032311A1/ja active IP Right Grant
- 1996-02-28 JP JP53077697A patent/JP3787361B2/ja not_active Expired - Fee Related
- 1996-02-28 US US09/125,545 patent/US6097623A/en not_active Expired - Lifetime
- 1996-11-11 TW TW085113771A patent/TW324857B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6097623A (en) | 2000-08-01 |
WO1997032311A1 (fr) | 1997-09-04 |
KR100396124B1 (ko) | 2004-01-31 |
KR19990087319A (ko) | 1999-12-27 |
TW324857B (en) | 1998-01-11 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040823 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050926 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060327 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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S111 | Request for change of ownership or part of ownership |
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R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140331 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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S803 | Written request for registration of cancellation of provisional registration |
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LAPS | Cancellation because of no payment of annual fees |