JPS6212992A

JPS6212992A - 半導体記憶装置

Info

Publication number: JPS6212992A
Application number: JP60150097A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-07-10
Filing date: 1985-07-10
Publication date: 1987-01-21
Also published as: JPH0381232B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は、ＤＲＡＭ　（ｄｙｎａｍｉｃ　　ｒａｎｄａ
ｍ　　ａｃｃｅｓｓ　　ｍｅｍｏｒｙ）を備え、且つ、
ＣｕＯ２（ｃｏｍｐ　ｌｅｍｓｎｔａｒｙｍｅｔａｌ　
　ｏｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ））ラン
ジスタを用いたセンス増幅器を備えた半導体記憶装置に
於いて、書き込み時に於ける高レベルと低レベルの中間
の電位にイコライズされたビット線電位をビット線に印
加し、全セル・アレイに於ける半分のビット線対に現れ
るメモリ・セル出力をｐチャネル型トランジスタからな
るダイナミック・フリップ・フロップ回路にて、そして
、残り半分のビット線対に現れるメモリ・セル出力をｎ
チャネル型トランジスタからなるダイナミック・フリッ
プ・フロップ回路にて略同時にセンスし、そのセンス動
作から所定時間を経過した後、全セル・アレイに於ける
半分のピッ、ト線対をｎチャネル型トランジスタからな
るダイナミック・フリップ・フロップ回路にて、そして
、残り半分のビット線対をｐチャネル型トランジスタか
らなるダイナミック・フリップ・フロップ回路にてリス
トアすることに依り、センス時に於けるビット線のノイ
ズを相殺してセル・プレート電位を安定化し、従って、
バンブ・ノイズの発生を抑制し、実質的にセンス感度を
向上するようにしたものである。

〔産業上の利用分野〕

本発明は、ＣＭＯＳトランジスタで構成されたセンス増
幅器で読み出しが行われるＤＲＡＭを有する半導体記憶
装置の改良に関する。

〔従来の技術〕従来、ＤＲＡＭに於ける周辺回路は、ｎチャネル型ＭＯ
５Ｉ−ランジスタで構成されることが多かったが、近年
、ＤＲＡＭの集積度が向上するにつれてＣＭＯＳトラン
ジスタを用いる傾向にある。

その理由としては、ＣＭＯ３Ｉ−ランジスタを用いるこ
とに依り、周辺回路の構成が簡単になることが挙げられ
る。

即ち、ダイナミック動作する回路をブリ・チャージする
場合、ＣＭＯ３Ｉ−ランジスタを構成するｐチャネル型
トランジスタに利用して行うと、充分に高速で、且つ、
電源電圧に等しい電圧までブリ・チャージすることがで
きる。

従って、従来のように、ブート・ストラップ回路などに
依り電源電圧以上に昇圧したクロック信号を用いる必要
も無くなる。

その結果、回路内部で用いられる電圧は、高々電源電圧
程度であって、回路を構成するトランジスタに異常に高
い電圧が印加されることはなくなり、従って、ホット・
エレクトロン効果に依る劣化が少なくなる。また、ブー
ト・ストラップ回路などを必要としないから、回路の構
成が簡単になる。

前記したように、種々な利点を狙ってＤＲＡＭの周辺回
路がＣＭＯＳトランジスタで構成されるようになったこ
とから、センス増幅器もＣＭＯＳトランジスタ化される
ようになった。そのようにすると、従来、複雑な回路で
あることから大きな占有面積を必要としていたアクティ
ブ・リストア回路がフリップ・フロップ型の単なるラッ
チ回路で済む為、僅か２個のトランジスタで構成するこ
とができる。

第６図はＣＭＯ３ｌ−ランジスタで構成したセンス増幅
器の公知例を表す要部回路説明図である。

図に於いて、Ｑｌ及びＱ２はセンス・ラッチ回路を構成
するトランジスタ、Ｑ３はセンス・ラッチ回路を活性化
する為のトランジスタ、Ｑ４及びＱ５はアクティブ・リ
ストア回路を構成するｐチャネル型トランジスタ、Ｑ６
及びＱｌはビット線ブリ・チャージ用ｐチャネル型トラ
ンジスタ、ＭＣはメモリ・セル、ＤＣはダミー・セル、
ＢＬ及びＢＬはビット線、ＷＬ及びＷＬはワード線、Ｖ
ＣＣは正側電源レベル、φ２はブリ・チャージ用クロッ
ク信号、φ、はりストア用クロック信号をそれぞれ示し
ている。

この回路に於ける動作の概略を説明すると次の通りであ
る。

クロック信号φ２が入力されるとトランジスタＱ６及び
Ｑｌが導通し、ビット線ＢＬ及びＢＬが正側電源レベル
ＶＣＣにブリ・チャージされる。

選択されたワード線ＷＬ及びＷＬの駆動に依ってメモリ
・セルＭＣ及びダミー・セルＤＣからセル読み出し電圧
がビット線ＢＬ及び■τに与えられる。この電圧はメモ
リ・セル（或いはダミー・セル）の容量とビット線の容
量との比で決まり、通常、メモリ・セル側で２００　’
（ｍ　Ｖ　）　程度である。従って、データ“０”の読
み出しの際、ビット線ＢＬは正側電源レベルＶＣＣより
約２００（ｍＶ〕程度降下し、そして、ダミー・セル側
では約１００１００（程度降下する。

トランジスタＱ４及びＱ５は、その闇値電圧が約−Ｉ　
　ＣＶ）程度のｐチャネル型トランジスタであるから、
セル電圧がビット線ＢＬ及び１了に現れた時点では、何
れも非導通の状態にある。

クロック信号φ１．が入力されてトランジスタＱ３がオ
ンとなり、トランジスタＱ１及びＱ２が活性化されると
、ビット線ＢＬ及び丁工上の電圧は、より低い電圧の方
のビット線に於けるそれが速く降下し、セル出力が増幅
される。即ち、図示例の場合、ビット線ＢＬ側が低電位
となり、トランジスタＱ１の導通で接地電位に降下する
。

これと同時に、トランジスタＱ４及びＱ５のうち、ゲー
トが低電位にバイアスされるトランジスタＱ５が導通し
、ビット線ＢＬに於ける電位を正側電源レベルＶＣＣま
で引き上げるリストア動作をなし、そして、トランジス
タＱ４はビット線ＢＬが正側電源レベルＶＣＣまで上昇
するのでカット・オフされる。

このように、トランジスタＱ４及びＱ５はアクティブ・
リストアの為の特別なりロック信号なしにリストア動作
をすることができる。

ところで、前記第６図に関して説明したセンス増幅器で
は、ビット線ＢＬ及びＢＬにブリ・チャージする電圧は
ＶＣＣであることが必要であり、近年、多用される傾向
にある％Ｖｃｃにすることはできない。

その理由は、ｎチャネル型トランジスタＱｌ及びＱ２か
らなるセンス・ランチ回路を動作させておき、ピッｌ−
線ＢＬ及びＢＬをＡＶＣＣにブリ・チャージすると、ト
ランジスタＱ４及びＱ５のゲートが％Ｖｃｃになるので
ターン・オンし、また、ｎチャネル型トランジスタＱ１
及びＱ２からなるセンス・ランチ回路を動作させると、
瞬間的にアクティブ・リストア回路とセンス・ランチ回
路とが導通状態となり、正側電源レベルＶ。Ｃ供給ライ
ンから接地ラインに無駄な電流が流れてしまうからであ
る。

そのような場合に備えて、第７図に見られるようなセン
ス増幅器も提案されている。

第７図はセンス・ラッチ回路の近傍のみを表す要部回路
説明図であり、第６図に関して説明した部分と同部分は
同記号で指示しである。

この従来例では、アクティブ・リストア回路を構成する
トランジスタＱ４及びＱ５と正側電源レベルＶＣＣ供給
ラインとの間にｐチャネル型トランジスタＱ８を介挿し
、そのトランジスタＱ８はゲートに遅延したクロック信
号ａｔｅが印加されることで導通するようになっている
。このクロック信号φ、の遅延は１０〜２０（ｎｓ）程
度である。

このようにすると、ビット線ＢＬ及びＢＬをＡＶＣＣに
ブリ・チャージしても前記のような不都合は発生しない
。

〔発明が解決しようとする問題点〕

前記のように、ＣＭＯＳトランジスタで構成されたセン
ス増幅器では、当初、ビット線ＢＬ及び百〒が高レベル
にブリ・チャージされていて、センス動作に依り、必ず
一方のビット線が電位降下するようになっている。

第８図は第７図について説明したセンス増幅器の動作を
表すタイミング・チャートである。

図から明らかなように、当初、ビット線ＢＬ及びＢＬは
％Ｖｃｃである２、５　（Ｖ）にブリ・チャージされて
いる。次に、ワード線ＷＬの電位が立ち上がるとビット
線ＢＬ及びＢＬにはセル電圧が現れる。次に、時刻ｔ１
にクロック信号φ、が入力されてセンス・ラッチ回路が
動作するとビット線ＢＬの電位を降下してくる。尚、こ
の時、ビットｖＡＢＬ側も若干降下する。次に、時刻ｔ
２に遅延されたクロック信号「■が入力されてアクティ
ブ・リストア回路が動作するとビット線ＢＬの電位は雑
音の影響で若干上昇してから降下するようになり、また
、ビット線「■の電位はそのまま上昇してＶＣＣである
５〔ｖ〕に達する。

さて、このようなＣＭＯＳトランジスタで構成されたセ
ンス増幅器の動作に於いて、クロック信号φ１１が入力
された時刻ｔ１から遅延クロック信号７７が入力される
時刻ｔ２までのそれには問題がある。

即ち、メモリ・セル・アレイには、ビット線、メモリ・
キャパシタに於ける共通電極としてのセル・フレート、
ワード線などが形成されていて、このうち、ビット線と
セル・プレートとは寄生容量を介して結合している。

また、従来、セル・プレートの電位は接地レベルＶＳＳ
にあるものが多く、この場合は比較的安定であったが、
近年、メモリ・キャパシタに於ける電界の絶対値を緩和
する為に％ＶＣＣにバイアスすることが行われるように
なり、その場合、電位はかなり不安定なものとなる。

従って、前記のように、時刻ｔｌ乃至ｔ２に於いて、ビ
ット線の電位が降下した場合、ビット線と寄生容量を介
して結合しているセル・プレートの電位は局所的且つ瞬
間的に変動することとなって、第８図に破線で示しであ
るように、所謂、バンプ・ノイズとして読み出し動作に
誤りを発生させる原因となる。即ち、バンプ・ノイズが
発生すると、書き込み時と読み出し時に於けるセル・プ
レート電圧の相違に依って、その分だけ読み出し電圧が
減少し、場合によっては逆のデータとしてセンスされて
しまう。また、メモリ・セル・アレイがＣＭＯ３構造の
ウェルの中へ入れられた場合に於いて、゛前記の経過で
セル・プレート電圧が変化すると、それと強く容量結合
しているウェルの電位が過渡的に変化し、これに依って
部分的にウェル内のｐｎ接合が順方向バイアスされる状
態が生じてラッチ・アップを起こす原因となる。

因に、前記のような場合、セル・プレートの電位が２．
５　（Ｖ）であったものが、ビット線に於ける電位の降
下の影響を受けて、２　〔■〕程度にまで低下すること
が実測されている。

本発明は、メモリ・セル・アレイのセンス時にダイナミ
ック・フリップ・フロップ回路を構成するＣＭＯ３）ラ
ンジスタに於けるｐチャネル型トランジスタとｎチャネ
ル型トランジスタを適宜使い別け、そして、メモリ・セ
ル・アレイを半分に分は且つ同時にセンス及びリストア
を行うことに依りノイズを相殺し、ビット線に於ける電
位変化がセル・プレートの電位に悪影響を及ぼさないよ
うにする。

〔問題点を解決するための手段〕

本発明では、ＣＭＯ３Ｉ−ランジスタを用いたセンス増
幅器を備えた半導体記憶装置に於いて、書き込み時に於
ける高レベルと低レベルの中間の電位にイコライズされ
た電位をビット線に印加し、全セル・アレイに於ける半
分のビット線対に現れるメモリ・セル出力をｐチャネル
型トランジ°スタからなるダイナミック・フリップ・フ
ロップ回路にて、そして、残り半分のビット線対に現れ
るメモリ・セル出力をｎチャネル型トランジスタからな
るダイナミック・フリップ・フロップ回路にて略同時に
センスし、そのセンス動作の後で全セル・アレイに於け
る半分のビット線対をｎチャネル型トランジスタからな
るダイナミック・フリップ・フロップ回路にて、そして
、残り半分のビット線対をｐチャネル型トランジスタか
らなるダイナミック・フリップ・フロップ回路にてリス
トアするようにしている。

〔作用〕

前記手段に依ると、センス時に於けるビット線のノイズ
を相殺してセル・プレート電位を安定化することができ
、従って、バンプ・ノイズの発生を抑制することが可能
となり、実質的にセンス感度が向上する。

〔実施例〕

第１図は本発明一実施例の要部回路説明図を表している
。

図に於いて、Ｑｌｌ乃至Ｑ１８はセンス増幅器を構成す
るトランジスタ、Ｑ１９はセンス・ランチ回路を活性化
する為のトランジスタ、Ｑ２０及びＱ２１は正側電源電
圧供給用トランジスタ、Ｑ２２はアクティブ・リストア
回路を活性化する為のトランジスタ、Ｑ２３及びＱ２４
はビット線短絡用トランジスタ、ＭＣＩ及びＭＣ２はメ
モリ・セル、ＢＬＩ及びＢＬＩは一対のビット線、ＢＬ
２及び「τ］°は一対のビット線、ＷＬはワード線、φ
ＬＥ及びＴπはリストア用りロフク信号、φ３及びφ、
はセンス増幅器駆動用クロック信号、ＶＣＣは正側電源
レベル、φｏ０はイコライズ用クロック信号をそれぞれ
示している。

図から明らかなように、センス増幅器はｎチャネル型ト
ランジスタＱｌｌ及びＱ１２とｐチャネル型トランジス
タＱ１３及びＱ１４のＣＭＯＳトランジスタで構成され
たものとｎチャネル型トランジスタＱ１５及びＱ１６と
ｐチャネル型トランジスタＱ１７及び０１８で構成され
たものの二組が示され、また、ビット線もＢＬＩ及びＢ
ＬＩのペアとＢＬ２及びＢＬ２のペアの二組が示されて
いる。

センス増幅器は両方のビット線ペアに対してマスク・パ
ターン的には同じものを用いているが、両方のセンス増
幅器の駆動波形のタイミングを変えである為、一方のセ
ンス増幅器に於けるｎチャネル型トランジスタＱｌｌ及
びＱ１２がセンス・ラッチ回路として動作し、ｐチャネ
ル型トランジスタＱ１３及びＱ１４がアクティブ・リス
トア回路として動作するのに対し、他方のセンス増幅器
に於いては、ｐチャネル型トランジスタＱ１７及びＱ１
８がセンス・ラッチ回路として動作し、ｎチャネル型ト
ランジスタＱ１５及びＱ１６はアクティブ・リストア回
路として動作するものである。

本発明に於けるセンス増幅器では、センス・ラッチ回路
とアクティブ・リストア回路とを同時に駆動することは
できない。その理由は、第１図に見られる実施例のよう
に、ビット線ＢＬＩ、ＢＬ１、ＢＬ２．ＢＬ２を’Ａ　
Ｖ　ＣＧにブリ・チャージする場合、この状態でｎチャ
ネル型トランジスタとｎチャネル型トランジスタの両方
を駆動すると、両トランジスタとも導通する為、電源か
ら接地に突き抜は電流が流れ、無駄な消費電力となるか
らである。従って、本発明では、第２図に見られる一方
のセンス増幅器では、ｎチャネル型トランジスタ側を先
に駆動してビット線の微小電位差を増幅すると共に他方
のセンス増幅器ではｎチャネル型トランジスタ側を先に
駆動して増幅を行うようにする。

第２図は第１図に見られる実施例を駆動する電圧の波形
を表すタイミング・チャートであり、第１図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとし、縦軸には電圧■を、横軸には時間ｔをそれ
ぞれ採っである。

図に於いて、ｔｌ及びｔ２は時刻、ＲＡＳはロウ・アド
レス・ストローブ（ｒｏｗ　　ａｄｄｒｅｓｓ　　５ｔ
ｒｏｂｅ）信号をそれぞれ示している。

第１図に見られる半導体記憶装置の動作を第２図を参照
しつつ説明する。

先ず、ビット線ＢＬＩ、ＢＬＩ’、ＢＬ２．ＢＬ２は読
み出し後に於けるそれぞれの高低両レベルの電位を有し
ている状態にある。

ロウ・アドレス・ストローブ信号ＲＡＳの立ち上がりで
メモリ・セル・アレイはリセット状態になる。

イコライズ用クロック信号φ、。が入力されると全ビッ
ト線は！／１Ｖｃｃにリセットされ、次の読み出し待機
状態になる。

前記のようにロウ・アドレス・ストローブ信号ＲＡＳの
活性化に引き続き、読み出したい番地のワード線ＷＬが
駆動されるとビット線にメモリ・セル出力が現れ、ビン
１％対に微小電位差が現れる。

時刻ｔ１ではセンス増幅器が駆動される。即ち、このと
き、クロック信号φ、及びφ、がそれぞれ立ち上がり或
いは立ち下がる。クロック信号φＳはトランジスタＱ１
９をオンとし、ｎチャネル型トランジスタＱｌｌ及びＱ
１２からなるセンス・ラッチ回路を活性化させ、ビット
線ＢＬＩ及びＢＬｌに於ける電位を増幅する。この場合
、動作の初期に於いては、ピント線ＢＬＩ及びＢＬＩの
両方に於ける電位が降下する期間が存在し、やがてそれ
等の間の電位差は広がるようになる。従って、この期間
に於いては、ビット線ＢＬＩ及びＢＬＩともセル・プレ
ート及び基板に対して負に向かう容量結合雑音を与える
。また、クロック信号φ。

の降下に依ってトランジスタＱ２１がオンとなり、ｐチ
ャネル型トランジスタＱ１７及びＱ１８からなるセンス
・ラッチ回路が活性化され、ビット綿ＢＬ２及びＢＬ２
に於ける電位差は増幅され、そのセンス動作の初期には
セル・プレート及び基板に対して正に向かう容量結合雑
音を与える。

前記のような動作をするので、トランジスタＱ１１、Ｑ
１２及びトランジスタＱ１７、Ｑ１８の特性を相補的に
揃えておけば、ビット線ＢＬＩ及びＢＬＩがセル・プレ
ートや基板に与える雑音をピッ１ＢＬ２及びＢＬ２がそ
れ等に与える雑音で相殺することができる。

時刻ｔ２ではクロック信号φ、及びＴ■が立ち下がり或
いは立ち上がり、リストア動作が行われ、それぞれビッ
ト線の電位を高低のレベルに確定させるが、この場合に
も、正方向にリストアするビット線群と負方向にリスト
アされるビット線群に依って雑音が相殺されることにな
る。

第３図は本発明を実施したセンス増幅器のレイアウトを
表す要部説明図であり、第１図及び第２図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。

図に於いて、ｎ′はｎチャネル型トランジスタからなる
ランチ回路、ｐ′はｎチャネル型トランジスタからなる
ラッチ回路、ＭＣＡはメモリ・セル・アレイ、ＢＬＣは
共通ビット線、ＢＬＰはビット線対、ＣＤはコラム・デ
コーダ、ＮＷはｎ型ウェルをそれぞれ示している。

ＣＭＯ３トランジスタの場合、ウェルを用いて一方の導
電型のトランジスタと他方の導電型のトランジスタとを
分離しなければならず、その際、レイアウトの無駄を少
なくする為、ｎチャネル型トランジスタはそれのみを、
また、ｎチャネル型トランジスタはそれのみをそれぞれ
纏めて配置した方が、ウェルの端部のアイソレーション
に用いる無駄な領域の発生が少ない。

図示例の場合、折り返し型ビット線の一端にｎチャネル
型トランジスタからなるランチ回路を、他端にｎチャネ
ル型トランジスタからなるランチ回路をそれぞれ配置し
である。

また、ビット線は容量比を改善する為に４分割されてい
る。そして、４分割されたメモリ・セル・アレイＭＣＡ
の各ブロック毎に１本のワード線が選択される。その後
、各ブロック内でｎチャネル型トランジスタのランチ回
路及びｎチャネル型トランジスタのランチ回路を第２図
の如き活性化クロック信号φ５．φ５．φ、、φＬえに
依り一斉に活性化させ・ピッＨＭ対間電位差を増幅する
。

増幅後に選択ブロックのビット線対データのみ転送ゲー
ト（図示せず）を介してコラムＩ１０ゲート側へ転送す
る。これ以降のコラム選択系の構成は周知のものである
。

第３図の例ではコラム・ゲート対は２コラムに対して一
つ設けられていて、従って、コラム・アドレス信号１ビ
ツトをブリ・デコードしてなるコラム選択信号で２コラ
ムの一方をコラムＩ１０ゲートに接続するコラム選択ス
イッチ（図示せず）が介在している。コラム・ゲートは
コラム・デコーダＣＤに依り制御され、かくして選択セ
ル情報がデータ・バス上へ転送される。

第３図の例では、４分割ブロックが並列にセンス増幅動
作するので、これに依りリフレッシュを行えばリフレッ
シュ・サイクルを１／４に減少させることが可能である
。然しなから、その反面、４分割ブロックでのセンス増
幅に依るビット線充放電を一斉に行うことに依る消費電
力増大の欠点がある。この消費電力増大の欠点を解消し
、且つ、主目的であるビット線容量比の改善効果を達成
できるレイアウトの例を次に説明する。

第４図は第３図とは異なるセンス増幅器のレイアウトを
表す要部説明図であり、第３図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとする
。

図に於いて、φ、Ｉ乃至φ、４はセンス増幅器駆動用ク
ロック信号、φ３１乃至φ８．はφ、１乃至φｓ４の相
補クロック信号、φＬＥ＋乃至φＬＥ４はリストア用ク
ロック信号、φＬＥＩ乃至φＬＥ４はφＬＥＩ乃至φＬ
Ｅ４の相補クロック信号を示している。尚、センス増幅
器駆動用クロック信号は、各ブロックへワード・アドレ
スに応じて選択的に与えられ、また、リストア用クロッ
ク信号は各プロソクヘワー　　　　　　　ン７ド・アド
レスに応じて選択的に与えられ、更にまた、本実施例で
は、一時にワードｖＡ１本のみが駆動される。

さて、ビット線が分割されていると、その各分割ビット
線のうち、駆動されるワード線の属する区間のメモリ・
セル・アレイに於けるビット線対のみが共通ビット線に
接続されるようにブロック選択手段を設ければ、センス
増幅器全部を動作させることなく、駆動されるワード線
が属するブロックのセンス増幅器のみ駆動すれば足りる
ので低消費電力化することができる。また、コラムＩ１
０ゲート及びコラム・デコーダを分割メモリ・セル・ア
レイの一端に配置することができるから、各分割メモリ
・セル・アレイ毎にコラム・デコーダを配置するような
ことは不要になり、占有面積の節減を図ることができる
。

第３図及び第４図の何れの実施例の場合も、ビット線対
は各−組おきにｎチャネル型トランジスタ、ｎチャネル
型トランジスタのそれぞれのランチ回路を先行して駆動
するので、電位が上昇するビット線と降下するビット線
で雑音を相殺することができる。

この雑音相殺効果をより完全にするには、各ランチ回路
でのｎチャネル型トランジスタとｎチャネル型トランジ
スタの伝達コンダクタンスｇ、を等しくして、ビット線
での電位変化速度を上昇側と下降側とで等しくすると良
い。その為には、各ラッチ回路でのｎチャネル型トラン
ジスタのゲート中ｄをｎチャネル型トランジスタのそれ
より大とし、キャリヤ移動度の相違に依る特性の相違を
補償する必要がある。このように両トランジスタのゲー
ト幅を相違させて伝達コンダクタンスｇカを揃えたセン
ス増幅器のレイアウト・パターンの例を次に説明する。

第５図は本発明一実施例に於けるセンス増幅器近傍の具
体的レイアウト・パターンを例示する要部平面説明図を
表し、第１図乃至第４図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。尚、
このレイアウト・パターンは、第１図のようにセンス増
幅器をビット線対の一端に配置したレイアウトに対応す
る。

図に於いて、ｌは活性領域（破線でハツチングした部分
）、２は例えばＴｉＳｉ２からなるゲート電極（実線で
ハツチングした部分）、３はコンタクト・ホール、４及
び５はＡＡからなるビット線対、６はセンス・ラッチ回
路に於けるＡβからなるコモン・ソース配線、７はＡβ
配線をそれぞれ示している。尚、図示のビ・ソト線対４
及び５は折り返し型であることは云うまでもない。

第５図のレイアウト・パターンではｐチャネル型トラン
ジスタＱ１３．Ｑ１４．Ｑ１７．Ｑ１８のゲート幅がｎ
チャネル型トランジスタＱ１１゜Ｑ１２．Ｑ１５．Ｑ１
６のゲート幅よりも大とされて、各トランジスタの伝達
コンダクタンスｇ１が同等とされている。従って、セン
ス増幅動作に於ける先行増幅段階及びリスト段階の何れ
に於いても、ｎチャネル型トランジスタに依るラッチ回
路とｎチャネル型トランジスタに依るラッチ回路とが対
称的な電位変化を呈して動作するので、略完全な雑音相
殺効果が得られる。第５図のようなゲート幅を変化させ
たレイアウト・パターンでは、ビット線配列方向には寸
法変化の必要がなく配列ピッチ整合上の問題はない。

更に、ビット線の電圧変化速度は各ラッチ回路でのトラ
ンジスタの利得だけでなく、ラッチ回路活性化用のトラ
ンジスタＱ１９〜Ｑ２２の利得も関係するので、それ等
の伝達コンダクタンスｇ。

も等しくなるようにｐチャネル型トランジスタＱ２０及
びＱ２１のゲート幅をｎチャネル型トランジスタＱ２２
及びＱ１９のそれより大としておくことが望ましい。

〔発明の効果〕

本発明の半導体記憶装置では、書き込み時に於ける高レ
ベルと低レベルの中間の電位にイコライズされたビット
線電位が印加されるビット線と、全セル・アレイに於け
る半分のビット線対に現れるメモリ・セル出力をセンス
するｎチャネル型トランジスタからなるダイナミック・
フリップ・フロップ回路及び残り半分のビット線対に現
れるメモリ・セル出力を前記センスと略同時にセンスす
るｎチャネル型トランジスタからなるダイナミック・フ
リップ・フロップ回路と、前記センス動作後に全セル・
アレイに於ける半分のビット線対をリストアするｎチャ
ネル型トランジスタからなるダイナミック・フリップ・
フロップ回路及び残り半分のビット線対をリストアする
ｎチャネル型トランジスタからなるダイナミック・フリ
ップ・フロップ回路とを備える構成を採っている。

このようにすることに依り、センス時のビット線ノイズ
が相殺されてセル・プレート電位が安定になり、バンプ
・ノイズが現れないので、従来の半導体記憶装置に於け
るようなデータ“１”に関するメモリ・セル出力が低下
するなどの欠点は解消され、実質的なセンス感度が向上
する。また、ＣＭＯ３）ランジスタを用いている為、メ
モリ・セル・アレイをウェル中に形成したような場合、
通常、ウェルの電位を安定化させるのは容易でないが、
本発明では、セル・プレート及び基板（ウェル）の電位
に雑音の影響がないことに依り、ウェル電位安定化の為
の配線を大幅に低減することができるから、集積度向上
の面からも有利である。

【図面の簡単な説明】

第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる回路を駆動する電圧の波形を示すタイミ
ング・チャート、第３図は本発明一実施例のレイアウト
を示す要部説明図、第４゛図は本発明に於ける他の実施
例のレイアウトを示す要部説明図、第５図は本発明一実
施例に於けるセンス増幅器近傍の具体的レイアウト・パ
ターンを例示する要部平面説明図、第６図は従来例の要
部回路説明図、第７図は改良された従来例の要部回路説
明図、第８図は第７図に見られる回路を駆動する電圧の
波形を示すタイミング・チャートをそれぞれ表している
。図に於いて、Ｑｌｌ乃至Ｑ１８はセンス増幅器を構成す
るトランジスタ、Ｑ１９はセンス・ラッチ回路を活性化
する為のトランジスタ、Ｑ２０及びＱ２１は正側電源電
圧供給用トランジスタ、Ｑ２２はアクティブ・リストア
回路を活性化する為のトランジスタ、Ｑ２３及びＱ２４
はセンス直前までビット線を短絡しておく為のピッｌ−
１短絡用トランジスタ、ＭＣＩ及びＭＣ２はメモリ・セ
ル、ＢＬＩ及びＢＬＩは一対のビット線、ＢＬ２及びＢ
Ｌ２は一対のビット線、ＷＬはワード線、φＬＥ及びφ
ＬＥはリストア用クロック信号、φ、及びｊ−はセンス
増幅器駆動用クロック信号、ＶＣＣは正側電源レベル、
φｔ、はイコライズ用クロック信号をそれぞれ示してい
る。特許出願人　　　富士通株式会社代理人弁理士　　相　谷　昭　司代理人弁理士　　渡　邊　弘　− 第２図イ一イ。、ｓ　　　　　′″ 第７図（八）王璽

Claims

【特許請求の範囲】

（１）書き込み時に於ける高レベルと低レベルの中間の
電位にイコライズされたビット線電位が印加されるビッ
ト線と、全セル・アレイに於ける半分のビット線対に現れるメモ
リ・セル出力をセンスするｐチャネル型トランジスタか
らなるダイナミック・フリップ・フロップ回路及び残り
半分のビット線対に現れるメモリ・セル出力を前記セン
スと略同時にセンスするｎチャネル型トランジスタから
なるダイナミック・フリップ・フロップ回路と、前記セ
ンス動作後に全セル・アレイに於ける半分のビット線対
をリストアするｎチャネル型トランジスタからなるダイ
ナミック・フリップ・フロップ回路及び残り半分のビッ
ト線対を同じくリストアするｐチャネル型トランジスタ
からなるダイナミック・フリップ・フロップ回路を備え
てなることを特徴とする半導体記憶装置。
（２）前記センスを行うダイナミック・フリップ・フロ
ップ回路に於けるｐチャネル型トランジスタのゲート幅
が同じくｎチャネル型トランジスタのそれに比較して大
きく形成されてなることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。