JPH06101229B2 - ダイナミツク・ランダム・アクセス・メモリ - Google Patents

ダイナミツク・ランダム・アクセス・メモリ

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JPH06101229B2
JPH06101229B2 JP61213113A JP21311386A JPH06101229B2 JP H06101229 B2 JPH06101229 B2 JP H06101229B2 JP 61213113 A JP61213113 A JP 61213113A JP 21311386 A JP21311386 A JP 21311386A JP H06101229 B2 JPH06101229 B2 JP H06101229B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック・ランダム・アクセス・メモリ
に関し、特にメモリセルアレイを複数個のサブアレイに
分割し、選択されるべきワード線またはメモリセルが属
するサブアレイのみを活性化するメモリセルアレイの部
分活性化の方式の改良に関する。
［従来の技術］ ダイナミック・ランダム・アクセス・メモリ（以下、DR
AMと称す）の大容量化が進むにつれて、メモリセルアレ
イにおける充放電電流が増大してきている。このため、
DRAMの全消費電流中にメモリセルアレイの充放電電流が
占める割合が増大し、DRAMの消費電力を低減する上での
障害となってきている。そこで、この充放電電流を低減
するために、メモリセルアレイを部分的に活性化する方
式が種々提案されている。
第３図は従来の、メモリセルアレイの部分活性化方式の
DRAMのメモリセルアレイの構成の一例を示す図であり、
たとえば、日経マイクロディバイス、1986年３月号の97
ないし108頁に開示されている。
第３図において従来のDRAMのメモリセルアレイは折返し
ビット線構成を有し、２つのサブアレイA,Bに分割され
る。サブアレイA,Bのそれぞれにはセンスアンプ群SA,SB
が設けられる。
１対のビット線BLA1,▲▼には、イコライズ信
号φEQに応答してビット線BLA1,▲▼を電気的
に接続するイコライズ用のｎチャネルMOSFET（以下、イ
コライズトランジスタと称す）13Aと、イコライズ信号
φEQに応答して導通状態となり、図示しない定電圧発生
回路より与えられる電圧VBLをビット線BLA1,▲
▼に伝達してプリチャージするｎチャネルMOSFETからな
る伝達トランジスタ11A,12Aと、ｎチャネルMOSFET14A,1
5Aからなり、センスアンプ活性化信号φSAに応答してビ
ット線対BLA1,▲▼上の電位差を検出増幅する
センスアンプとが設けられる。ここで図では簡略化のた
めｎチャネルMOSトランジスタ14A,15Aからなり、ビット
線対のうち低電位側のビット線電位をさらに低下させる
構成のセンスアンプのみが示されているが、ｐチャネル
MOSトランジスタからなり、ビット線対の高電位側のビ
ット線電位をさらに上昇させるセンスアンプも同様に設
けられている。他のビット線対も同様の構成を有し、ビ
ット線対BLA2,▲▼には、イコライズトランジ
スタ23A、伝達トランジスタ21A,22A、トランジスタ24A,
25Aからなるセンスアンプが設けられる。
サブアレイＢに属するビット線対も同様の構成を有し、
ビット線対BLB1,▲▼にはイコライズトランジ
スタ13B、伝達トランジスタ11B,12Bが設けられ、かつア
レイＢのセンスアンプ群を活性化するセンスアンプ活性
化信号φSBに応答して活性化される、トランジスタ14B,
15Bからなるセンスアンプが設けられる。さらに同様に
して、ビット線対BLB2,▲▼には、イコライブ
トランジスタ23B、伝達トランジスタ21B,22B、トランジ
スタ24B,25Bからなるセンスアンプが設けられる。
ここで、アレイＢにおいても、図の簡略化のためｎチャ
ネルMOSトランジスタからなり、ビット線対のうち低電
位側のビット線電位をさらに低下させる構成のセンスア
ンプのみが示されているが、ｐチャネルMOSトランジス
タからなりビット線対のうち高電位側のビット線電位を
さらに上昇させる構成のセンスアンプも各ビット線対に
設けられている。また、各ビット線に対して垂直な方向
にワード線が設けられており、かつ情報を記憶するメモ
リセルも各ワード線とビット線対に対して設けられてい
る。
第４図は第３図に示されるDRAMの動作を示す波形図であ
る。以下、第３図および第４図を参照して従来のDRAMの
センス動作について説明する。但し、以下の説明では便
宜上、ワード線WLおよびビット線BLA2に接続されるメモ
リセルMCが有する情報のセンス動作について説明する。
ここでメモリセルMCは１個のトランジスタと１個のキャ
パシタＣとから構成されている。
外部クロック信号▲▼が立下がり、DRAMの動作サ
イクルが開始する。外部クロック信号▲▼が立下
がると、それに応答してイコライズ信号φEQが立下が
り、イコライズトランジスタ13A,13B,23A,23Bおよび伝
達トランジスタ11A,11B,12A,12B,21A,21B,22A,22Bがオ
フ状態となり、各ビット線のプリチャージが終了すると
ともに、各ビット線対のビット線が電気的に切り離され
る。一方において、外部クロック信号▲▼の立下
がりに応答してDRAM内にラッチされた外部アドレス信号
が図示しないデコーダ手段によりデコードされる。この
デコーダ手段により選択されたワード線WLの電位がプリ
チャージ終了後図示しない手段により、“H"に立上げら
れる。このワード線WL電位の立上がりに応答してメモリ
セルMCが有する情報がビット線BLA2上に伝達され、メモ
リセルMCの有する情報に応じた電位変化がビット線BLA2
上に現われる。次に、メモリセルMCの情報がビット線BL
A2上に伝達されると、選択されたワード線WLが属するサ
ブアレイＡに接続されるセンスアンプ群SAが活性化され
る。すなわち、センスアンプ活性化信号φSAが“L"に立
上がり、一方サブアレイＢに属するセンスアンプ群SBに
対する活性化信号φSBは“H"の状態を保持する。これに
より、サブアレイＡに対するセンスアンプ群SAのセンス
アンプが活性化され、ビット線対上に現われた電位差が
検出され増幅される。一方、サブアレイＢに属するセン
スアンプ群SBは活性化されず、このサブアレイＢにおい
てはセンス動作は行なわれない。次に、外部クロック信
号▲▼が立上がり、１つの動作サイクルが終了す
ると、それに応答してワード線WL電位も立下がり、増幅
された信号電圧を元のメモリセルMCに再書込みする動作
が終了するとともに、イコライズ信号φEQが“H"に立上
がって、再びプリチャージおよびイコライズ動作が行な
われる。すなわち、イコライズトランジスタ13A,13B,23
A,23Bおよび伝達トランジスタ11A,11B,12A,12B,21A,21
B,22A,22Bがオン状態となり、各ビット線対電位がイコ
ライズされるとともに、伝達トランジスタ11A,11B,12A,
12B,21A,21B,22A,22Bを介して各ビット線の電位VBLへの
充電が行なわれる。ビット線対は“H"と“L"の中間電位
にイコライズされるため、図示しない定電圧発生回路出
力である電圧VBLも同じ中間電位に設定する必要があ
る。
［発明が解決しようとする問題点］ 従来のDRAMのメモリセルアレイの部分活性化方式は上述
のような構成を有しており、一部のサブアレイのみが連
続してアクセスされる場合、アクセスされないサブアレ
イに属するビット線対のイコライズ／プリチャージ電位
の低下を補償するために、ビット線充電電圧VBLを発生
する定電圧発生回路が必要とされる。この定電圧発生回
路の電源にはDRAMの電源が用いられるため、定電圧発生
回路の電源電圧依存性を最適化しないと、充電電圧VBL
が電源電圧の変動の影響を受けてビット線のプリチャー
ジ電位がセンス動作の最適値からずれてしまい、センス
アンプの動作余裕が小さくなり、正確な情報読出しがで
きなくなるという問題点が発生する。
それゆえこの発明の目的は上述のような問題点を除去
し、定電圧発生回路を用いることなくメモリセルアレイ
部分活性化を行なうことのできるDRAMを提供することで
ある。
［問題点を解決するための手段］ この発明におけるDRAMは、外部クロック信号▲▼
が立上がった後、選択されるワード線（またはメモリセ
ル）が属するサブアレイに含まれるビット線対をイコラ
イズするとともにこのサブアレイに含まれるビット線対
に接続されるセンスアンプを非活性状態にし、選択され
たワード線電位が立上がった後に非活性状態のセンスア
ンプを活性状態とし、一方、選択されるワード線を含ま
ないサブアレイに属するセンスアンプは動作サイクルに
関係なく活性状態を保持するようにしたものである。
［作用］ この発明におけるDRAMのメモリセルアレイの部分活性化
方式は、外部クロック信号▲▼の立下がり前はす
べてのセンスアンプが活性状態にあるため、ビット線電
位は前サイクルの“H"または“L"電位に保持されてお
り、外部クロック信号▲▼が立下がった後は、選
択されたワード線が属するサブアレイのビット線対のみ
が、選択されたワード線電位の立上がり直前にセンスア
ンプおよびイコライズトランジスタを介してイコライズ
されるため、ビット線電位が“H"と“L"の間の中間電位
に正確に設定されるともに、ビット線をプリチャージ／
イコライズ電位に充電するための定電圧発生回路が不必
要となる。
［発明の実施例］ 第１図はこの発明の一実施例であるDRAMのメモリセルア
レイ部の構成の一例を示す図である。第１図において第
３図に示される従来のDRAMの構成と同一または相当部分
には同一の参照番号が付されている。
第１図においてこの発明の一実施例であるDRAMのメモリ
セルアレイは、サブアレイＡとサブアレイＢとに分割さ
れる。
サブアレイＡにはそこに含まれるビット線対上の電位差
を検出するセンスアンプ群SAが設けられる。センスアン
プ群SAに含まれるセンスアンプはトランジスタ14A,15A
からなり、ビット線対BLA1,▲▼の電位差を検
出，増幅するセンスアンプと、トランジスタ24A,25Aか
らなり、ビット線対BLA2,▲▼の電位差を検
出，増幅するセンスアンプとを含む。センスアンプ群SA
の各センスアンプはセンスアンプ活性化信号φSAに応答
して活性化される。ビット線対BLA1,▲▼およ
びBLA2,▲▼上の各々には、イコライズ信号φ
EQAに応答してオン状態となって各ビット線対をイコラ
イズするイコライズトランジスタ13A,23Aが設けられ
る。
同様にして、サブアレイＢには、センスアンプ活性化信
号φSBに応答して活性化されて、サブアレイＢに含まれ
るビット線対上の電位差を検出，増幅するセンスアンプ
群SBが設けられる。センスアンプ群SBは、ビット線対BL
B1,▲▼上の電位差を検出，増幅するトランジ
スタ14B,15Bからなるセンスアンプと、ビット線対BLB2,
▲▼の電位差を検出，増幅するトランジスタ24
B,25Bからなるセンスアンプを含む。また、イコライズ
信号φEQBに応答して、各ビット線対電位をイコライズ
するためのイコライズトランジスタ13Bおよび23Bがそれ
ぞれビット線対BLB1,▲▼およびBLB2,▲
▼に対して設けられる。
なお第１図においては図面および動作説明を簡略化する
ために、センスアンプ群SA,SBに含まれるセンスアンプ
としてｎチャネルMOSトランジスタからなり、ビット線
対の低電位側のビット線電位をさらに低下させるセンス
アンプのみが示されている。しかし、ビット線対のうち
高電位側ビット線電位をさらに上昇させるために、たと
えばｐチャネルMOSトランジスタがクロスカップリング
接続された回路構成のセンスアンプも含まれているもの
とする。また、同様のワード線，メモリセルも配置され
ている。
第２図は第１図に示されるDRAMの部分活性化動作を示す
図である。以下、ワード線WLに接続されるメモリセルMC
が有する情報のセンス動作について第１図および第２図
を参照して説明する。
新しい動作サイクルの開始前（外部クロック信号▲
▼が“H"の状態）は、センスアンプ活性化信号φSA，
φSBはともに“L"にあり、センスアンプ群SA,SBのセン
スアンプはすべて活性状態にある。したがって、各ビッ
ト線は前回の動作サイクルで検出，増幅された電位を保
持している。
外部クロック信号▲▼が立下がると、新しい動作
サイクルが開始される。この外部クロック信号▲
▼は外部アドレス信号をラッチするタイミングをも与え
るため、外部クロック信号▲▼の立下がりに応答
して外部アドレス信号がDRAMにラッチされ、図示しない
デコード手段により選択されるべきワード線WLが決定さ
れる。次に、図示しないゴテード手段出力に応答して、
選択されるべきワード線WLが属するサブアレイＡに対す
るイコライズ制御信号φEQAが立上がり、イコライズト
ランジスタ13A,23Aがオン状態となり、ビット線対BLB1,
▲▼およびBLB2,▲▼がそれぞれ短絡
される。次に、センスアンプ活性化信号φSAが立上がっ
てセンスアンフ群SAに含まれるセンスアンプが非活性状
態となり、各ビット線対BLB1,▲▼およびBLB2,
▲▼の電位は“H"と“L"の中間の電位となる。
一方、ワード線WLを含まないサブアレイＢに対するセン
スアンプ群SBは、センスアンプ活性化信号φSBが“L"の
ままであるため、活性状態にあり、サブアレイＢの各ビ
ット線は前サイクル時で検出，増幅された“H",“L"状
態を保持している。
次に図示しないデコーダ手段により選択されたワード線
WL電位が図示しないワード線駆動手段により立上がり、
イコライズされたビット線対の一方に、そのワード線WL
に接続されるメモリセルが有する情報が読出される。こ
れにより各ビット線対上の電位は読出されたメモリセル
の情報に応じて変化する。メモリセルの情報がビット線
上に読出された後、センスアンプ活性化信号φSAが立下
がり、センスアンプ群SAに含まれるセンスアンプが活性
状態となり、サブアレイＡに含まれる各ビット線対BLA
1,▲▼およびBLA2,▲▼上の電位差が
検出，増幅されるとともに、元のメモリセルに増幅され
た信号電圧が再書込みされる。
次に外部クロック信号▲▼が立上がり、それに応
答してワード線WL電位が立下がると１つの動作サイクル
が終了する。このとき、センスアンプ活性化信号φSA，
φSBはともに“L"レベルにあるため、センスアンプ群S
A,SBに含まれるセンスアンプはすべて活性状態にあり、
メモリセルアレイのすべてのビット線は“H"および“L"
のいずれかの状態となっている。
なお、上記実施例においてはメモリセルアレイをサブア
レイＡとサブアレイＢの２つのサブアレイに分割した場
合における部分活性化の動作を一例として説明したが、
メモリセルアレイは４分割あるいは８分割など他の分割
数でサブアレイに分割された構成であっても上記実施例
と同様の効果を得ることができる。
［発明の効果］ 以上のようにこの発明によれば、選択されるワード線
（またはメモリセル）が含まれるサブアレイに対しての
み、アクティブ・サイクルの初め（ワード線電位の立上
がり直前）にビット線対のイコライズを行ない、選択さ
れたワード線を含まないサブアレイに対してはアクティ
ブ・サイクルにおいても前回のサイクルで検出，増幅さ
れた電位が各ビット線に保持されるように構成したの
で、メモリセル情報の参照電位となるビット線の中間電
位を正確に設定することができるとともに、ビット線を
イコライズ／プリチャージするための定電圧回路も不必
要となり、回路構成が簡略化されるとともにメモリセル
情報の正確なセンス動作が可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるDRAMのメモリセルア
レイ部の構成の一例を示す図である。第２図は第１図に
示されるDRAMの部分活性化動作を示すタイミング波形図
である。第３図は従来のDRAMのメモリセルアレイ部の構
成を示す図である。第４図は第３図に示されるDRAMの動
作を示す波形図である。 図において、A,Bはサブアレイ、SA,SBはセンスアンプ
群、WLはワード線、BLA1,▲▼,BLA2,▲
▼,BLB1,▲▼,BLB2,▲▼はビット
線、MCはメモリセル、13A,13B,23A,23Bはイコライズト
ランジスタ、14A,14B,15A,15B,24A,24B,25A,25Bはセン
スアンプを構成するトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 憲昌 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 松田 吉雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】行および列からなるマトリクス状に配列さ
    れ各々が情報を記憶する複数個のメモリセルを有するメ
    モリセルアレイと、各々が前記行方向に整列するメモリ
    セルを接続する複数本のワード線と、前記列方向に整列
    するメモリセルが接続され各々が折返しビット線構成を
    有する複数個のビット線対と、前記ビット線対の各々に
    接続され、当該ビット線対の電位差を検出して増幅する
    センスアンプと、前記ビット線対の各々に結合され、当
    該ビット線対を同電位にするイコライズ手段とを有し、
    前記メモリセルアレイが複数個のサブアレイに分割され
    ているダイナミック・ランダム・アクセス・メモリであ
    って、 前記複数本のワード線から１本のワード線を選択する信
    号を発生するワード線選択信号発生手段と、 前記ワード線選択信号に応答して、選択されるべきワー
    ド線が属するサブアレイに含まれるイコライズ手段を予
    め定められた第１の期間活性化する第１の活性化手段
    と、 前記ワード線選択信号に応答して、前記選択されたワー
    ド線が属するサブアレイに含まれるセンスアンプを予め
    定められた第２の期間非活性化する第１の非活性化手段
    と、 前記非活性化手段によりセンスアンプが非活性状態とな
    った後に、前記ワード線選択信号に応答して前記選択さ
    れたワード線を活性化し、該ワード線に接続されるメモ
    リセル情報を該メモリセルが接続されるビット線上に読
    出す手段と、 前記読出手段によりメモリセル情報がビット線上に読出
    された後に、前記非活性状態のセンスアンプを活性化し
    その状態を保持する第２の活性化手段とを備える、ダイ
    ナミック・ランダム・アクセス・メモリ。
  2. 【請求項２】前記予め定められた第１の期間は、前記選
    択されたワード線が活性化される前に終了する、特許請
    求の範囲第１項記載のダイナミック・ランダム・アクセ
    ス・メモリ。
JP61213113A 1986-09-09 1986-09-09 ダイナミツク・ランダム・アクセス・メモリ Expired - Lifetime JPH06101229B2 (ja)

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JP61213113A JPH06101229B2 (ja) 1986-09-09 1986-09-09 ダイナミツク・ランダム・アクセス・メモリ
KR1019870009658A KR910006111B1 (ko) 1986-09-09 1987-09-01 활성서브어레이를 선택적으로 가지는 다이나믹 랜덤 액세스 메모리
DE19873730080 DE3730080A1 (de) 1986-09-09 1987-09-08 Dynamischer direktzugriffsspeicher und verfahren zum zugreifen auf ausgewaehlte speicherzellen in demselben
US07/094,642 US4833653A (en) 1986-09-09 1987-09-09 Dynamic random access memory having selectively activated subarrays

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JPS6366793A JPS6366793A (ja) 1988-03-25
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JP (1) JPH06101229B2 (ja)
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