JP2001143463A - １対のセルにデータを記憶するｄｒａｍ - Google Patents

１対のセルにデータを記憶するｄｒａｍ

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Abstract

(57)【要約】 （修正有） 【課題】消費電力を削減した、或いは動作を高速化した
新規な構成のＤＲＡＭを提供する。 【解決手段】記憶すべきデータを相補データで１対のメ
モリセルに記憶し、その１対のメモリセルが、ワード線
WLの選択に応答して共通のセンスアンプSAに接続される
１対のビット線BL、/BLに接続されるように構成するこ
とを特徴とする。１ビットの記憶データに対して、１対
のメモリセルにＨレベルとＬレベルが記憶されるので、
読み出し感度が高くなり、リフレッシュサイクルを長く
することができる。更に、第１のビット線対のセンスア
ンプがセルアレイの一方側に配置され、第２のビット線
対のセンスアンプがセルアレイの他方側に配置される。
そして、選択されるワード線に応じて、いずれか一方の
ビット線対に接続されるセンスアンプが活性化され、他
方のビット線対に接続されるセンスアンプは非活性状態
に維持され、他方のビット線対がプリチャージレベルに
維持される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、１対のセルにデー
タを記憶するダイナミックＲＡＭ（ＤＲＡＭ）に関し、
ツインセル構造にすることで消費電力を削減することが
できる、或いは動作を高速化することができるＤＲＡＭ
に関する。本明細書では、かかるＤＲＡＭを、ツインセ
ルＤＲＡＭと称する。
【０００２】
【従来の技術】ＤＲＡＭは、１つの選択トランジスタ
（セルトランジスタ）と１つの記憶用キャパシタ（セル
キャパシタ）からなるメモリセルを有する大容量メモリ
であり、コンピュータのキャッシュメモリ等に広く利用
されている。
【０００３】従来のＤＲＡＭは、選択されたワード線を
駆動することによりそのワード線に接続されるセルトラ
ンジスタを導通し、セルキャパシタをビット線に接続
し、セルキャパシタの電荷の有無に応じてビット線電位
を上昇又は下降させ、その変化をセンスアンプで読み出
す。その場合、読み出し感度を上げるために、センスア
ンプに接続される他方のビット線をレファレンス電位に
利用する。
【０００４】即ち、従来のＤＲＡＭは、データ１，０を
１つのセルキャパシタに電荷を蓄積する又はしないによ
り記憶する。そして、その状態が一方のビット線の電位
に反映され、他方のビット線の電位をレファレンス電位
に利用して、セルの記憶データがセンスアンプにより読
み出される。
【０００５】図９は、従来のＤＲＡＭの構成図である。
図９中、メモリセルアレイＭＣＡの両側に、センスアン
プ回路を内蔵するセンスアンプブロックS/A0、S/A1が配
置される。メモリセルアレイＭＣＡ内には、複数のワー
ド線WL0〜WL5と、それに交差する複数のビット線対BL
0、/BL0及びBL1、/BL1とが配置され、それらの交差位置
には、セルトランジスタとセルキャパシタからなるメモ
リセルＭＣ00〜が配置される。ビット線対BL0、/BL0は
センスアンプブロックS/A0側に接続され、ビット線対BL
1、/BL1はセンスアンプブロックS/A1側に接続される。
【０００６】センスアンプブロックS/A1内には、ビット
線トランスファーゲートBLT1、/BLT1と、プリチャージ
回路PR1と、センスアンプ回路SA1及びコラムゲートCLG
とが設けられる。また、ビット線トランスファーゲート
BLT2、/BLT2は、右側の図示しないメモリセルアレイ内
のビット線対に接続される。
【０００７】図９の従来のＤＲＡＭにおける読み出し動
作は、次の通りである。プリチャージ期間において、イ
コライズ信号EQ12の活性化によりビット線対BL1、/BL1
がプリチャージレベルVBLにプリチャージされる。この
プリチャージレベルは、通常、Ｈレベル側のセル電圧及
びビット線電圧ＶiiとＬレベル側のグランド電圧との中
間電圧Ｖii／２である。次に、ワード線WL2が選択され
て駆動されると、メモリセルMC21、MC20のトランジスタ
が導通し、セル電圧に応じてビット線BL1、BL0の電位が
変化する。そして、センスアンプブロックS/A1内のセン
スアンプSA1が活性化信号SAE、/SAEにより活性化され
て、ビット線BL1と/BL1の電圧差が検出され、センスア
ンプSA1によりビット線対BL1、/BL1が電源電圧Ｖiiまた
はグランド電圧Ｖssまで増幅される。最後に、コラムゲ
ートＣＬＧが、コラム選択信号ＣＬの活性化により導通
し、センスアンプにより増幅された電圧が、データバス
線DB、/DBに読み出される。
【０００８】やがて、ワード線WL2が立ち下がり、増幅
されたビット線電位がメモリセルMC21内に保持されて再
書き込みが行われ、センスアンプが非活性化されて、ビ
ット線プリチャージが行われる。
【０００９】上記の通り、従来のＤＲＡＭでは、データ
１，０が１つのメモリセルに記憶され、そのメモリセル
を選択することで一方のビット線の電位が変化し、他方
のビット線電位をレファレンス電位に利用して、センス
アンプにより記憶データが読み出される。
【００１０】かかる構成のため、従来のＤＲＡＭでは様
々な制約がある。例えば、Ｈレベルを記憶したメモリセ
ル内のセル電圧は、リーク電流により低下したとして
も、レファレンス電圧Ｖii／２よりも所定電圧高いレベ
ル以上に保たれている必要がある。Ｈレベルのセル電圧
がそれより低下すると、対応するビット線電位を十分に
上昇させることができなくなり、センスアンプによる検
出が困難になるからである。その為、従来のＤＲＡＭで
は、リーク電流によりデータ読み出し不良にならないよ
うにするために、所定の時間サイクルでリフレッシュ動
作を行うことが要求される。
【００１１】また、従来のＤＲＡＭでは、Ｈレベル側の
セル電圧を十分高くするために、ワード線の駆動電位を
Ｈレベル側のセル電圧又はビット線電圧より、セルトラ
ンジスタの閾値電圧以上高くすることが望まれる。Ｈレ
ベル側のセル電圧を十分高くすることにより、読み出し
時にビット線の電位を十分に上昇させることができ、セ
ンスアンプにより読み出すことが可能になるからであ
る。また、リーク電流によりセル電圧が低下しても、ビ
ット線プリチャージレベルＶii／２より所定電圧以上高
ければ、上記した通りビット線電位を十分に上昇させる
ことができる。
【００１２】また、従来のＤＲＡＭでは、読み出し動作
において、ワード線を十分に高いレベルに駆動して、メ
モリセル内の電荷をビット線に十分に引き出した後に、
センスアンプを活性化させることが望まれる。センスア
ンプにより検出するためには、Ｈレベルのセル電圧に対
してビット線の電位を十分に上昇させる必要があるから
である。かかる動作は、動作の低速化を招く。
【００１３】上記のような頻度の高いリフレッシュ動作
やワード線の高電圧化等の様々な制約は、消費電力の増
大を招いている。ＤＲＡＭは、微細加工技術の進歩によ
り大容量化を達成することができたが、その一方で、リ
フレッシュ動作が必要などに伴う消費電力が大きいとい
うデメリットは、未だ十分に解決されていない。また逆
に、従来のＤＲＡＭは、消費電力を抑えると動作が遅く
なるという問題を有している。
【００１４】
【発明が解決しようとする課題】上記の問題を解決する
ＤＲＡＭとして、１対のメモリセルに相補データを記憶
し、読み出し時にその１対のメモリセルを選択してビッ
ト線対に相補データを読み出し、そのビット線対をセン
スアンプで駆動するツインセルＤＲＡＭが提案されてい
る。例えば、特公昭５４−２８２５２号（英国特許公開
１５０２３３４）、特開昭５５−１５７１９４号、特開
昭６１−３４７９０号、特開平８−２２２７０６号（米
国特許５６６１６７８）に２つのメモリセルで１つのデ
ータを記憶する構成が示されている。
【００１５】しかしながら、これらの先行技術には、単
に１つのデータを１対のメモリセルに記憶して、ビット
線対に相補データを読み出し、センスアンプにより駆動
することが示されているだけである。かかる先行技術の
ツインＤＲＡＭでは、確かにセンスアンプの動作マージ
ンが大きくなり、リフレッシュサイクルをある程度長く
することができるが、全てのセンスアンプが同時に動作
したり、隣接するビット線間のクロストークによる動作
マージンの低下などの問題が残されている。
【００１６】そこで、本発明の目的は、消費電力を少な
くした新規な構造のＤＲＡＭを提供することにある。
【００１７】更に、本発明の別の目的は、リフレッシュ
サイクルをより長くして消費電力を少なくすることがで
きる新規な構造のＤＲＡＭを提供することにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、記憶すべきデータを相補
データで１対のメモリセルに記憶し、その１対のメモリ
セルが、ワード線の選択に応答して共通のセンスアンプ
に接続される１対のビット線に接続されるように構成す
ることを特徴とする。即ち、センスアンプに接続される
１対のビット線と１本のワード線との交差位置に、１対
のメモリセルが配置され、当該ワード線を選択すること
で１対のビット線から相補データが１対のメモリセルに
書き込まれ、または１対のビット線に相補データが読み
出される。１ビットの記憶データに対して、１対のメモ
リセルにＨレベルとＬレベルが記憶されるので、後述す
る実施の形態例で説明する通り、読み出し感度が高くな
り、リフレッシュサイクルを長くすることができ、或い
はワード線駆動レベルを低くすることができ、或いはセ
ンスアンプの活性化タイミングを早めることが可能にな
る。
【００１９】更に、本発明では、第１のビット線対を構
成するビット線が第２のビット線対のビット線を挟んで
とびとびに配置され、第１のビット線対のセンスアンプ
がセルアレイの一方側に配置され、第２のビット線対の
センスアンプがセルアレイの他方側に配置される。そし
て、選択されるワード線に応じて、いずれか一方のビッ
ト線対に接続されるセンスアンプが活性化され、他方の
ビット線対に接続されるセンスアンプは非活性状態に維
持され、他方のビット線対がプリチャージレベルに維持
される。かかる構成にすることで、読み出し又は書き込
み時に従来の半分のセンスアンプ群が活性化されるだけ
であり消費電力を削減できると共に、プリチャージレベ
ルに維持される他方のビット線対がセンスアンプに駆動
される一方のビット線対をシールドする機能を発揮し、
ビット線間のクロストークを少なくし、一方のビット線
対のセンスアンプの動作マージンを大きくすることがで
きる。
【００２０】上記の目的を達成するために、本発明の別
の側面は、複数のメモリセルを有するメモリ回路におい
て、順番に配置された第１、第２、第３、第４のビット
線を有する複数のビット線グループと、前記第１及び第
３のビット線からなる第１のビット線対との交差位置の
１対のメモリセルに接続される第１のワード線群と、前
記第２及び第４のビット線からなる第２のビット線対と
の交差位置の１対のメモリセルに接続される第２のワー
ド線群とを有するメモリセルアレイと、前記メモリセル
アレイの一方側に配置され、前記第１のビット線対にそ
れぞれ接続される第１のセンスアンプ群と、前記メモリ
セルアレイの他方側に配置され、前記第２のビット線対
にそれぞれ接続される第２のセンスアンプ群とを有し、
１つのワード線の駆動に応答して、記憶データに対応す
る相補データが前記ビット線対から前記１対のメモリセ
ルに書き込まれ、更に、１つのワード線の駆動に応答し
て、前記１対のメモリセルに記憶された前記相補データ
が前記ビット線対に読み出され、前記第１のワード線群
のいずれかのワード線が駆動される時に、前記第１のセ
ンスアンプ群が活性化されて前記第１のビット線対が逆
相に駆動され、前記第２のセンスアンプ群が非活性に維
持されて前記第２のビット線対がプリチャージレベルに
維持され、前記第２のワード線群のいずれかのワード線
が駆動される時に、前記第２のセンスアンプ群が活性化
されて前記第２のビット線対が逆相に駆動され、前記第
１のセンスアンプ群が非活性に維持されて前記第１のビ
ット線対がプリチャージレベルに維持されることを特徴
とするメモリ回路。
【００２１】上記の発明において、より好ましい実施例
では、更に、前記ビット線対をプリチャージレベルにプ
リチャージするプリチャージ回路を有し、前記１対のメ
モリセルに書き込まれる相補データに対応する電圧は、
前記プリチャージレベルより高い第１の電圧と、前記プ
リチャージレベルより低い第２の電圧であることを特徴
とする。
【００２２】更に好ましい実施例では、上記において、
リフレッシュ動作は、少なくとも１対のメモリセル内に
おける前記第１の電圧が前記プリチャージレベルより低
くなった後に、行われることを特徴とする。
【００２３】更に好ましい実施例では、上記において、
前記センスアンプは、前記ビット線対の一方をＨレベル
に他方をＬレベルに増幅し、前記メモリセルに書き込み
されるＨレベル側のセル電圧が、前記ビット線対のＨレ
ベルよりも低くなるように、選択された前記ワード線の
駆動レベルが設定されていることを特徴とする。
【００２４】更に好ましい実施例では、上記において、
選択された前記ワード線が所定の駆動レベルに達する前
に、前記センスアンプが活性化されて、前記ビット線対
の電位が増幅されることを特徴とする。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００２６】図１は、本実施の形態例におけるメモリ回
路の構成図である。本実施の形態例のメモリ回路は、１
つのワード線の駆動に応答して、センスアンプに接続さ
れるビット線対に接続される１対のメモリセル（ツイン
セル）に、記憶データに対応する相補データが記憶され
る。かかるツインセルＤＲＡＭでは、メモリセルアレイ
のビット線とワード線、及びそれらの交差位置のメモリ
セルの配置は、図９に示した従来のＤＲＡＭの配置と基
本的に同じである。また、センスアンプブロックの構成
も、従来例と同じである。
【００２７】但し、ツインセルＤＲＡＭが従来例と異な
るところは、１つのワード線の駆動に応答して、１対の
メモリセルがセンスアンプに接続されるビット線対に同
時に接続される点である。そのための具体的な構成の違
いは、図９と図１から明らかな通り、図９の従来のＤＲ
ＡＭでは、上から連続するビット線対が一方の（右側
の）センスアンプブロックS/A1に、次の連続するビット
線対が他方の（左側の）センスアンプブロックS/A0に、
それぞれ接続されるのに対して、図１のツインセルＤＲ
ＡＭでは、上から奇数番目のビット線の対BL1、/BL1が
一方の（右側の）センスアンプブロックS/A1に、上から
偶数番目のビット線の対BL0、/BL0が他方の（左側の）
センスアンプブロックS/A0に、それぞれ接続される。
【００２８】図１に従って、本実施の形態例のツインセ
ルＤＲＡＭの構成を説明する。メモリセルアレイＭＣＡ
には、６本のワード線WL0〜WL5と、８本のビット線BL
0、/BL0〜BL3、/BL3とが配置される。ビット線対BL0、/
BL0は、左側のセンスアンプブロックS/A0側に接続さ
れ、ビット線対BL1、/BL1は、右側のセンスアンプブロ
ックS/A1側に接続され、更に、ビット線対BL2、/BL2
は、左側のセンスアンプブロックS/A2側に接続され、ビ
ット線対BL3、/BL3は、右側のセンスアンプブロックS/A
3側に接続される。
【００２９】ワード線WL0が選択されると、１対のメモ
リセルMC00、/MC00のセルトランジスタが導通し、それ
らのセルキャパシタがビット線対BL0、/BL0に接続され
る。同様にワード線WL1が選択されると、１対のメモリ
セルMC10、/MC10のセルトランジスタが導通し、それら
のセルキャパシタがビット線対BL0、/BL0に接続され
る。一方、ワード線WL2が選択されると、１対のメモリ
セルMC21、/MC21のセルトランジスタが導通し、それら
のセルキャパシタがビット線対BL1、/BL1に接続され
る。同様にワード線WL3が選択されると、１対のメモリ
セルMC31、/MC31のセルトランジスタが導通し、それら
のセルキャパシタがビット線対BL1、/BL1に接続され
る。ワード線WL4またはWL5が選択される場合は、１対の
メモリセルMC40、/MC40またはMC50、/MC50が、それぞれ
ビット線対BL0、/BL0に接続される。
【００３０】各１対のメモリセルMC00、/MC00 、MC10、
/MC10、 MC21、/MC21、 MC31、/MC31、 MC40、/MC40、
及びMC50、/MC50は、それぞれ１ビットのデータを記憶
する記憶ユニットを構成する。そして、各１対のメモリ
セルは、記憶されるデータに対応して相補データを記憶
する。即ち、１対のメモリセルの一方にＨレベルが記録
される場合は、他方にＬレベルが記録される。逆の記憶
データの場合は、１対のメモリセルの一方にＬレベルが
記録され、他方にＨレベルが記録される。そして、選択
されたワード線を駆動すると、１対のメモリセルが同時
にビット線対に接続され、記録されていた相補データに
対応して、当該ビット線対の電位に所定の電圧差が発生
する。この電圧差が、センスアンプにより検出され、ビ
ット線対の電位が増幅される。
【００３１】図１には、各ワード線を駆動するワード線
ドライバ回路ＷＤが示される。また、図１には、右側の
センスアンプブロックS/A1、S/A3の回路が示されるが、
左側のセンスアンプブロックS/A0、S/A2も同様の回路構
成である。センスアンプブロックS/A1を代表してその回
路構成を説明すると、センスアンプブロックS/A1内に
は、アイソレーション信号ISO1により導通、非導通に制
御されるビット線トランスファーゲートBLT1、/BLT1
と、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３からなる
プリチャージ回路PR1と、ＮチャネルトランジスタＮ
４，Ｎ５，Ｎ６及びＰチャネルトランジスタＰ７，Ｐ
８，Ｐ９からなるセンスアンプ回路SA1と、Ｎチャネル
トランジスタＮ１０，Ｎ１１からなるコラムゲートＣＬ
Ｇと、別のビット線トランスファーゲートBLT2、/BLT2
とが設けられる。
【００３２】プリチャージ回路ＰＲ１は、プリチャージ
信号であるイコライズ信号EQ12をＨレベルにすることに
より、トランジスタＮ３によりビット線対間を短絡し、
トランジスタＮ１，Ｎ２によりビット線対BL1、/BL1を
プリチャージ電圧VBLにプリチャージする。また、セン
スアンプ回路SA1では、トランジスタＮ４がグランド電
位Ｖssに、トランジスタＰ９がＨレベル側のセル電圧で
ある降圧された内部電源Ｖii（又は外部電源Ｖcc）に、
それぞれ接続される。そして、センスアンプ活性化信号
SAE12及び/SAE12が、それぞれＨレベル及びＬレベルに
なることにより、センスアンプ回路SA1は活性化され
る。また、コラム選択信号ＣＬがＨレベルになると、コ
ラムゲートCLGは導通し、ビット線対BL1、/BL1がデータ
バス線対DB、/DBに接続される。
【００３３】図２は、本実施の形態例におけるツインセ
ルＤＲＡＭの読み出し及び書き込み動作の波形図であ
る。図２（Ａ）が読み出し動作を、図２（Ｂ）が書き込
み動作をそれぞれ示す。図中、横軸は時間、縦軸は電圧
を示し、ここでの例では、Ｈレベル側のビット線電圧が
内部電源Ｖii、Ｌレベル側のビット線電圧がグランド電
圧Ｖss、ビット線プリチャージレベルがそれらの中間の
Ｖii／２、そして、ワード線ＷＬの駆動レベルが昇圧さ
れた電圧Ｖppにそれぞれ設定される。
【００３４】図２（Ａ）に示される通り、読み出し動作
では、ビット線対BL、/BLがプリチャージレベルＶii／
２にプリチャージされて、イコライズ信号EQ12がＬレベ
ルに下がり、プリチャージ回路PR1が非活性化される。
また、非選択側のメモリセルアレイに対応するアイソレ
ーション信号ISO2もＬレベルに下がり、ビット線トラン
スファーゲートBLT2、/BLT2が非導通になる。
【００３５】この状態で、ワード線WL（例えばWL2）が
選択されると、ワード線ＷＬはグランド電圧Ｖssから、
昇圧電圧Ｖppまで駆動される。それに応答して、１対の
メモリセルMC21、/MC21のセルトランジスタが導通す
る。今仮に、メモリセルMC21側にＨレベル、メモリセル
/MC21側にＬレベルが記録されていたとすると、それに
伴い、ビット線BL1がプリチャージレベルＶii／２から
微少電圧上昇し、ビット線/BL1がプリチャージレベルＶ
ii／２から微少電圧下降する。これらの微少電圧は、セ
ル電圧をセルキャパシタの容量とビット線の寄生容量と
の比により分配した電圧である。
【００３６】ビット線対BL1、/BL1に電圧差が発生した
ところで、センスアンプ活性化信号SAE、/SAEがそれぞ
れＨレベル、Ｌレベルになり、センスアンプ回路SA1が
活性化される。それにより、ビット線対BL1、/BL1がそ
れぞれＨレベル、Ｌレベルに増幅され、それに伴いメモ
リセル内のセル電圧ST、/STもＨレベル（内部電源Ｖi
i）、Ｌレベル（グランド電位Ｖss）に駆動される。
【００３７】やがて、ワード線WL2がＬレベルに下がっ
て、再書き込み（restore）された相補データが１対の
メモリセルに保持される。その後、センスアンプ活性化
信号SAE12、/SAE12がそれぞれＬレベル、Ｈレベルにさ
れ、イコライズ信号EQ12とアイソレーション信号ISO2が
共にＨレベルにされ、ビット線対がプリチャージされ
る。
【００３８】図２（Ａ）から明らかな通り、相補データ
が１対のメモリセルに記録され、それらがビット線対に
読み出されるので、ワード線ＷＬが立ち上がった状態で
は、ビット線対に従来例よりもより大きな電圧差が発生
する。従って、センスアンプのセンス、増幅動作が高速
化され、また誤り読み出しが少なくなる。
【００３９】図２（Ｂ）に示される書き込み動作は、次
の通りである。ここでは、読み出しと同様に、メモリセ
ルMC21にＨレベル、/MC21にＬレベルが記録されてい
て、その１対のメモリセルMC21、/MC21に反転データが
書き込まれる場合を説明する。プリチャージ動作が終了
し、ワード線WLが駆動され、センスアンプSA1が活性化
されるまでは、上記の読み出し動作と同じである。この
状態で、コラムゲートＣＬＧが導通し、データバス線対
DB、/DBに接続された図示しない書き込みアンプによっ
て、ビット線対が反転駆動されると、図示される通り、
ビット線対BL、/BL及びセル電圧ST、/STのレベルが反転
する。その後、ワード線WLがＬレベルに下がり、書き込
まれた相補データが１対のメモリセルに保持される。そ
の後、センスアンプ活性化信号SAE12、/SAE12がそれぞ
れＬレベル、Ｈレベルにされ、イコライズ信号EQ12とア
イソレーション信号ISO2が共にＨレベルにされ、ビット
線対がプリチャージされる。
【００４０】図１及び図２に示される通り、ワード線WL
2が選択される場合は、１対のメモリセルは、ビット線
対BL1、/BL1及びBL3、/BL3に接続され、ビット線対BL
0、/BL0及びBL2、/BL2にメモリセルは接続されない。従
って、図１の左側のセンスアンプブロック群S/A0、S/A2
は活性化される必要はなく、図１の右側のセンスアンプ
ブロック群S/A1、S/A3側が活性化されるだけでよい。
【００４１】従って、ワード線WL0,1、WL4,5が選択され
る場合は、ビット線対BL0、/BL0、BL2、/BL2に１対のメ
モリセルの相補データが読み出され、左側のセンスアン
プS/A0、S/A2が活性化されて、ビット線対が駆動され
る。一方、ビット線対BL1、/BL1、BL3、/BL3のメモリセ
ルは選択されず、右側のセンスアンプS/A1、S/A3は活性
化されず、ビット線対BL1、/BL1、BL3、/BL3はプリチャ
ージレベルに維持される。ワード線WL2,3が選択される
場合は、右側のセンスアンプが活性化され、左側のセン
スアンプは非活性状態を維持する。
【００４２】図３は、メモリセルの耐リーク特性を示す
動作波形図である。図３（Ａ）は従来のＤＲＡＭの耐リ
ーク特性を、図３（Ｂ）は本実施の形態例におけるツイ
ンセルＤＲＡＭの耐リーク特性をそれぞれ示す。ここ
で、耐リーク特性とは、メモリセルのＰＮ接合等のリー
ク電流によりＨレベル側のセル電圧ＳＴが低下しても、
そのセルのＨレベルを読み出すことができる特性をい
う。図３（Ａ）及び（Ｂ）には、それぞれＨレベル側の
セル電圧ＳＴが低下した時の読み出し動作の波形図が示
される。
【００４３】図３（Ａ）に示される通り、従来のＤＲＡ
Ｍでは、Ｈレベル側のセル電圧ＳＴがリーク電流により
低下しても、ビット線のプリチャージレベルＶii／２よ
りも所定の電圧ΔＶより高いレベルＶ１以上であれば、
そのＨレベルがセンスアンプにより検出される。ここ
で、セルキャパシタの容量をＣs、ビット線の寄生容量
をＣblとすると、Ｈレベル側のビット線のセル電圧ＳＴ
が電圧Ｖ１まで低下した状態で、ワード線ＷＬが駆動さ
れてセルトランジスタが導通すると、ビット線対BL、/B
L間の電圧差ΔＶBLは、ΔＶBL＝ΔＶ＊Ｃｓ／（Ｃｓ＋
Ｃbl）となる。
【００４４】これに対して、図３（Ｂ）に示される通
り、本実施の形態例のツインセルＤＲＡＭでは、Ｈレベ
ル側のセル電圧は、リーク電流によりビット線のプリチ
ャージレベルＶii／２より低い電圧Ｖ２まで低下して
も、正常に読み出すことができる。つまり、ツインセル
ＤＲＡＭでは、常にＬレベルがいずれか一方のメモリセ
ルに記録されるので、それを利用して正常に読み出すこ
とができ、リーク電流の影響を受けにくい構成になる。
【００４５】Ｌレベル側のセル電圧/STは、グランド電
圧Ｖssにあり、リーク電流によるレベルの変動はない。
それに対して、Ｈレベル側のセル電圧STが低下して、ビ
ット線プリチャージレベルVii／２より低く、しかしグ
ランド電圧ＶssよりもΔＶだけ高い電圧Ｖ２まで低下し
たとする。この場合、Ｌレベル側のセル電圧/STによ
り、ビット線/BLの電圧が、プリチャージ電圧Ｖii／２
とグランド電圧との電圧差に応じた電圧だけ低下する。
これに対して、Ｈレベル側のセル電圧STが電圧Ｖ２まで
低下しているので、ビット線BLの電圧は、プリチャージ
電圧Ｖii／２と低下した電圧Ｖ２との差電圧に応じた電
圧だけ低下する。結局、両ビット線対BL、/BLとの間の
電圧差ΔVBLは、従来例と同様に、ΔＶBL＝ΔＶ＊Ｃｓ
／（Ｃｓ＋Ｃbl）となる。
【００４６】即ち、ツインセルＤＲＡＭの場合は、必ず
Ｌレベル（グランド電圧Ｖss）が一方のメモリセルに保
持されているので、上記の通り、従来例のＤＲＡＭより
耐リーク特性が向上する。このことは、逆に言えば、こ
の耐リーク特性を利用すれば、ＤＲＡＭに特有のリフレ
ッシュ動作は、Ｈレベル側のセル電圧が、図３（Ｂ）に
示されたように、ビット線プリチャージレベルよりも低
いレベル（例えばＶ２）に低下した後に行っても良いこ
とを意味する。従って、ツインセルＤＲＡＭは、リフレ
ッシュ動作のサイクル時間を、従来のＤＲＡＭに比較し
てより長く設定しても良いことを意味する。リフレッシ
ュサイクルを長くすることにより、全体の消費電力を大
幅に削減することができる。
【００４７】しかも、セル電圧のリーク特性は、より高
い電圧の時は大きなリーク電流が流れ急激に低下する
が、セル電圧が低下するとそのリーク電流は少なく、レ
ベルの低下速度も遅くなる。従って、ツインセルＤＲＡ
Ｍの場合のリフレッシュサイクルは、従来のＤＲＡＭよ
りも２倍以上の３〜５倍以上に長くすることが可能であ
る。
【００４８】図３の動作特性から明らかな通り、本実施
の形態例におけるツインセルＤＲＡＭでは、Ｈレベル側
のセル電圧がビット線のプリチャージレベルより低くな
った後に、リフレッシュ動作を行う構成を有する。かか
る構成にすることにより、全体の消費電力を従来例より
削減することができる。これは、セルのリーク特性に応
じてリフレッシュサイクルを設定することにより実現で
きる。
【００４９】図４は、本実施の形態例における別のツイ
ンセルＤＲＡＭの動作波形図である。図４（Ａ）には、
従来例のＤＲＡＭの読み出し動作が、図４（Ｂ）には本
実施の形態例のツインセルＤＲＡＭの読み出し動作がそ
れぞれ示される。
【００５０】図３では、ツインセルＤＲＡＭが常にＬレ
ベルのデータをいずれか一方のメモリセルに記録してい
ることを利用して、リフレッシュサイクルを従来例より
も長くする構成を示した。それに対して、図４では、ツ
インセルＤＲＡＭが常にＬレベルのデータをいずれか一
方のメモリセルに記録していることを利用して、Ｈレベ
ル側のセル電圧を、Ｈレベル側のビット線レベルよりも
低くする構成を有する。具体的には、ワード線駆動レベ
ルを、図４（Ａ）に示されるような従来例の昇圧レベル
Ｖppではなく、図４（Ｂ）に示されるような低いレベル
にする。Ｈレベル側のセル電圧STは、ワード線WLの駆動
レベルからセルトランジスタの閾値電圧Ｖth分低いレベ
ルになり、セル電圧STは、Ｈレベル側のビット線レベル
Ｖiiよりも低くなる。
【００５１】図４（Ａ）に示された従来のＤＲＡＭは、
ビット線のプリチャージレベルＶii／２がセンスアンプ
のレファレンス電圧になる。従って、Ｈレベル側のセル
電圧ＳＴは、できるだけ高い電圧にすることが望まし
い。その為に、従来例では、ワード線WLの駆動レベル
を、Ｈレベル側のビット線レベルＶiiより少なくともセ
ルトランジスタの閾値電圧Ｖth高い昇圧電圧Ｖppにして
いる。即ち、ワード線の駆動レベルＶppは、Ｈレベル側
のビット線レベルＶiiよりも閾値電圧Ｖth以上（Ｖ３）
高いレベルに設定される。その分、ワード線駆動のため
の電力消費が避けられない。
【００５２】それに対して、図４（Ｂ）のツインセルＤ
ＲＡＭでは、ワード線駆動レベルを、従来例より低いレ
ベルにしている。その結果、Ｈレベル側のセル電圧ST
は、ワード線駆動レベルよりも閾値電圧Ｖth分低いレベ
ルになる。逆に言えば、ワード線駆動レベルとＨレベル
側のビット線レベルとの差電圧Ｖ４は、セルトランジス
タの閾値電圧Ｖthより低い電圧になる。
【００５３】上記のようにワード線駆動レベルを低下さ
せて、Ｈレベル側のセル電圧STをＨレベル側ビット線レ
ベルよりも低くしても、ツインセルＤＲＡＭの場合は、
正常に読み出すことができる。ツインセルＤＲＡＭの場
合は、常にＬレベルがいずれか一方のメモリセルに保持
される。従って、ワード線の駆動に応答して、Ｌレベル
を保持するメモリセル側のビット線/BLは、そのＬレベ
ルに応じて所定電圧だけ低下する。また、Ｈレベルを保
持するメモリセル側のビット線BLは、その低下したＨレ
ベルに応じて所定電圧だけ上昇する。この時のビット線
対に生成される差電圧は、図４（Ａ）の場合のビット線
対の差電圧よりむしろ大きい。従って、Ｈレベル側セル
電圧が低下したツインセルＤＲＡＭであっても、十分に
データを読み出すことができる。
【００５４】この実施例では、ワード線駆動レベルを低
下させているので、ワード線駆動に伴う消費電力を、従
来例よりも少なくすることができる。ワード線駆動レベ
ルは、Ｈレベル側のビット線電位である内部電源Ｖiiに
しても良い。即ち、ワード線はビット線と同じスイング
レベルを有することになり、大幅に電力を省力化するこ
とができる。
【００５５】図５は、本実施の形態例における更に別の
ツインセルＤＲＡＭの動作波形図である。このツインセ
ルＤＲＡＭでは、センスアンプの活性化のタイミング
が、選択されたワード線WLが駆動レベルに達する前に、
設定される。即ち、図５（Ａ）に示した従来のＤＲＡＭ
では、ワード線WLが駆動レベルである昇圧電圧Ｖppに駆
動されて、Ｈレベル側のセル電圧STが十分ビット線BLに
読み出された後に、センスアンプが活性化される。それ
に対して、図５（Ｂ）に示した本実施の形態例のツイン
セルＤＲＡＭでは、常にＬレベルがいずれかのメモリセ
ルに記録されることを利用して、ワード線WLが駆動レベ
ルである昇圧電圧Ｖppに達する前の早いタイミングで、
センスアンプが活性化される。つまり、図中の矢印ｔSA
に示される通り、活性化信号SAE、/SAEのタイミングが
早くなる。
【００５６】従来のＤＲＡＭでは、ワード線WLを駆動し
ても、レファレンス側のビット線/BLのレベルは、プリ
チャージレベルＶii／２から変動しない。従って、ビッ
ト線対間の電圧差ΔＶは、Hレベル側のセル電圧STに応
じて変化するビット線BL側の電圧上昇によって生成され
る。従って、従来のＤＲＡＭは、ワード線ＷＬを十分に
駆動レベルまで引き上げて、セル電圧STによるビット線
BLレベルの上昇が完了するまで、即ち、セル電圧STとビ
ット線レベルとが一致するまで待ってから、センスアン
プを活性化する。図中、WL−SAE wait timeと示した時
間が、ワード線ＷＬの駆動からセンスアンプ活性化まで
の時間である。
【００５７】それに対して、ツインセルＤＲＡＭでは、
選択されたワード線ＷＬが駆動レベルＶppまで上昇する
前に、センスアンプ活性化信号SAE、/SAEをＨレベル及
びＬレベルにしてセンスアンプを活性化する。ワード線
WLのレベルが、グランド電圧Ｖssよりセルトランジスタ
の閾値電圧Ｖthだけ高くなると、Ｌレベル側のセルトラ
ンジスタが導通し、ビット線/BLをプリチャージレベル
から低下させる。その後、ワード線WLがビット線プリチ
ャージレベルＶii／２よりセルトランジスタの閾値電圧
Ｖthだけ高くなると、Ｈレベル側のセルトランジスタが
導通し、ビット線BLをプリチャージレベルから上昇させ
る。
【００５８】セルに記憶されたデータを読み出すために
は、Ｌレベル側のセル電圧によるビット線のレベルの低
下が終了していれば足りるので、Ｈレベル側のセル電圧
によるビット線BLのレベルの上昇が終了することを待つ
ことなく、センスアンプを活性化することができるので
ある。図５（Ｂ）に示される通り、Hレベル側のセル電
圧STが、ビット線BLと同じ電位になる前に、センスアン
プを活性化することが可能である。つまり、従来例より
も矢印ｔSA分だけセンスアンプの活性化タイミングを早
めることができる。
【００５９】図３（Ｂ）に示したように、Ｈレベル側の
セル電圧がリーク電流によりプリチャージレベルより更
に低く低下した場合は、ワード線WLの駆動に応答して、
そのセル電圧の低下によってビット線BLのレベルも低下
する。この場合は、図５（Ｂ）の如く、センスアンプの
活性化タイミングを早めることにより、ビット線対間の
差電圧が大きい状態で、センスアンプを活性化させ、セ
ンス動作及び増幅動作を行うことができ、読み出し感度
の点でより好ましい。
【００６０】図６，７は、図１のツインセルＤＲＡＭの
詳細回路図である。図６には、左側にセンスアンプ群、
右側にセルアレイBlock-Bが示され、図７には、左側に
図６と同じセルアレイBlock-B、右側にセンスアンプ群
が示される。従って、図６，７を組み合わせることによ
り、図１に示した、セルアレイの両側にセンスアンプ群
が配置される構成が示される。また、図６のセンスアン
プ群の左側には、図示しない別のセルアレイBlock-Aが
配置され、図７のセンスアンプ群の右側には、図示しな
い別のセルアレイBlock-Cが配置される。つまり、セル
アレイBlock-A,BがセンスアンプS/A(i-2),(i-1)を共有
し、セルアレイBlock-B,CがセンスアンプS/A(i),(i+1)
を共有している。
【００６１】図中、セルアレイBlock-Bは、図１のセル
アレイと同じ配置になっており、メモリセルとビット線
対には同じ引用番号を与えているが、ワード線について
は異なる引用番号を与えている。また、ワードドライバ
ＷＤとして例示的に６個のANDゲートが示されている。
セルアレイBlock-B内には、第１のビット線BL1、第２の
ビット線BL0、第３のビット線/BL1、第４のビット線/BL
0が順番に配列され、第１、第３のビット線BL1,/BL1か
らなる第１のビット線対が、セルアレイの右側にあるセ
ンスアンプS/A(i),(i+1)に接続され、第２、第４のビッ
ト線BL0,/BL0からなる第２のビット線対が、セルアレイ
の左側にあるセンスアンプS/A(i-2),(i-1)に接続され
る。ビット線BL3,BL2,/BL3,/BL2も同じである。
【００６２】セルアレイのメモリセルの配置から明らか
な通り、第２のワード線群WLxx00、WLxx01、WLxy00、WL
xy01のいずれかが選択されて駆動されると、第２のビッ
ト線対BL0,/BL0にメモリセルのデータが読み出される。
従って、その場合は、左側のセンスアンプ群S/A(i-2),
(i-1)が活性化される。従って、センスアンプ制御回路S
AC1が、ＡＮＤゲート１０，１２により生成される行ア
ドレス/RA1とセルアレイ選択信号Block-A,Bの論理和信
号により活性化され、タイミング信号φ１，φ２に応答
してプリチャージ回路PRの非活性化とセンスアンプS/A
の活性化を制御する。例えば、ワード線WLxx00が選択さ
れるときは、行アドレス/RA1がＨレベルになり、セルア
レイ選択信号Block-BもＨレベルになる。従って、ANDゲ
ート１２の出力がＨレベルになり、ビット線トランスフ
ァー信号ISO(i-1)がＨレベルになり、第２のビット線対
BL0,/BL0,BL2,/BL2をセンスアンプ群S/A(i-2),(i-1)に
接続する。そして、プリチャージ回路PRを非活性するタ
イミング信号φ１に応答して、ANDゲート１６の出力が
Ｈレベル、インバータ１７の出力がＬレベルになり、セ
ンスアンプ群S/A(i-2),(i-1)内のプリチャージ回路PRが
非活性になる。その後、センスアンプ活性化タイミング
信号φ２に応答して、ANDゲート１８の出力がＨレベル
になり、センスアンプ群S/A(i-2),(i-1)内のセンスアン
プS/Aが活性化される。その結果、第２のビット線対BL
0,/BL0,BL2,/BL2を駆動する。
【００６３】この時、行アドレスRA1がＬレベルである
ので、その行アドレスRA1とセルアレイ選択信号Block-B
が入力されるANDゲート２０の出力がＬレベルのままと
なり、また、非選択のセルアレイBlock-Cの信号もＬレ
ベルであるので、ANDゲート２２の出力もＬレベルのま
まとなり、その結果、ORゲート２４の出力がＬレベルと
なり、図７に示される右側のセンスアンプ群S/A(i),(i+
1)は非活性状態を維持する。このセンスアンプ群の非活
性により、第１のビット線対BL1,/BL1,BL3,/BL3はプリ
チャージレベルVii/2を維持する。
【００６４】上記の第２のワード線群のいずれかが選択
されるとき、左側のセンスアンプ群が活性化され、右側
のセンスアンプ群が非活性に維持されることにより、次
の動作上のメリットを有する。即ち、左右のセンスアン
プ群のうち、一方のセンスアンプ群のみが活性化して駆
動するので、センスアンプにより消費される電力は半分
で良い。また、第２のビット線対BL0,/BL0,BL2,/BL2が
左のセンスアンプにより駆動されるとき、それら第２の
ビット線対の間に配置されている第１のビット線対BL1,
/BL1,BL3,/BL3がプリチャージレベルVii/2に維持される
ので、第２のビット線対への隣接するビット線からのク
ロストークの影響が抑えられる。つまり、第２のビット
線対に対して、第１のビット線対がシールド線の役割を
持つことになる。この隣接するビット線からのノイズが
抑えられることにより、センスアンプの動作マージンが
広くなり、リフレッシュサイクルをより長くすることが
できる。リフレッシュサイクルがより長くなることによ
り、より消費電力が抑えられる。
【００６５】逆に、第１のワード線群WLxx10、WLxx11の
いずれかが選択されて駆動される場合は、第１のビット
線対BL1,/BL1,BL3,/BL3に１対のメモリセルのデータが
読み出され、右側のセンスアンプ群S/A(i),(i+1)がセン
スアンプ制御回路SAC2により活性化される。一方、左側
のセンスアンプ群S/A(i-2),(i-1)は非活性状態を維持さ
れる。従って、第１のビット線対BL1,/BL1,BL3,/BL3は
Ｈ、Ｌレベルに駆動されるが、第２のビット線対BL0,/B
L0,BL2,/BL2はプリチャージレベルに維持される。従っ
て、上記と同様に、第２のビット線対がシールド線の機
能をして、第１のビット線対を駆動するセンスアンプの
動作マージンを広くする。センスアンプ制御回路SAC2も
前述のセンスアンプ制御回路SAC1と同じ構成であり、同
じ動作をする。
【００６６】以上の実施の形態例で示した通り、ツイン
セルＤＲＡＭは、１ビットのデータを、相補データにし
て１対のメモリセルに保持させる。従って、常にいずれ
か一方にＬレベルを保持したメモリセルが存在する。こ
の特性を利用することにより、第１に、Ｈレベル側のセ
ル電圧がプリチャージレベルより低く低下しても、正常
に読み出すことができる。従って、その分リフレッシュ
サイクルを長く設定することが可能になる。
【００６７】第２に、Ｈレベル側のセル電圧を低くして
も読み出し動作に支障はないので、Ｈレベル側のセル電
圧をビット線のＨレベルよりも低くすることができ、そ
れに伴い、ワード線の駆動レベルをＨレベル側のビット
線レベルに対して閾値電圧以上に高くする必要がなくな
る。
【００６８】第３に、Ｈレベル側のセル電圧によるビッ
ト線レベルの変化を必要としないので、ワード線が駆動
レベルに達する前に、センスアンプを活性化することも
可能になる。
【００６９】第１又は第２の構成にすることで、消費電
力を節約することができるのに対して、第３の構成にす
ることで、読み出し又は書き込み動作を高速化すること
ができる。メモリ回路全体のバランスを考慮して、いず
れかの構成、またはそれらの組み合わせを適宜選択する
ことができる。
【００７０】第４に、読み出し又は書き込み時に、セル
アレイの両側に設けられたセンスアンプ群の一方のみが
活性化し、他方のセンスアンプ群は非活性状態に維持さ
れるので、センスアンプの駆動に伴う消費電力を少なく
することができる。
【００７１】第５に、第１のビット線対が駆動されると
きに、その間に配置された第２のビット線対はプリチャ
ージレベルに維持されるので、シールド線として機能
し、センスアンプの動作マージンを大きくすることがで
きる。従って、リフレッシュサイクルを長くすることが
でき、消費電力を抑えることができる。
【００７２】図８は、更に別のツインセルＤＲＡＭの構
成を示す図である。図１の例では、ワードドライバＷＤ
が１つのワード線を選択して駆動すると、１対のメモリ
セルがビット線対にそれぞれ接続され、相補データに対
応してビット線対間に電圧差が生成された。図８の例で
は、１ビットの記憶データを相補データとして１対のメ
モリセルに記録することは同じであるが、その為にワー
ドドライバＷＤが１対のワード線を駆動して、１対のメ
モリセルをビット線対に接続する構成を有する。従っ
て、ワードドライバWDによるローアクセス動作では、ロ
ーアドレスに対して１対のワード線が同時に駆動され
る。
【００７３】即ち、図８中、ワードドライバＷＤが１対
のワード線WL1a、WL1bを同時に駆動すると、メモリセル
対MC10、/MC10、及びMC11、/MC11がそれぞれ同時にビッ
ト線対BL、/BLに接続される。それにより、相補データ
がそれらのビット線対に読み出され、或いは相補データ
がそれらのビット線対を介して上記メモリセル対MC10、
/MC10、及びMC11、/MC11に書き込まれる。これらのメモ
リセル対の読み出しは、センスアンプS/A1、S/A0により
行われる。この例の場合は、常に１対のワード線を駆動
して相補データを保持する１対のメモリセルを選択しな
ければならない。但し、それ以外の構成は、図１のメモ
リ回路と同じである。
【００７４】図８の例では、読み出し時または書き込み
時に両側のセンスアンプを活性化する必要がある。従っ
て、セルアレイのメモリセルの配置を変更することによ
り、１対のワード線を駆動した時に、第１のビット線対
にのみ相補データが読み出され、第２のビット線対に相
補データが読み出されないようにすることで、図１の例
と同様に、一方のセンスアンプ群のみを活性化すること
ができる。
【００７５】図８に示された別の実施例の場合でも、リ
フレッシュサイクルを短くしたり、ワード線駆動レベル
を低くしたり、センスアンプの活性化のタイミングをワ
ード線が駆動レベルに達する前に早めたりすることがで
きる。従って、消費電力の低下または読み出し、書き込
み動作の高速化を達成することができる。
【００７６】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【００７７】
【発明の効果】以上、本発明によれば、１対のメモリセ
ルに相補データを保持するようにしたので、従来の１ト
ランジスタ・１キャパシタ型のメモリセルを利用したセ
ルアレイをそのまま使用して、読み出し感度が高く、そ
れに伴い消費電力が低い、或いは高速動作が可能なメモ
リセルを実現することができる。更に、ワード線を駆動
した時に第１のビット線対にデータが読み出され、セン
スアンプにより駆動されるが、第２のビット線対にはデ
ータが読み出されずにプリチャージレベルに維持され
る。従って、センスアンプの消費電力を減らし、第２の
ビット線対のシールド効果により第１のビット線対への
クロストークを減らすことができる。
【００７８】１ビットのデータを記録するのに、１対の
メモリセルを必要とするが、ＤＲＡＭの大容量化の特質
を利用することで、メモリ容量をそれほど損なうことな
く、低消費電力化又は高速化を図ることができる。
【図面の簡単な説明】
【図１】本実施の形態例におけるメモリ回路の構成図で
ある。
【図２】本実施の形態例におけるツインセルＤＲＡＭの
読み出し及び書き込み動作の波形図である。
【図３】メモリセルの耐リーク特性を示す動作波形図で
ある。
【図４】本実施の形態例における別のツインセルＤＲＡ
Ｍの動作波形図である。
【図５】本実施の形態例における更に別のツインセルＤ
ＲＡＭの動作波形図である。
【図６】図１のツインセルＤＲＡＭの詳細回路図であ
る。
【図７】図１のツインセルＤＲＡＭの詳細回路図であ
る。
【図８】更に別のツインセルＤＲＡＭの構成を示す図で
ある。
【図９】従来のＤＲＡＭの構成図である。
【符号の説明】
ＭＣ メモリセル MC、/MC １対のメモリセル ＷＬ ワード線 WLxx00、WLxx01、WLxy00、WLxy01 第１のワード線群 WLxx10、WLxx11 第２のワード線群 ＢＬ、／ＢＬ ビット線対 BL0,/BL0 第１のビット線対 BL1,/BL1 第２のビット線対 Ｓ／Ａ センスアンプブロック ＳＡ センスアンプ回路 ＰＲ プリチャージ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 公昭 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宮保 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有するメモリ回路にお
    いて、 順番に配置された第１、第２、第３、第４のビット線を
    有する複数のビット線グループと、 前記第１及び第３のビット線からなる第１のビット線対
    との交差位置の１対のメモリセルに接続される第１のワ
    ード線群と、 前記第２及び第４のビット線からなる第２のビット線対
    との交差位置の１対のメモリセルに接続される第２のワ
    ード線群とを有するメモリセルアレイと、 前記メモリセルアレイの一方側に配置され、前記第１の
    ビット線対にそれぞれ接続される第１のセンスアンプ群
    と、 前記メモリセルアレイの他方側に配置され、前記第２の
    ビット線対にそれぞれ接続される第２のセンスアンプ群
    とを有し、 １つのワード線の駆動に応答して、記憶データに対応す
    る相補データが前記ビット線対から前記１対のメモリセ
    ルに書き込まれ、更に、１つのワード線の駆動に応答し
    て、前記１対のメモリセルに記憶された前記相補データ
    が前記ビット線対に読み出され、 前記第１のワード線群のいずれかのワード線が駆動され
    る時に、前記第１のセンスアンプ群が活性化されて前記
    第１のビット線対が逆相に駆動され、前記第２のセンス
    アンプ群が非活性に維持されて前記第２のビット線対が
    プリチャージレベルに維持され、 前記第２のワード線群のいずれかのワード線が駆動され
    る時に、前記第２のセンスアンプ群が活性化されて前記
    第２のビット線対が逆相に駆動され、前記第１のセンス
    アンプ群が非活性に維持されて前記第１のビット線対が
    プリチャージレベルに維持されることを特徴とするメモ
    リ回路。
  2. 【請求項２】請求項１において、 更に、前記ビット線対をプリチャージレベルにプリチャ
    ージするプリチャージ回路を有し、 前記１対のメモリセルに書き込まれる相補データに対応
    する電圧は、前記プリチャージレベルより高い第１の電
    圧と、前記プリチャージレベルより低い第２の電圧であ
    ることを特徴とするメモリ回路。
  3. 【請求項３】請求項２において、 リフレッシュ動作は、少なくとも１対のメモリセル内に
    おける前記第１の電圧が前記プリチャージレベルより低
    くなった後に、行われることを特徴とするメモリ回路。
  4. 【請求項４】請求項２において、 前記センスアンプは、前記ビット線対の一方をＨレベル
    に他方をＬレベルに増幅し、 前記メモリセルに書き込みされるＨレベル側のセル電圧
    が、前記ビット線対のＨレベルよりも低くなるように、
    選択された前記ワード線の駆動レベルが設定されている
    ことを特徴とするメモリ回路。
  5. 【請求項５】請求項２において、 選択された前記ワード線が所定の駆動レベルに達する前
    に、前記センスアンプが活性化されて、前記ビット線対
    の電位が増幅されることを特徴とするメモリ回路。
  6. 【請求項６】請求項１において、 前記第１のセンスアンプ群は、前記メモリセルアレイの
    選択信号と前記第１のワード線群の選択信号とに応答し
    て、活性化され、 前記第２のセンスアンプ群は、前記メモリセルアレイの
    選択信号と前記第２のワード線群の選択信号とに応答し
    て、活性化されることを特徴とするメモリ回路。
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