KR100709533B1 - 한 쌍의 셀에 데이터를 기억하는 동적램 - Google Patents

한 쌍의 셀에 데이터를 기억하는 동적램 Download PDF

Info

Publication number
KR100709533B1
KR100709533B1 KR1020000051001A KR20000051001A KR100709533B1 KR 100709533 B1 KR100709533 B1 KR 100709533B1 KR 1020000051001 A KR1020000051001 A KR 1020000051001A KR 20000051001 A KR20000051001 A KR 20000051001A KR 100709533 B1 KR100709533 B1 KR 100709533B1
Authority
KR
South Korea
Prior art keywords
pair
level
bit line
sense amplifier
bit
Prior art date
Application number
KR1020000051001A
Other languages
English (en)
Other versions
KR20010030185A (ko
Inventor
마쯔미야마사토
후지오카신야
사토흐기미아키
미야보도루
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20010030185A publication Critical patent/KR20010030185A/ko
Application granted granted Critical
Publication of KR100709533B1 publication Critical patent/KR100709533B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4013—Memory devices with multiple cells per bit, e.g. twin-cells

Abstract

본 발명은 소비전력을 절감하거나 또는 동작을 고속화한 신규 구성의 DRAM을 제공하는 것을 목적으로 한다.
본 발명은 기억해야 할 데이터를 상보 데이터로 한 쌍의 메모리 셀에 기억하고, 그 한 쌍의 메모리 셀이 워드선(WL)의 선택에 응답하여 공통의 감지 증폭기(SA)에 접속되는 한 쌍의 비트선(BL, /BL)에 접속되도록 구성하는 것을 특징으로 한다. 즉, 감지 증폭기에 접속되는 한 쌍의 비트선과 1개 또는 한 쌍의 워드선과의 교차 위치에 한 쌍의 메모리 셀이 배치되고, 그 워드선 또는 워드선쌍을 선택함으로써 한 쌍의 비트선으로부터 상보 데이터가 한 쌍의 메모리 셀에 기록되고, 또는 한 쌍의 비트선에 상보 데이터가 독출된다. 1비트의 기억 데이터에 대하여, 한 쌍의 메모리 셀에 H 레벨과 L 레벨이 기억되기 때문에, 독출 감도가 높아지고, 리프레시 사이클을 길게 할 수 있다. 더욱이, 본 발명에서는, 제1 비트선쌍을 구성하는 비트선이 제2 비트선쌍의 비트선을 사이에 끼워 띄엄띄엄 배치되고, 제1 비트선쌍의 감지 증폭기가 셀 어레이의 일측에 배치되며, 제2 비트선쌍의 감지 증폭기가 셀 어레이의 타측에 배치된다. 그리고, 선택되는 워드선에 따라 어느 한쪽 비트선쌍에 접속되는 감지 증폭기가 활성화되고, 다른쪽 비트선쌍에 접속되는 감지 증폭기는 비활성 상태로 유지되며, 다른쪽 비트선쌍이 프리차지 레벨로 유지된다. 이러한 구성에 의하여 독출 또는 기록시에 종래의 절반의 감지 증폭기군만이 활성화될 뿐이고 소비전력을 절감할 수 있는 동시에, 프리차지 레벨로 유지되는 다른쪽 비트선쌍이 감지 증폭기에 의해 구동되는 한쪽 비트선쌍을 보호하는 기능을 발휘하며, 비트선간의 누화를 줄여 한쪽 비트선쌍의 감지 증폭기의 동작 마진을 크게 할 수 있다.

Description

한 쌍의 셀에 데이터를 기억하는 동적램{DRAM FOR STORING DATA IN PAIRS OF CELLS}
도 1은 본 실시 형태예에 따른 메모리 회로의 구성도.
도 2는 본 실시 형태예에 따른 트윈 셀 DRAM의 독출 및 기록 동작의 파형도.
도 3은 메모리 셀의 누설 내성을 나타내는 동작 파형도.
도 4는 본 실시 형태예에 따른 다른 트윈 셀 DRAM의 동작 파형도.
도 5는 본 실시 형태예에 따른 또 다른 트윈 셀 DRAM의 동작 파형도.
도 6은 도 1의 트윈 셀 DRAM의 상세 회로도.
도 7은 도 1의 트윈 셀 DRAM의 상세 회로도.
도 8은 또 다른 트윈 셀 DRAM의 구성도.
도 9는 종래의 DRAM의 구성도.
〈도면의 주요부분에 대한 부호의 설명〉
MC : 메모리 셀
MC, /MC : 한 쌍의 메모리 셀
WL : 워드선
WLxx00, WLxx01, WLxy00, WLxy01 : 제1 워드선군
WLxx10, WLxx11 : 제2 워드선군
BL, /BL : 비트선쌍
BL0, /BL0 : 제1 비트선쌍
BL1, /BL1 : 제2 비트선쌍
S/A : 감지 증폭기 블록
SA : 감지 증폭기 회로
PR : 프리차지 회로
본 발명은 한 쌍의 셀에 데이터를 기억하는 동적 RAM(DRAM)에 관한 것으로, 트윈 셀(twin-cell) 구조로 구성함으로써 소비전력을 절감할 수 있거나 또는 동작을 고속화할 수 있는 DRAM에 관한 것이다. 본 명세서에서는 이러한 DRAM을 "트윈 셀 DRAM"이라 칭한다.
DRAM은 1개의 선택 트랜지스터(셀 트랜지스터)와 1개의 기억용 커패시터(셀 커패시터)로 이루어진 메모리 셀을 갖는 대용량 메모리로서, 컴퓨터의 캐시 메모리 등에 널리 이용되고 있다.
종래의 DRAM은 선택된 워드선을 구동함으로써 그 워드선에 접속되는 셀 트랜지스터를 도통하고, 셀 커패시터를 비트선에 접속하여, 셀 커패시터의 전하의 유무에 따라 비트선 전위를 상승 또는 하강시켜, 그 변화를 감지 증폭기로 독출한다. 그 경우, 독출 감도를 높이기 위해 감지 증폭기에 접속되는 다른쪽 비트선을 기준 전위로 이용한다.
즉, 종래의 DRAM은 데이터(1, 0)를 1개의 셀 커패시터에 전하를 축적하거나 또는 축적하지 않음으로써 기억한다. 그리고, 그 상태가 한쪽 비트선의 전위에 반영되고, 다른쪽 비트선의 전위를 기준 전위로 이용하여 셀의 기억 데이터가 감지 증폭기에 의해 독출된다.
도 9는 종래의 DRAM의 구성도이다. 도 9에서, 메모리 셀 어레이(MCA)의 양측에 감지 증폭기 회로를 내장하는 감지 증폭기 블록(S/A0, S/A1)이 배치된다. 메모리 셀 어레이(MCA) 내에는 복수의 워드선(WL0∼WL5)과, 그것에 교차하는 복수의 비트선쌍(BL0, /BL0 및 BL1, /BL1)이 배치되고, 이들의 교차 위치에는 셀 트랜지스터와 셀 커패시터로 이루어지는 메모리 셀(MC00∼)이 배치된다. 비트선쌍(BL0, /BL0)은 감지 증폭기 블록(S/A0)측에 접속되고, 비트선쌍(BL1,/BL1)은 감지 증폭기 블록(S/A1)측에 접속된다.
감지 증폭기 블록(S/A1)내에는 비트선 트랜스퍼 게이트(BLT1, /BLT1), 프리차지 회로(PR1), 감지 증폭기 회로(SA1) 및 컬럼 게이트(CLG)가 설치된다. 또한, 비트선 트랜스퍼 게이트(BLT2, /BLT2)는 우측의 도시하지 않은 메모리 셀 어레이내의 비트선쌍에 접속된다.
도 9의 종래의 DRAM에서의 독출 동작은 다음과 같다. 프리차지 기간에 있어서, 이퀄라이즈 신호(EQ12)의 활성화에 의해 비트선쌍(BL1, /BL1)이 프리차지 레벨로 프리차지된다. 이 프리차지 레벨은 통상, H 레벨측의 셀 전압 및 비트선 전압(Vii)과 L 레벨측의 접지 전압과의 중간 전압(Vii/2)이다. 다음에, 워드선(WL2)이 선택되어 구동되면, 메모리 셀(MC21, MC20)의 트랜지스터가 도통하고, 셀 전압에 따라 비트선(BL1, BL0)의 전위가 변화된다. 그리고, 감지 증폭기 블록(S/A1)내의 감지 증폭기(SA1)가 활성화 신호(SAE, /SAE)에 의해 활성화되어 비트선(BL1, /BL1)의 전압차가 검출되고, 감지 증폭기(SA1)에 의해 비트선쌍(BL1, /BL1)이 전원 전압(Vii) 또는 접지 전압(Vss)까지 증폭된다. 마지막으로, 컬럼 게이트(CLG)가 컬럼 선택 신호(CL)의 활성화에 의해 도통하고, 감지 증폭기에 의해 증폭된 전압이 데이터 버스선(DB, /DB)에 독출된다.
이윽고, 워드선(WL2)이 하강하고, 증폭된 비트선 전위가 메모리 셀(MC21)내에 유지되어 재기록이 행해지며, 감지 증폭기가 비활성화되어 비트선 프리차지가 행해진다.
전술한 바와 같이, 종래의 DRAM에서는, 데이터(1, 0)가 1개의 메모리 셀에 기억되고, 그 메모리 셀을 선택함으로써 한쪽 비트선의 전위가 변화하며, 다른쪽 비트선 전위를 기준 전위로 이용하여 감지 증폭기에 의해 기억 데이터가 독출된다.
이러한 구성으로 인해서, 종래의 DRAM에는 여러 가지 제약이 있다. 예컨대, H 레벨을 기억한 메모리 셀내의 셀 전압은 누설 전류에 의해 저하되었다고 해도, 기준 전압(Vii/2)보다 소정 전압 높은 레벨 이상으로 유지되어 있을 필요가 있다. H 레벨의 셀 전압이 그것보다 저하되면, 대응하는 비트선 전위를 충분히 상승시킬 수 없게 되고, 감지 증폭기에 의한 검출이 곤란해지기 때문이다. 그 때문에, 종래의 DRAM에서는, 누설 전류로 인한 데이터 독출 불량을 예방하기 위해서, 소정 시간 간격으로 리프레시 동작을 수행해야 한다.
또한, 종래의 DRAM에서는, H 레벨측의 셀 전압을 충분히 높이기 위해서, 워드선의 구동 전위를 H 레벨측의 셀 전압 또는 비트선 전압보다 셀 트랜지스터의 임계 전압 이상 만큼 높이는 것이 요구된다. H 레벨측의 셀 전압을 충분히 높임으로써, 독출시에 비트선의 전위를 충분히 상승시킬 수 있고, 감지 증폭기에 의해 독출할 수 있게 되기 때문이다. 또, 누설 전류에 의해 셀 전압이 저하되어도 비트선 프리차지 레벨(Vii/2)보다 소정 전압 이상 높으면, 전술한 바와 같이 비트선 전위를 충분히 상승시킬 수 있다.
또한, 종래의 DRAM에서는, 독출 동작에 있어서, 워드선을 충분히 높은 레벨로 구동하여 메모리 셀내의 전하를 비트선으로 충분히 인출한 후에, 감지 증폭기를 활성화시키는 것이 요구된다. 감지 증폭기에 의한 검출을 위해서는 H 레벨의 셀 전압에 대하여 비트선의 전위를 충분히 상승시킬 필요가 있기 때문이다. 이러한 동작은 동작의 저속화를 초래한다.
상기와 같은 빈도가 높은 리프레시 동작이나 워드선의 고전압화 등의 여러가지 제약은 소비전력의 증대를 초래하고 있다. DRAM은 미세 가공 기술의 진보에 따라 대용량화를 달성할 수 있었지만, 한편, 리프레시 동작에 의해 소비전력이 증가하는 단점은 아직 충분히 해결되지 않았다. 또한, 반대로 종래의 DRAM은 소비전력을 억제하면 동작이 지연되는 문제를 갖고 있다.
전술한 문제를 해결하는 DRAM으로서, 한 쌍의 메모리 셀에 상보 데이터를 기억하고, 독출시에 그 한 쌍의 메모리 셀을 선택하여 비트선쌍에 상보 데이터를 독 출하며, 그 비트선쌍을 감지 증폭기로 구동하는 트윈 셀 DRAM이 제안되고 있다. 예컨대, 일본 특허 공개 공보 소화 54-28252호(영국 특허 공개 1502334), 일본 특허 공개 공보 소화 55-157194호, 일본 특허 공개 공보 소화 61-34790호 및 일본 특허 공개 공보 평성 8-222706호(미국 특허 5661678)에 2개의 메모리 셀로 1개의 데이터를 기억하는 구성이 개시되어 있다.
그러나, 이들 선행 기술에는 단순히 1개의 데이터를 한 쌍의 메모리 셀에 기억하여 비트선쌍에 상보 데이터를 독출하고, 감지 증폭기에 의해 구동하는 것이 표시되고 있을 뿐이다. 이러한 선행 기술의 트윈 DRAM에서는, 확실히 감지 증폭기의 동작 마진이 커지고, 리프레시 사이클을 어느 정도 길게 할 수 있지만, 모든 감지 증폭기가 동시에 동작하거나 인접하는 비트선간의 누화에 따른 동작 마진의 저하 등의 문제가 남겨져 있다.
그래서, 본 발명의 목적은 저소비전력화한 신규 구조의 DRAM을 제공하는 데에 있다.
더욱이, 본 발명의 다른 목적은 리프레시 사이클을 보다 길게 하여 저소비전력화할 수 있는 신규 구조의 DRAM을 제공하는 데에 있다.
전술한 목적을 달성하기 위해서, 본 발명의 하나의 측면은 기억해야 할 데이터를 상보 데이터로 한 쌍의 메모리 셀에 기억하고, 그 한 쌍의 메모리 셀이 워드선의 선택에 응답하여 공통의 감지 증폭기에 접속되는 한 쌍의 비트선에 접속되도록 구성하는 것을 특징으로 한다. 즉, 감지 증폭기에 접속되는 한 쌍의 비트선과 하나의 워드선과의 교차 위치에 한 쌍의 메모리 셀이 배치되고, 그 워드선을 선택함으로써 한 쌍의 비트선으로부터 상보 데이터가 한 쌍의 메모리 셀에 기록되고, 또는 한 쌍의 비트선에 상보 데이터가 독출된다. 1비트의 기억 데이터에 대하여, 한 쌍의 메모리 셀에 H 레벨과 L 레벨이 기억되기 때문에, 후술하는 실시 형태예에서 설명하는 바와 같이, 독출 감도가 높아지고, 리프레시 사이클을 길게 할 수 있거나, 워드선 구동 레벨을 낮게 할 수 있거나 또는 감지 증폭기의 활성화 타이밍을 빠르게 할 수 있게 된다.
더욱이, 본 발명에서는, 제1 비트선쌍을 구성하는 비트선이 제2 비트선쌍의 비트선을 사이에 끼워 띄엄띄엄 배치되고, 제1 비트선쌍의 감지 증폭기가 셀 어레이의 일측에 배치되며, 제2 비트선쌍의 감지 증폭기가 셀 어레이의 타측에 배치된다. 그리고, 선택되는 워드선에 따라 어느 한쪽 비트선쌍에 접속되는 감지 증폭기가 활성화되고, 다른쪽 비트선쌍에 접속되는 감지 증폭기는 비활성 상태로 유지되며, 다른쪽 비트선쌍이 프리차지 레벨로 유지된다. 이러한 구성으로 함으로써 독출 또는 기록시에 종래의 절반의 감지 증폭기군만이 활성화될 뿐이고 소비전력을 절감할 수 있는 동시에, 프리차지 레벨로 유지되는 다른쪽 비트선쌍이 감지 증폭기에 의해 구동되는 한쪽 비트선쌍을 보호하는 기능을 발휘하며, 비트선간의 누화를 줄여 한쪽 비트선쌍의 감지 증폭기의 동작 마진을 크게 할 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 다른 측면은 복수의 메모리 셀을 갖는 메모리 회로에 있어서,
순서대로 배치된 제1, 제2, 제3, 제4 비트선을 갖는 복수의 비트선 그룹과,
상기 제1 및 제3 비트선으로 이루어지는 제1 비트선쌍과의 교차 위치의 한 쌍의 메모리 셀에 접속되는 제1 워드선군과,
상기 제2 및 제4 비트선으로 이루어지는 제2 비트선쌍과의 교차 위치의 한 쌍의 메모리 셀에 접속되는 제2 워드선군을 갖는 메모리 셀 어레이와,
상기 메모리 셀 어레이의 일측에 배치되고, 상기 제1 비트선쌍에 각각 접속되는 제1 감지 증폭기군과,
상기 메모리 셀 어레이의 타측에 배치되고, 상기 제2 비트선쌍에 각각 접속되는 제2 감지 증폭기군을 포함하며,
하나의 워드선의 구동에 응답하여 기억 데이터에 대응하는 상보 데이터가 상기 비트선쌍으로부터 상기 한 쌍의 메모리 셀에 기록되고, 또한 하나의 워드선의 구동에 응답하여 상기 한 쌍의 메모리 셀에 기억된 상기 상보 데이터가 상기 비트선쌍에 독출되며,
상기 제1 워드선군 중 어느 하나의 워드선이 구동될 때에, 상기 제1 감지 증폭기군이 활성화되어 상기 제1 비트선쌍이 역상으로 구동되고, 상기 제2 감지 증폭기군이 비활성으로 유지되어 상기 제2 비트선쌍이 프리차지 레벨로 유지되는 것을 특징으로 하는 메모리 회로이다.
전술한 발명에 있어서, 보다 바람직한 실시예에서는, 상기 비트선쌍을 프리차지 레벨로 프리차지하는 프리차지 회로를 더 포함하며,
상기 한 쌍의 메모리 셀에 기록되는 상보 데이터에 대응하는 전압은 상기 프리차지 레벨보다 높은 제1 전압과 상기 프리차지 레벨보다 낮은 제2 전압인 것을 특징으로 한다.
더욱 바람직한 실시예에서는, 상기에 있어서, 리프레시 동작은 적어도 한 쌍의 메모리 셀내에서의 상기 제1 전압이 상기 프리차지 레벨보다 낮아진 후에 행해지는 것을 특징으로 한다.
더욱 바람직한 실시예에서는, 상기에 있어서, 상기 감지 증폭기는 상기 비트선쌍의 한쪽을 H 레벨로 다른쪽을 L 레벨로 증폭하고, 상기 메모리 셀에 기록되는 H 레벨측의 셀 전압이 상기 비트선쌍의 H 레벨보다 낮아지도록 선택된 상기 워드선의 구동 레벨이 설정되어 있는 것을 특징으로 한다.
더욱 바람직한 실시예에서는, 상기에 있어서, 선택된 상기 워드선이 소정의 구동 레벨에 도달하기 전에, 상기 감지 증폭기가 활성화되어 상기 비트선쌍의 전위가 증폭되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시 형태예를 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 실시 형태예에 있어서의 메모리 회로의 구성도이다. 본 실시 형태예의 메모리 회로는 하나의 워드선의 구동에 응답하여 감지 증폭기에 접속되는 비트선쌍에 접속되는 한 쌍의 메모리 셀(트윈 셀)에 기억 데이터에 대응하는 상보 데이터가 기억된다. 이러한 트윈 셀 DRAM에서는, 메모리 셀 어레이의 비트선과 워드선 및 이들의 교차 위치의 메모리 셀의 배치는 도 9에 도시된 종래의 DRAM의 배치와 기본적으로 동일하다. 또한, 감지 증폭기 블록의 구성도 종래예와 동일하다.
단, 트윈 셀 DRAM이 종래예와 다른 것은 하나의 워드선의 구동에 응답하여 한 쌍의 메모리 셀이 감지 증폭기에 접속되는 비트선쌍에 동시에 접속되는 점이다. 그것을 위한 구체적인 구성의 차이는 도 9와 도 1에서 밝혀진 바와 같이, 도 9의 종래의 DRAM에서는, 위에서부터 연속하는 비트선쌍이 한쪽(우측) 감지 증폭기 블록(S/A1)에 접속되고 다음 연속하는 비트선쌍이 다른쪽(좌측) 감지 증폭기 블록(S/A0)에 접속되며, 도 1의 트윈 셀 DRAM에서는, 위에서부터 홀수 번째의 비트선의 쌍(BL1, /BL1)이 한쪽(우측) 감지 증폭기 블록(S/A1)에 접속되고 위에서부터 짝수 번째의 비트선의 쌍(BL0, /BL0)이 다른쪽(좌측) 감지 증폭기 블록(S/A0)에 접속된다.
도 1은 본 실시 형태예의 트윈 셀 DRAM의 구성을 설명한다. 메모리 셀 어레이(MCA)에는 6가닥의 워드선(WL0∼WL5)과, 8가닥의 비트선(BL0, /BL0∼BL3, /BL3)이 배치된다. 비트선쌍(BL0, /BL0)은 좌측의 감지 증폭기 블록(S/A0)측에 접속되고, 비트선쌍(BL1, /BL1)은 우측의 감지 증폭기 블록(S/A1)측에 접속되며, 또한 비트선쌍(BL2, /BL2)은 좌측의 감지 증폭기 블록(S/A2)측에 접속되고, 비트선쌍(BL3, /BL3)은 우측의 감지 증폭기 블록(S/A3)측에 접속된다.
워드선(WL0)이 선택되면, 한 쌍의 메모리 셀(MC00, /MC00)의 셀 트랜지스터가 도통하고, 이들의 셀 커패시터가 비트선쌍(BL0, /BL0)에 접속된다. 마찬가지로 워드선(WL1)이 선택되면, 한 쌍의 메모리 셀(MC10, /MC10)의 셀 트랜지스터가 도통하고, 이들의 셀 커패시터가 비트선쌍(BL0, /BL0)에 접속된다. 한편, 워드선(WL2)이 선택되면, 한 쌍의 메모리 셀(MC21, /MC21)의 셀 트랜지스터가 도통하고, 이들의 셀 커패시터가 비트선쌍(BL1, /BL1)에 접속된다. 마찬가지로 워드선(WL3)이 선 택되면, 한 쌍의 메모리 셀(MC31, /MC31)의 셀 트랜지스터가 도통하고, 이들의 셀 커패시터가 비트선쌍(BL1, /BL1)에 접속된다. 워드선(WL4 또는 WL5)이 선택되는 경우는, 한 쌍의 메모리 셀(MC40, /MC40 또는 MC50, /MC50)이 각각 비트선쌍(BL0, /BL0)에 접속된다.
각 한 쌍의 메모리 셀(MC00, /MC00, MC10, /MC10, MC21, /MC21, MC31, /MC31, MC40, /MC40 및 MC50, /MC50)은 각각 1비트의 데이터를 기억하는 기억 유닛을 구성한다. 그리고, 각 한 쌍의 메모리 셀은 기억되는 데이터에 대응하여 상보 데이터를 기억한다. 즉, 한 쌍의 메모리 셀의 한쪽에 H 레벨이 기록되는 경우는, 다른쪽에 L 레벨이 기록된다. 반대의 기억 데이터의 경우는, 한 쌍의 메모리 셀의 한쪽에 L 레벨이 기록되고, 다른쪽에 H 레벨이 기록된다. 그리고, 선택된 워드선을 구동하면, 한 쌍의 메모리 셀이 동시에 비트선쌍에 접속되고, 기록되어 있던 상보 데이터에 대응하여 그 비트선쌍의 전위에 소정의 전압차가 발생한다. 이 전압차가 감지 증폭기에 의해 검출되고, 비트선쌍의 전위가 증폭된다.
도 1에는 각 워드선을 구동하는 워드선 드라이버 회로(WD)가 도시된다. 또한, 도 1에는 우측의 감지 증폭기 블록(S/A1, S/A3) 회로가 도시되지만, 좌측의 감지 증폭기 블록(S/A0, S/A2)도 동일한 회로 구성을 갖고 있다. 감지 증폭기 블록(S/A1)을 대표하여 그 회로 구성을 설명하면, 감지 증폭기 블록(S/A1)내에는 아이솔레이션 신호(ISO1)에 의해 도통 또는 비도통으로 제어되는 비트선 트랜스퍼 게이트(BLT1, /BLT1)와, N 채널 트랜지스터(N1, N2, N3)로 이루어지는 프리차지 회로(PR1)와, N 채널 트랜지스터(N4, N5, N6) 및 P 채널 트랜지스터(P7, P8, P9)로 이루어지는 감지 증폭기 회로(SA1)와, N 채널 트랜지스터(N10, N11)로 이루어지는 컬럼 게이트(CLG)와, 다른 비트선 트랜스퍼 게이트(BLT2, /BLT2)가 설치된다.
프리차지 회로(PR1)는 프리차지 신호인 이퀄라이즈 신호(EQ12)를 H 레벨로 함으로써, 트랜지스터(N3)에 의해 비트선쌍간을 단락하고, 트랜지스터(N1, N2)에 의해 비트선쌍(BL1, /BL1)을 프리차지 전압(VBL)으로 프리차지한다. 또한, 감지 증폭기 회로(SA1)에서는, 트랜지스터(N4)가 접지 전위(Vss)에, 트랜지스터(P9)가 H 레벨측의 셀 전압인 강압된 내부 전원(Vii)[또는 외부 전원(Vcc)]에 각각 접속된다. 그리고, 감지 증폭기 활성화 신호(SAE12 및 /SAE12)가 각각 H 레벨 및 L 레벨이 됨으로써, 감지 증폭기 회로(SA1)는 활성화된다. 또한, 컬럼 선택 신호(CL)가 H 레벨이 되면, 컬럼 게이트(CLG)는 도통하고, 비트선쌍(BL1, /BL1)이 데이터선쌍(DB, /DB)에 접속된다.
도 2는 본 실시 형태예에 있어서의 트윈 셀 DRAM의 독출 및 기록 동작의 파형도이다. 도 2a가 독출 동작을 나타내고, 도 2b가 기록 동작을 나타낸다. 도면에서, 횡축은 시간, 종축은 전압을 나타내고, 여기서의 예에서는, H 레벨측의 비트선 전압이 내부 전원(Vii), L 레벨측의 비트선 전압이 접지 전압(Vss), 비트선 프리차지 레벨이 이들의 중간인 Vii/2, 그리고, 워드선(WL)의 구동 레벨이 승압된 전압(Vpp)으로 각각 설정된다.
도 2a에 도시된 바와 같이, 독출 동작에서는, 비트선쌍(BL, /BL)이 프리차지 레벨(Vii/2)로 프리차지되어 이퀄라이즈 신호(EQ12)가 L 레벨로 내려가고, 프리차지 회로(PR1)가 비활성화된다. 또한, 비선택측의 메모리 셀 어레이에 대응하는 아 이솔레이션 신호(IS02)도 L 레벨로 내려가고, 비트선 트랜스퍼 게이트(BLT2, /BLT2)가 비도통이 된다.
이 상태로 워드선(WL: 예컨대 WL2)이 선택되면, 워드선(WL)은 접지 전압(Vss)에서 승압 전압(Vpp)까지 구동된다. 그것에 응답하여 한 쌍의 메모리 셀(MC21, /MC21)의 셀 트랜지스터가 도통한다. 지금 만일, 메모리 셀(MC21)측에 H 레벨, 메모리 셀(/MC21)측에 L 레벨이 기록되어 있었다고 하면, 그것에 따른 비트선(L1)이 프리차지 레벨(Vii/2)로부터 미소 전압 상승하고, 비트선(/BL1)이 프리차지 레벨(Vii/2)로부터 미소 전압 하강한다. 이들 미소 전압은 셀 전압을 셀 커패시터의 용량과 비트선의 기생 용량의 비에 따라 분배한 전압이다.
비트선쌍(BL1, /BL1)에 전압차가 발생했기 때문에, 감지 증폭기 활성화 신호(SAE, /SAE)가 각각 H 레벨, L 레벨이 되고, 감지 증폭기 회로(SA1)가 활성화된다. 이것에 따라, 비트선쌍(BL1, /BL1)이 각각 H 레벨, L 레벨로 증폭되고, 그것에 따른 메모리 셀내의 셀 전압(ST, /ST)도 H 레벨[내부 전원(Vii)], L 레벨[접지 전위(Vss)]로 구동된다.
이윽고, 워드선(WL2)이 L 레벨로 내려가서 재기록(restore)된 상보 데이터가 한 쌍의 메모리 셀에 유지된다. 그 후, 감지 증폭기 활성화 신호(SAE12, /SAE12)가 각각 L 레벨, H 레벨이 되고, 이퀄라이즈 신호(EQ12)와 아이솔레이션 신호(IS02)가 모두 H 레벨이 되며, 비트선쌍이 프리차지된다.
도 2a로부터 밝혀진 바와 같이, 상보 데이터가 한 쌍의 메모리 셀에 기록되고, 이들이 비트선쌍에 독출되기 때문에, 워드선(WL)이 상승한 상태에서는, 비트선 쌍에 종래예보다 더 큰 전압차가 발생한다. 따라서, 감지 증폭기의 감지 및 증폭 동작이 고속화되고, 또한 오류 독출이 적어진다.
도 2b에 도시된 기록 동작은 다음과 같다. 여기서는, 독출과 마찬가지로, 메모리 셀(MC21)에 H 레벨, 메모리 셀(/MC21)에 L 레벨이 기록되어 그 한 쌍의 메모리 셀(MC21, /MC21)에 반전 데이터가 기록되는 경우를 설명한다. 프리차지 동작이 종료하고, 워드선이 구동되며, 감지 증폭기(SA1)가 활성화될 때까지는 상기 독출 동작과 동일하다. 이 상태로 컬럼 게이트(CLG)가 도통하고, 데이터선쌍(DB, /DB)에 접속된 도시하지 않은 기록 증폭기에 의해 비트선쌍이 반전 구동되면, 도시된 바와 같이, 비트선쌍(BL, /BL) 및 셀 전압(ST, /ST)의 레벨이 반전한다. 그 후, 워드선(WL)이 L 레벨로 내려가고, 기록된 상보 데이터가 한 쌍의 메모리 셀에 유지된다. 그 후, 감지 증폭기 활성화 신호(SAE12, /SAE12)가 각각 L 레벨, H 레벨이 되고, 이퀄라이즈 신호(EQ12)와 아이솔레이션 신호(ISO2)가 모두 H 레벨이 되며, 비트선쌍이 프리차지된다.
도 1 및 도 2에 도시된 바와 같이, 워드선(WL2)이 선택되는 경우는, 한 쌍의 메모리 셀은 비트선쌍(BL1, /BL1 및 BL3, /BL3)에 접속되고, 비트선쌍(BL0, /BL0 및 BL2, /BL2)에 메모리 셀은 접속되지 않는다. 따라서, 도 1의 좌측의 감지 증폭기 블록군(S/A0, S/A2)은 활성화될 필요는 없고, 도 1의 우측의 감지 증폭기 블록군(S/A1, S/A3)측이 활성화되는 것만으로 충분하다.
따라서, 워드선(WL0, WL1, WL4, WL5)이 선택되는 경우는, 비트선쌍(BL0, /BL0, BL2, /BL2)에 한 쌍의 메모리 셀의 상보 데이터가 독출되고, 좌측의 감지 증 폭기(S/A0, S/A2)가 활성화되며, 비트선 쌍이 구동된다. 한편, 비트선쌍(BLl, /BL1, BL3, /BL3)의 메모리 셀은 선택되지 않고, 우측의 감지 증폭기(S/A1, S/A3)는 활성화되지 않으며, 비트선쌍(BLl, /BL1, BL3, /BL3)은 프리차지 레벨로 유지된다. 워드선(WL2, WL3)이 선택되는 경우는, 우측의 감지 증폭기가 활성화되고, 좌측의 감지 증폭기는 비활성 상태를 유지한다.
도 3은 메모리 셀의 누설 내성(retention characteristics)을 나타내는 동작 파형도이다. 도 3a은 종래의 DRAM의 누설 내성을 나타내고, 도 3b은 본 실시 형태예에 있어서의 트윈 셀 DRAM의 누설 내성을 나타낸다. 여기서, 누설 내성이란 메모리 셀의 PN 접합 등의 누설 전류에 의해 H 레벨측의 셀 전압(ST)이 저하되어도 그 셀의 H 레벨을 독출할 수 있는 특성을 말한다. 도 3a 및 도 3b에는 각각 H 레벨측의 셀 전압(ST)이 저하되었을 때의 독출 동작의 파형도가 도시된다.
도 3a에 도시된 바와 같이, 종래의 DRAM에서는, H 레벨측의 셀 전압(ST)이 누설 전류에 의해 저하되어도 비트선의 프리차지 레벨(Vii/2)보다 소정의 전압(ΔV)보다 높은 레벨 V1 이상이면, 그 H 레벨이 감지 증폭기에 의해 검출된다. 여기서, 셀 커패시터의 용량을 Cs, 비트선의 기생 용량을 Cb1이라고 하면, H 레벨측의 비트선의 셀 전압(ST)이 전압(V1)까지 저하된 상태로 워드선(WL)이 구동되어 셀 트랜지스터가 도통하면, 비트선쌍(BL, /BL)간의 전압차(ΔVBL)는 하기 식과 같이 된다.
ΔVBL=ΔV*Cs/(Cs+Cb1)
이것에 대하여, 도 3b에 도시된 바와 같이, 본 실시 형태예의 트윈 셀 DRAM에서는, H 레벨측의 셀 전압은 누설 전류에 의해 비트선의 프리차지 레벨(Vii/2)보다 낮은 전압(V2)까지 저하되어도 정상적으로 독출 할 수 있다. 즉, 트윈 셀 DRAM에서는, 항상 L 레벨이 어느 한쪽 메모리 셀에 기록되기 때문에, 그것을 이용하여 정상적으로 독출할 수 있고, 누설 전류의 영향을 받기 어려운 구성이 된다.
L 레벨측의 셀 전압(/ST)은 접지 전압(Vss)에 있고, 누설 전류에 의한 레벨의 변동은 없다. 그것에 대하여, H 레벨측의 셀 전압(ST)이 저하되어 비트선 프리차지 레벨(Vii/2)보다 낮고, 그러나 접지 전압(Vss)보다 ΔV만큼 높은 전압(V2)까지 저하된 것으로 한다. 이 경우, L 레벨측의 셀 전압(/ST)에 의해 비트선(/BL)의 전압이 프리차지 전압(Vii/2)과 접지 전압의 전압차에 따른 전압만큼 저하된다. 이것에 대하여, H 레벨측의 셀 전압(ST)이 전압(V2)까지 저하되어 있기 때문에, 비트선(BL)의 전압은 프리차지 전압(Vii/2)과 저하된 전압(V2)과의 차전압에 따른 전압만큼 저하된다. 결국, 양 비트선쌍(BL, /BL)간의 전압차(ΔVBL)는 종래예와 같이, ΔVBL=ΔV*Cs/(Cs+Cb1)가 된다.
즉, 트윈 셀 DRAM의 경우는 반드시 L 레벨[접지 전압(Vss)]이 한쪽 메모리 셀에 유지되어 있기 때문에, 전술한 바와 같이, 종래예의 DRAM보다 누설 내성이 향상된다. 이것은, 반대로 말하면, 이 누설 내성을 이용하면, DRAM에 특유의 리프레시 동작은 H 레벨측의 셀 전압이 도 3b에 도시된 바와 같이, 비트선 프리차지 레벨보다 저레벨(예컨대 V2)로 저하된 후에 수행할 수 있다. 따라서, 트윈 셀 DRAM은 리프레시 동작의 사이클 시간을 종래의 DRAM에 비하여 보다 길게 설정할 수 있다. 리프레시 사이클을 길게 함으로써, 전체의 소비전력을 상당히 절감할 수 있다.
더구나, 셀 전압의 누설 특성은 보다 높은 전압일 때에는 큰 누설 전류가 흘러 급격히 저하되지만, 셀 전압이 저하되면 그 누설 전류는 적고, 레벨의 저하 속도도 지연된다. 따라서, 트윈 셀 DRAM의 경우의 리프레시 사이클은 종래의 DRAM보다 2배 이상인 3∼5배 이상으로 길게 할 수 있다.
도 3의 동작 특성으로부터 밝혀진 바와 같이, 본 실시 형태예에 있어서의 트윈 셀 DRAM에서는, H 레벨측의 셀 전압이 비트선의 프리차지 레벨보다 낮아진 후에, 리프레시 동작을 행하는 구성을 갖는다. 이러한 구성으로 함으로써, 전체의 소비전력을 종래예보다 절감할 수 있다. 이것은 셀의 누설 특성에 따라 리프레시 사이클을 설정함으로써 실현된다.
도 4는 본 실시 형태예에 있어서의 다른 트윈 셀 DRAM의 동작 파형도이다. 도 4a에는 종래예의 DRAM의 독출 동작이 도시되고, 도 4b에는 본 실시 형태예의 트윈 셀 DRAM의 독출 동작이 도시된다.
도 3에서는 트윈 셀 DRAM이 항상 L 레벨의 데이터를 어느 한쪽 메모리 셀에 기록하고 있는 것을 이용하여 리프레시 사이클을 종래예보다 길게 하는 구성을 나타내었다. 그것에 대하여, 도 4에서는, 트윈 셀 DRAM이 항상 L 레벨의 데이터를 어느 한쪽 메모리 셀에 기록하고 있는 것을 이용하여 H 레벨측의 셀 전압을 H 레벨측의 비트선 레벨보다 낮게 하는 구성을 갖는다. 구체적으로는, 워드선 구동 레벨을 도 4a에 도시된 바와 같은 종래예의 승압 레벨(Vpp)이 아닌 도 4b에 도시된 바와 같은 낮은 레벨로 한다. H 레벨측의 셀 전압(ST)은 워드선(WL)의 구동 레벨로 부터 셀 트랜지스터의 임계 전압(Vth)만큼 낮은 레벨이 되고, 셀 전압(ST)은 H 레벨측의 비트선 레벨(Vii)보다 낮아진다.
도 4a에 도시된 종래의 DRAM은 비트선의 프리차지 레벨(Vii/2)이 감지 증폭기의 기준 전압이 된다. 따라서, H 레벨측의 셀 전압(ST)은 가능한 한 높은 전압으로 하는 것이 바람직하다. 그 때문에, 종래예에서는 워드선의 구동 레벨을 H 레벨측의 비트선 레벨(Vii)보다 적어도 셀 트랜지스터의 임계 전압(Vth)만큼 높은 승압 전압(Vpp)으로 하고 있다. 즉, 워드선의 구동 레벨(Vpp)은 H 레벨측의 비트선 레벨(Vii)보다 임계 전압(Vth) 이상(V3) 높은 레벨로 설정된다. 그 만큼, 워드선 구동을 위한 전력소비를 피할수 없다.
그것에 대하여, 도 4b의 트윈 셀 DRAM에서는 워드선 구동 레벨을 종래예보다 낮은 레벨로 하고 있다. 그 결과, H 레벨측의 셀 전압(ST)은 워드선 구동 레벨보다 한계치 전압(Vth)만큼 낮은 레벨이 된다. 반대로 말하면, 워드선 구동 레벨과 H 레벨측의 비트선 레벨과의 차전압(V4)은 셀 트랜지스터의 임계 전압(Vth)보다 낮은 전압이 된다.
전술한 바와 같이 워드선 구동 레벨을 저하시켜 H 레벨측의 셀 전압(ST)을 H 레벨측 비트선 레벨보다 낮게 하여도 트윈 셀 DRAM의 경우는 정상적으로 독출할 수 있다. 트윈 셀 DRAM의 경우는 항상 L 레벨이 어느 한쪽 메모리 셀에 유지된다. 따라서, 워드선의 구동에 응답하여 L 레벨을 유지하는 메모리 셀측의 비트선(/BL)은 그 L 레벨에 따라 소정 전압만큼 저하된다. 또한, H 레벨을 유지하는 메모리 셀측의 비트선(BL)은 그 저하된 H 레벨에 따라 소정 전압만큼 상승한다. 이 때의 비트선쌍에 생성되는 차전압은 도 4a의 경우의 비트선쌍의 차전압보다 오히려 크다. 따라서, H 레벨측 셀 전압이 저하된 트윈 셀 DRAM만으로도 충분히 데이터를 독출할 수 있다.
이 실시예에서는, 워드선 구동 레벨을 저하시키고 있기 때문에, 워드선 구동에 따른 소비전력을 종래예보다 줄일 수 있다. 워드선 구동 레벨은 H 레벨측의 비트선 전위인 내부 전원(Vii)으로 하여도 좋다. 즉, 워드선은 비트선과 동일한 스윙 레벨을 갖게 되고, 상당히 전력을 절감할 수 있다.
도 5는 본 실시 형태예에 있어서의 또 다른 트윈 셀 DRAM의 동작 파형도이다. 이 트윈 셀 DRAM에서는, 감지 증폭기의 활성화 타이밍이 선택된 워드선(WL)이 구동 레벨에 도달하기 전에 설정된다. 즉, 도 5a에 도시된 종래의 DRAM에서는 워드선(WL)이 구동 레벨인 승압 전압(Vpp)에 구동되어 H 레벨측의 셀 전압(ST)이 충분히 비트선(BL)에 독출된 후에, 감지 증폭기가 활성화된다. 그것에 대하여, 도 5b에 도시된 본 실시 형태예의 트윈 셀 DRAM에서는, 항상 L 레벨이 어느 한쪽 메모리 셀에 기록되는 것을 이용하여 워드선(WL)이 구동 레벨인 승압 전압(Vpp)에 도달하기 전의 빠른 타이밍으로 감지 증폭기가 활성화된다. 즉, 도면 중의 화살표 tSA로 도시된 바와 같이, 활성화 신호(SAE, /SAE)의 타이밍이 빨라진다.
종래의 DRAM에서는, 워드선(WL)을 구동하여도 기준측 비트선(/BL)의 레벨은 프리차지 레벨(Vii/2)로부터 변동하지 않는다. 따라서, 비트선쌍간의 전압차(ΔV)는 H 레벨측의 셀 전압(ST)에 따라 변화하면 비트선(BL)측의 전압 상승에 의해 생성된다. 따라서, 종래의 DRAM은 워드선(WL)을 충분히 구동 레벨까지 인상하여 셀 전압(ST)에 의한 비트선(BL) 레벨의 상승이 완료될 때까지, 즉, 셀 전압(ST)과 비트선 레벨이 일치할 때까지 대기하고 나서 감지 증폭기를 활성화한다. 도면에서, WL-SAE 대기 시간(wait time)으로 나타낸 시간이 워드선(WL)의 구동에서 감지 증폭기 활성화까지의 시간이다.
그것에 대하여, 트윈 셀 DRAM에서는, 선택된 워드선(WL)이 구동 레벨(Vpp)까지 상승하기 전에 감지 증폭기 활성화 신호(SAE, /SAE)를 H 레벨 및 L 레벨로 하여 감지 증폭기를 활성화한다. 워드선(WL)의 레벨이 접지 전압(Vss)보다 셀 트랜지스터의 임계 전압(Vth)만큼 높아지면, L 레벨측의 셀 트랜지스터가 도통하고, 비트선(/BL)을 프리차지 레벨로부터 저하시킨다. 그 후, 워드선(WL)이 비트선 프리차지 레벨(Vii/2)보다 셀 트랜지스터의 임계 전압(Vth)만큼 높아지면, H 레벨측의 셀 트랜지스터가 도통하고, 비트선(BL)을 프리차지 레벨로부터 상승시킨다.
셀에 기억된 데이터를 독출하기 위해서는 L 레벨측의 셀 전압에 의한 비트선 레벨의 저하가 종료되고 있으면 충분하기 때문에, H 레벨측의 셀 전압에 의한 비트선(BL) 레벨의 상승이 종료되는 것을 기다리지 않고 감지 증폭기를 활성화할 수 있는 것이다. 도 5b에 도시된 바와 같이, H 레벨측의 셀 전압(ST)이 비트선(BL)과 같은 전위가 되기 전에 감지 증폭기를 활성화할 수 있다. 즉, 종래예보다 화살표 tSA분만큼 감지 증폭기의 활성화 타이밍을 빠르게 할 수 있다.
도 3b에 도시된 바와 같이, H 레벨측의 셀 전압이 누설 전류에 의해 프리차지 레벨보다 더욱 낮게 저하됐을 경우는 워드선(WL)의 구동에 응답하여 그 셀 전압의 저하에 의해 비트선(BL)의 레벨도 저하된다. 이 경우는 도 5b와 같이, 감지 증 폭기의 활성화 타이밍을 빠르게 함으로써, 비트선쌍간의 차전압이 큰 상태로 감지 증폭기를 활성화시켜 감지 동작 및 증폭 동작을 행할 수 있고, 독출 감도면에서 보다 바람직하다.
도 6, 도 7은 도 1의 트윈 셀 DRAM의 상세 회로도이다. 도 6에는 좌측에 감지 증폭기군, 우측에 셀 어레이 Block-B가 도시되고, 도 7에는 좌측에 도 6과 동일한 셀 어레이 Block-B, 우측에 감지 증폭기군이 도시된다. 따라서, 도 6, 도 7을 조합시킴으로써, 도 1에 도시한 셀 어레이의 양측에 감지 증폭기군이 배치되는 구성이 도시된다. 또한, 도 6의 감지 증폭기군의 좌측에는 도시하지 않은 다른 셀 어레이 Block-A가 배치되고, 도 7의 감지 증폭기군의 우측에는 도시하지 않은 다른 셀 어레이 Block-C가 배치된다. 즉, 셀 어레이 Block-A, Block-B가 감지 증폭기[S/A(i-2), S/A(i-1)]를 공유하고, 셀 어레이 Block-B, Block-C가 감지 증폭기[S/A(i), (i+1)]를 공유하고 있다.
도면에서, 셀 어레이 Block-B는 도 1의 셀 어레이와 동일한 배치로 되어 있고, 메모리 셀과 비트선쌍에는 동일한 인용 번호를 부여하고 있지만, 워드선에 대해서는 다른 인용 번호를 부여하고 있다. 또한, 워드 드라이버(WD)로서 예시적으로 6개의 AND 게이트가 도시되어 있다. 셀 어레이 Block-B 내에는 제1 비트선(BL1), 제2 비트선(BL0), 제3 비트선(/BL1) 및 제4 비트선(/BL0)이 순서대로 배열되고, 제1 및 제3 비트선(BL1, /BL1)으로 이루어지는 제1 비트선쌍이 셀 어레이의 우측에 있는 감지 증폭기[S/A(i), S/A(i+1)]에 접속되고, 제2 및 제4 비트선(BL0, /BL0)으로 이루어지는 제2 비트선쌍이 셀 어레이의 좌측에 있는 감지 증폭기[S/A(i-2), S/A(i-1)]에 접속된다. 비트선(BL3, BL2, /BL3, /BL2)도 동일하다.
셀 어레이의 메모리 셀의 배치로부터 밝혀진 바와 같이, 제2 워드선군(WLxx00, WLxx01, WLxy00, WLxy01) 중 어느 하나가 선택되어 구동되면, 제2 비트선쌍(BL0, /BL0)에 메모리 셀의 데이터가 돌출된다. 따라서, 그 경우는 좌측의 감지 증폭기군[S/A(i-2), S/A(i-1)]이 활성화된다. 따라서, 감지 증폭기 제어 회로(SAC1)가 AND 게이트(10, 12)에 의해 생성되는 로우 어드레스(/RA1)와 셀 어레이 선택 신호 Block-A, Block-B의 논리합 신호에 의해 활성화되고, 타이밍 신호(φ1, φ2)에 응답하여 프리차지 회로(PR)의 비활성화와 감지 증폭기(S/A)의 활성화를 제어한다. 예컨대, 워드선(WLxx00)이 선택될 때에는 로우 어드레스(/RA1)가 H 레벨이 되고, 셀 어레이 선택 신호 Block-B도 H 레벨이 된다. 따라서, AND 게이트(12)의 출력이 H 레벨이 되고, 비트선 트랜스퍼 신호[ISO(i-1)]가 H 레벨이 되고, 제2 비트선쌍(BL0, /BL0, BL2, /BL2)을 감지 증폭기군[S/A(1-2), S/A(i-1)]에 접속한다. 그리고, 프리차지 회로(PR)를 비활성하는 타이밍 신호(φ1)에 응답하여 AND 게이트(16)의 출력이 H 레벨, 인버터(17)의 출력이 L 레벨이 되고, 감지 증폭기군[S/A(i-2), S/A(i-1)]내의 프리차지 회로(PR)가 비활성이 된다. 그 후, 감지 증폭기 활성화 타이밍 신호(φ2)에 응답하여 AND 게이트(18)의 출력이 H 레벨이 되고, 감지 증폭기군[S/A(i-2), S/A(i-1)]내의 감지 증폭기(S/A)가 활성화된다. 그 결과, 제2 비트선쌍(BL0, /BL0, BL2, /BL)을 구동한다.
이 때, 로우 어드레스(RA1)가 L 레벨이기 때문에, 그 로우 어드레스(RA1)와 셀 어레이 선택 신호 Block-B가 입력되는 AND 게이트(20)의 출력이 L 레벨의 상태가 되고, 또한, 비선택의 셀 어레이 Block-C의 신호도 L 레벨이기 때문에, AND 게이트(22)의 출력도 L 레벨대의 상태가 되고, 그 결과, OR 게이트(24)의 출력이 L 레벨이 되며, 도 7에 도시된 우측 감지 증폭기군[S/A(i), S/A(i+1)]은 비활성 상태를 유지한다. 이 감지 증폭기군의 비활성에 의해 제1 비트선쌍(BL1, /BL1, BL3, /BL3)은 프리차지 레벨(Vii/2)을 유지한다.
상기 제2 워드선군 중 어느 하나가 선택될 때, 좌측의 감지 증폭기군이 활성화되고, 우측의 감지 증폭기군이 비활성으로 유지됨으로써, 다음 동작상의 메리트를 갖는다. 즉, 좌우의 감지 증폭기군 중, 한쪽 감지 증폭기군만이 활성화하여 구동하기 때문에, 감지 증폭기에 의해 소비되는 전력은 절반으로 충분하다. 또한, 제2 비트선쌍(BL0, /BL0, BL2, /BL2)이 좌측의 감지 증폭기에 의해 구동될 때, 이들 제2 비트선쌍간에 배치되어 있는 제1 비트선쌍(BL1, /BL1, BL3, /BL3)이 프리차지 레벨(Vii/2)로 유지되기 때문에, 제2 비트선쌍으로의 인접하는 비트선으로부터의 누화의 영향이 억제된다. 즉, 제2 비트선쌍에 대하여, 제1 비트선쌍이 보호선(shield line)의 역할을 갖게 된다. 이 인접하는 비트선으로부터의 노이즈가 억제됨으로써, 감지 증폭기의 동작 마진이 넓어지고, 리프레시 사이클을 보다 길게 할 수 있다. 리프레시 사이클이 보다 길어짐으로써, 보다 소비전력이 억제된다.
반대로, 제1 워드선군(WLxx10, WLxx11) 중 어느 하나가 선택되어 구동되는 경우는, 제1 비트선쌍(BL1, /BL1, BL3, /BL3)에 한 쌍의 메모리 셀의 데이터가 독 출되고, 우측의 감지 증폭기군[S/A(i), S/A(i+1)]이 감지 증폭기 제어 회로(SAC2)에 의해 활성화된다. 한편, 좌측의 감지 증폭기군[S/A(i-2), S/A(i-1)]은 비활성 상태가 유지된다. 따라서, 제1 비트선쌍(BL1, /BL1, BL3, /BL3)은 H, L 레벨로 구동되지만, 제2 비트선쌍(BL0, /BL0, BL2, /BL2)은 프리차지 레벨로 유지된다. 따라서, 상기와 같이, 제2 비트선쌍이 보호선의 기능으로써, 제1 비트선쌍을 구동하는 감지 증폭기의 동작 마진을 넓힌다. 감지 증폭기 제어 회로(SAC2)도 전술한 감지 증폭기 제어 회로(SAC1)와 동일한 구성이며, 동일한 동작을 한다.
이상 실시 형태예에서 도시한 바와 같이, 트윈 셀 DRAM은 1비트의 데이터를 상보 데이터 한 쌍의 메모리 셀에 유지시킨다. 따라서, 항상 어느 한쪽 L 레벨을 유지한 메모리 셀이 존재한다. 이 특성을 이용함으로써, 첫번째로, H 레벨측의 셀 전압이 프리차지 레벨보다 낮게 저하되어도 정상적으로 독출할 수 있다. 따라서, 그 만큼 리프레시 사이클을 길게 설정할 수 있게 된다.
두번째로, H 레벨측의 셀 전압을 낮추어도 독출 동작에 지장이 없기 때문에, H 레벨측의 셀 전압을 비트선의 H 레벨보다 낮출 수 있고, 그것에 따른 워드선의 구동 레벨을 H 레벨측의 비트선 레벨에 대하여 임계 전압 이상으로 높게 할 필요가 없게 된다.
세번째로, H 레벨측의 셀 전압에 의한 비트선 레벨의 변화를 필요로 하지 않기 때문에, 워드선이 구동 레벨에 도달하기 전에 감지 증폭기를 활성화하는 것도 가능하게 된다.
제1 또는 제2 구성으로 함으로써 소비전력을 절약할 수 있는 데 대하여, 제3 구성으로 함으로써 독출 또는 기록 동작을 고속화할 수 있다. 메모리 회로 전체의 밸런스를 고려하여 어느 하나의 구성, 또는 이들의 조합을 적절하게 선택할 수 있다.
네번째로, 독출 또는 기록시에 셀 어레이의 양측에 설치된 감지 증폭기군의 한쪽만이 활성화되고, 다른쪽 감지 증폭기군은 비활성 상태로 유지되기 때문에, 감지 증폭기의 구동에 따른 소비전력을 줄일 수 있다.
다섯번째로, 제1 비트선쌍이 구동될 때에, 그 사이에 배치된 제2 비트선쌍은 프리차지 레벨로 유지되기 때문에, 보호선으로서 기능하고, 감지 증폭기의 동작 마진을 크게 할 수 있다. 따라서, 리프레시 사이클을 길게 할 수 있고, 소비전력을 억제할 수 있다.
도 8은 또 다른 트윈 셀 DRAM의 구성을 도시한 도면이다. 도 1의 예에서는, 워드 드라이버(WD)가 하나의 워드선을 선택하여 구동하면, 한 쌍의 메모리 셀이 비트선쌍에 각각 접속되고, 상보 데이터에 대응하여 비트선쌍간에 전압차가 생성되었다. 도 8의 예에서는, 1비트의 기억 데이터를 상보 데이터로서 한 쌍의 메모리 셀에 기록하는 것은 동일하지만, 그 때문에 워드 드라이버(WD)가 한 쌍의 워드선을 구동하여 한 쌍의 메모리 셀을 비트선쌍에 접속하는 구성을 갖는다. 따라서, 워드 드라이버(WD)에 의한 로우 액세스 동작에서는, 로우 어드레스에 대하여 한 쌍의 워드선이 동시에 구동된다.
즉, 도 8에서, 워드 드라이버(WD)가 한 쌍의 워드선(WL1a, WL1b)을 동시에 구동하면, 메모리 셀쌍(MC10, /MC10 및 NC11, /MC11)이 각각 동시에 비트선쌍(BL, /BL)에 접속된다. 이것에 따라, 상보 데이터가 이들 비트선쌍에 독출되거나 또는 상보 데이터가 이들 비트선쌍을 통해 상기 메모리 셀쌍(MC10, /MC10 및 MC11, /MC11)에 기록된다. 이들 메모리 셀쌍의 독출은 감지 증폭기(S/A1, S/A0)에 의해 행해진다. 이 예의 경우는 항상 한 쌍의 워드선을 구동하여 상보 데이터를 유지하는 한 쌍의 메모리 셀을 선택해야만 한다. 단, 그 이외의 구성은 도 1의 메모리 회로와 동일하다.
도 8의 예에서는, 독출시 또는 기록시에 양측의 감지 증폭기를 활성화할 필요가 있다. 따라서, 셀 어레이의 메모리 셀의 배치를 변경함으로써, 한 쌍의 워드선을 구동했을 때에, 제1 비트선쌍에만 상보 데이터가 독출되고, 제2 비트선쌍에 상보 데이터가 독출되지 않도록 함으로써, 도 1의 예와 같이, 한쪽 감지 증폭기군만을 활성화할 수 있다.
도 8에 도시된 다른 실시예의 경우에도 리프레시 사이클을 짧게 하거나 워드선 구동 레벨을 낮추어 감지 증폭기의 활성화 타이밍을 워드선이 구동 레벨에 도달하기 전에 빠르게 할 수 있다. 따라서, 소비전력의 저하 또는 독출, 기록 동작의 고속화를 달성할 수 있다.
이상, 본 발명의 보호 범위는 전술한 실시 형태예에 한정되지 않고, 특허 청구 범위에 기재된 발명과 그 균등물에 까지 미치는 것이다.
이상, 본 발명에 따르면, 한 쌍의 메모리 셀에 상보 데이터를 유지하도록 했기 때문에, 종래의 하나의 트랜지스터·하나의 커패시터형 메모리 셀을 이용한 셀 어레이를 그대로 사용하여 독출 감도가 높고, 그것에 따른 소비전력이 절감되거나 또는 고속 동작이 가능한 메모리 셀을 실현할 수 있다. 더욱이, 워드선을 구동했을 때에 제1 비트선쌍에 데이터가 독출되고, 감지 증폭기에 의해 구동되지만, 제2 비트선쌍에는 데이터가 독출되지 않고서 프리차지 레벨로 유지된다. 따라서, 감지 증폭기의 소비전력을 줄이고, 제2 비트선쌍의 보호 효과에 의해 제1 비트선쌍으로의 누화를 줄일 수 있다.
한 비트의 데이터를 기록하기 위해 한 쌍의 메모리 셀이 필요하지만, DRAM의 대용량화의 특질을 이용함으로써, 메모리 용량을 그만큼 손상시키지 않고, 저소비전력화 또는 고속화를 도모할 수 있다.

Claims (6)

  1. 순서대로 배치된 제1, 제2, 제3 및 제4 비트선을 각각 구비한 복수의 비트선 그룹들과, 상기 제1 및 제3 비트선들을 포함하는 제1 비트선 쌍과 관련된 한 쌍의 메모리 셀들에 접속되는 제1 워드선 그룹과, 상기 제2 및 제4 비트선들을 포함하는 제2 비트선 쌍과 관련된 한 쌍의 메모리 셀들에 접속되는 제2 워드선 그룹을 구비한 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 일측에 배치되고 상기 제1 비트선 쌍에 접속되는 제1 감지 증폭기 그룹과;
    상기 메모리 셀 어레이의 타측에 배치되고 상기 제2 비트선 쌍에 접속되는 제2 감지 증폭기 그룹
    을 포함하고,
    하나의 워드선의 구동에 응답하여 기억 데이터에 대응하는 상보 데이터가 상기 비트선 쌍으로부터 상기 한 쌍의 메모리 셀들에 기록되고, 추가적으로 하나의 워드선의 구동에 응답하여 상기 한 쌍의 메모리 셀들에 기억된 상기 상보 데이터가 상기 비트선 쌍에 독출되며,
    상기 제1 워드선 그룹 중 어느 하나의 워드선이 구동될 때에, 상기 제1 감지 증폭기 그룹이 활성화되어 상기 제1 비트선 쌍이 역상으로 구동되고 상기 제2 감지 증폭기 그룹이 비활성 상태로 유지되어 상기 제2 비트선 쌍이 프리차지 레벨(precharge level)로 유지되는 것인,
    메모리 회로.
  2. 제1항에 있어서, 상기 비트선 쌍을 프리차지 레벨로 프리차지하는 프리차지 회로를 더 포함하고,
    상기 한 쌍의 메모리 셀들에 기록되는 상보 데이터에 대응하는 전압들은 상기 프리차지 레벨보다 높은 제1 전압과 상기 프리차지 레벨보다 낮은 제2 전압인 것인, 메모리 회로.
  3. 제2항에 있어서, 리프레시(refresh) 동작들은 적어도 한 쌍의 메모리 셀들 내에서의 상기 제1 전압이 상기 프리차지 레벨보다 낮아진 후에 실행되는 것인, 메모리 회로.
  4. 제2항에 있어서, 상기 감지 증폭기는 상기 비트선 쌍의 한쪽을 H 레벨로 증폭하고, 다른 쪽을 L 레벨로 증폭하며,
    상기 선택된 워드선의 구동 레벨은 상기 메모리 셀에 기록되는 H 레벨측의 전압이 상기 비트선 쌍의 H 레벨보다 낮아지도록 설정되어 있는 것인, 메모리 회로.
  5. 제2항에 있어서, 상기 감지 증폭기는 상기 선택된 워드선이 구동 레벨에 도달하기 전에 활성화되고, 상기 비트선 쌍의 전위가 증폭되는 것인, 메모리 회로.
  6. 제1항에 있어서, 상기 제1 감지 증폭기 그룹은 상기 메모리 셀 어레이의 선택 신호와 상기 제1 워드선 그룹의 선택 신호에 응답하여 활성화되고,
    상기 제2 감지 증폭기 그룹은 상기 메모리 셀 어레이의 선택 신호와 상기 제2 워드선 그룹의 선택 신호에 응답하여 활성화되는 것인, 메모리 회로.
KR1020000051001A 1999-08-31 2000-08-31 한 쌍의 셀에 데이터를 기억하는 동적램 KR100709533B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP24668799 1999-08-31
JP1999-246687 1999-08-31
JP2000-245847 2000-08-14
JP2000245847A JP4754050B2 (ja) 1999-08-31 2000-08-14 １対のセルにデータを記憶するｄｒａｍ

Publications (2)

Publication Number Publication Date
KR20010030185A KR20010030185A (ko) 2001-04-16
KR100709533B1 true KR100709533B1 (ko) 2007-04-23

Family

ID=26537856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000051001A KR100709533B1 (ko) 1999-08-31 2000-08-31 한 쌍의 셀에 데이터를 기억하는 동적램

Country Status (5)

Country Link
US (1) US6344990B1 (ko)
EP (1) EP1081714A1 (ko)
JP (1) JP4754050B2 (ko)
KR (1) KR100709533B1 (ko)
TW (1) TW594747B (ko)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2001297593A (ja) * 2000-04-10 2001-10-26 Nec Corp 半導体記憶装置及びデータ出力方法
KR100402246B1 (ko) * 2000-10-25 2003-10-17 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 쓰기 구동 방법
KR100387719B1 (ko) * 2000-12-29 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어방법
US6714476B2 (en) * 2001-02-15 2004-03-30 Ibm Corporation Memory array with dual wordline operation
US6449203B1 (en) 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003030981A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
JP2003030999A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
JP3966718B2 (ja) * 2001-11-28 2007-08-29 富士通株式会社 半導体記憶装置
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법
KR100419993B1 (ko) * 2002-02-07 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의 제어방법
GB0203070D0 (en) * 2002-02-09 2002-03-27 Qinetiq Ltd Multiple write-port memory
JP2003273245A (ja) 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
JP2003338180A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体記憶装置
JP4392680B2 (ja) 2002-09-05 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
KR100456598B1 (ko) * 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
JP2004119937A (ja) 2002-09-30 2004-04-15 Fujitsu Ltd 半導体記憶装置
JP4229674B2 (ja) 2002-10-11 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US7778062B2 (en) 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
CN1759450B (zh) 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
US7400522B2 (en) 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
US7394680B2 (en) 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US6717839B1 (en) 2003-03-31 2004-04-06 Ramtron International Corporation Bit-line shielding method for ferroelectric memories
CN100452239C (zh) * 2003-04-24 2009-01-14 富士通微电子株式会社 半导体存储器
EP1617436A4 (en) 2003-04-24 2008-12-24 Fujitsu Ltd SEMICONDUCTOR MEMORY
KR101183684B1 (ko) * 2005-07-13 2012-10-18 삼성전자주식회사 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
JP2007157322A (ja) * 2005-12-07 2007-06-21 Samsung Electronics Co Ltd 半導体メモリ装置
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
US7692951B2 (en) 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound
US7800965B2 (en) 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
US8120939B2 (en) * 2009-09-24 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair
JP5827145B2 (ja) * 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR20160018225A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 반도체 메모리 장치
WO2016182753A1 (en) * 2015-05-08 2016-11-17 Sandisk Technologies Llc Data mapping for non-volatile storage
CN105913871B (zh) * 2016-04-05 2019-10-25 成都芯源系统有限公司 可集成于寄存器的多次可编程非易失性差分存储单元
US10818327B2 (en) * 2018-06-29 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
US11302383B2 (en) 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
US11798613B2 (en) 2018-12-10 2023-10-24 Etron Technology, Inc. Dynamic memory with long retention time
US11276448B2 (en) * 2020-03-26 2022-03-15 Micron Technology, Inc. Memory array with multiplexed select lines and two transistor memory cells
CN114203247B (zh) * 2020-09-18 2024-03-26 长鑫存储技术有限公司 一种位线感测电路及存储器
EP4231301A1 (en) 2020-09-18 2023-08-23 Changxin Memory Technologies, Inc. Bit-line sense circuit, and memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586171A (en) * 1981-06-15 1986-04-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory
US5661678A (en) * 1994-12-12 1997-08-26 Kabushiki Kaisha Toshiba Semiconductor memory device using dynamic type memory cells

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157194A (en) 1979-05-23 1980-12-06 Fujitsu Ltd Semiconductor memory device
JPS6134790A (ja) 1984-07-25 1986-02-19 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH01130392A (ja) * 1987-11-17 1989-05-23 Mitsubishi Electric Corp ダイナミック型ランダムアクセスメモリ装置
DE3937068C2 (de) * 1988-11-07 1994-10-06 Toshiba Kawasaki Kk Dynamische Halbleiterspeicheranordnung
US5555203A (en) * 1993-12-28 1996-09-10 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
JP4326049B2 (ja) * 1998-10-27 2009-09-02 富士通マイクロエレクトロニクス株式会社 書き込みを高速化したメモリデバイス
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586171A (en) * 1981-06-15 1986-04-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory
US5661678A (en) * 1994-12-12 1997-08-26 Kabushiki Kaisha Toshiba Semiconductor memory device using dynamic type memory cells

Also Published As

Publication number Publication date
KR20010030185A (ko) 2001-04-16
US6344990B1 (en) 2002-02-05
EP1081714A1 (en) 2001-03-07
JP2001143463A (ja) 2001-05-25
TW594747B (en) 2004-06-21
JP4754050B2 (ja) 2011-08-24

Similar Documents

Publication Publication Date Title
KR100709533B1 (ko) 한 쌍의 셀에 데이터를 기억하는 동적램
US5815451A (en) Dynamic semiconductor memory device having a precharge circuit using low power consumption
KR100918469B1 (ko) 반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치
KR100197757B1 (ko) 다이나믹형 반도체메모리장치
JPS60242592A (ja) 金属酸化膜半導体ダイナミック・ランダム　アクセス・メモリ
KR19990076542A (ko) 반도체 기억 장치
JPH0527194B2 (ko)
US5732033A (en) Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing
KR100718898B1 (ko) 반도체 기억 장치 및 그 정보 독출 방법
JP3953461B2 (ja) 集積回路メモリ
KR100242998B1 (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
US6741506B2 (en) Reduced power bit line selection in memory circuits
US7719909B2 (en) DRAM writing ahead of sensing scheme
US6292417B1 (en) Memory device with reduced bit line pre-charge voltage
KR100244862B1 (ko) 반도체 기억 장치 및 그 제어 방법
JP2980368B2 (ja) ダイナミック型半導体記憶装置
JPH08195100A (ja) 半導体記憶装置の動作テスト方法および半導体記憶装置
CN115171750A (zh) 存储器及其访问方法、电子设备
US6728122B2 (en) Semiconductor memory device capable of rewriting data signal
US6667919B1 (en) Semiconductor memory device and test method thereof using row compression test mode
KR100368133B1 (ko) 메모리 셀 정보 저장 방법
US20050024965A1 (en) Dynamic semiconductor storage device and method of reading and writing operations thereof
KR20100049192A (ko) 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치
US6603693B2 (en) DRAM with bias sensing
US6667922B1 (en) Sensing amplifier with single sided writeback

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee