CN114203247B - 一种位线感测电路及存储器 - Google Patents
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Abstract
本发明公开了一种位线感测电路及存储器，位线感测电路包括：L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组。本发明提供的技术方案，使得相邻两条位线连接到不同的感测放大器组，当相邻两条位线同时出现读取错误时，错误数据可以被检错纠错电路检测和纠正。
Description
技术领域
本发明涉及存储设备技术领域，尤其涉及一种位线感测电路及存储器。
背景技术
动态随机存储器（Dynamic Random Access Memory，DRAM）包括阵列排布的存储单元（存储位）。每个存储单元包括一个晶体管和一个电容器，晶体管作为电容器和位线之间的开关，并可以被耦合到晶体管的控制端的字线激活，存储单元能够将二进制信息存储为电容器上的电荷。并且感测放大器与存储单元连接，能够对存储单元中存储的微弱信号进行放大，使得存储单元中存储的数据可以被正确的写入或者读出。
但是在存储器存储阵列的制造过程中，由工艺原因导致相邻存储单元的电容容易同时产生缺陷，称为两比特错误（2 bits error）。
现有DRAM可通过检错纠错电路（Error Correcting Code，ECC）来纠正存储器中的数据错误，但目前ECC只能纠正一比特错误（1 bit error），而上述两比特错误超出了现有ECC的纠错能力。
发明内容
本发明实施例提供了一种位线感测电路及存储器，以解决存储器产生超出ECC纠错能力的多比特错误的问题。
第一方面，本发明实施例提供了一种位线感测电路，包括：L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组。
在其中一个实施例中，所述H为8的整数倍，所述M等于所述L。
在其中一个实施例中，每个所述感测放大器组均包括第一感测放大器和第二感测放大器；所述L个存储单元组沿字线方向并排设置，所述字线与所述位线垂直；所述第一感测放大器位于所述存储单元组的一侧，所述第二感测放大器位于所述存储单元组的相对的另一侧。
在其中一个实施例中，所述第一感测放大器与所述第二感测放大器均连接P条所述位线，所述H为所述P的正偶数倍。
在其中一个实施例中，位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
在其中一个实施例中，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向并排设置；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向并排设置；位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
在其中一个实施例中，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向上顺序排布；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向上顺序排布。
在其中一个实施例中，位于两个所述感测放大器组的相邻的两个所述第一感测放大器与相邻的两个所述第二感测放大器呈交叉排布。
在其中一个实施例中，同一所述感测放大器组的第一感测放大器与对应的所述位线中的奇数列或偶数列连接，同一所述感测放大器组的第二感测放大器与对应的所述位线中的偶数列或奇数列连接。
在其中一个实施例中，连接于同一条所述字线的所述存储单元组中，所述第一感测放大器对应的存储单元组，与同一所述感测放大器组的所述第二感测放大器对应的存储单元组不同。
在其中一个实施例中，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个所述存储单元组的位线中的奇数列或偶数列；第n+i个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组所连位线中的偶数列或奇数列；所述n和i均为大于等于1且小于等于L的整数。
在其中一个实施例中，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个存储单元组的位线中的奇数列或偶数列；第n-1个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组的位线中的偶数列或奇数列；第n-1个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的奇数列或偶数列；第n个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的偶数列或奇数列；所述n为大于等于2且小于等于L的整数。
在其中一个实施例中，所述第一感测放大器与所述第二感测放大器均包括H/2个列选择单元和H/2个敏感放大器，所述H为偶数，所述敏感放大器与所述位线一一对应，所述敏感放大器与所述列选择单元一一对应；所述敏感放大器与所述位线连接，用于对所述写入存储数据进行放大或对所述读出存储数据进行放大；所述列选择单元与所述敏感放大器连接，用于控制所述存储数据的传输。
第二方面，本发明实施例提供了一种存储器，所述存储器任一实施例中的位线感测电路；每个所述存储单元组还包括1条字线，所述1条字线和所述H条位线还对应的H个晶体管和H个电容，所述1条字线控制所述H个晶体管的开启或关断，所述H条位线与对应的所述H个晶体管的第一端连接，所述H个晶体管的第二端与对应的所述H个电容的第一端连接，所述H个电容的第二端接一固定电压。
在其中一个实施例中，还包括：检错纠错电路，与所述感测放大器组连接，用于检测所述感测放大器组输出的所述存储数据的正确性，并纠正错误的所述存储数据。
在其中一个实施例中，所述H为8的整数，所述M和所述L均为2。
本发明提供的技术方案，使得相邻两条位线连接到不同的感测放大器组，当相邻两条位线同时出现读取错误时，错误数据可以被检错纠错电路检测和纠正。本发明提供的技术方案，在不改变现有ECC纠错能力的情况下，实现了对存储器中的两比特错误的检测和纠正，提高了存储器性能。
附图说明
图1是本发明实施例提供的一种位线感测电路存储阵列的电路示意图；
图2是本发明实施例提供的一种位线感测电路存储阵列的结构示意图；
图3是图2中区域A的局部放大示意图；
图4是图1中区域A的局部放大示意图；
图5是本发明实施例提供的另一种位线感测电路的结构示意图；
图6是本发明实施例提供的一种位线感测电路的对比实施例的结构示意图；
图7是本发明实施例提供的另一种位线感测电路的结构示意图；
图8是本发明实施例提供的另一种位线感测电路的结构示意图；
图9是本发明实施例提供的另一种位线感测电路的结构示意图；
图10是本发明实施例提供的一种第一感测放大器或第二感测放大器的结构示意图；
图11是本发明实施例提供的存储器示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
在其中一个实施例中，位线感测电路包括存储单元阵列，存储单元阵列包括沿字线方向和位线方向排布的存储单元，连接到同一字线的存储单元，每相邻多位存储单元形成存储单元组，例如相邻的8个存储单元形成1个存储单元组。字线和位线相交设置，每条字线与对应的一行存储单元连接以开启该行存储单元，每条位线与对应的一列存储单元连接以写入或读取数据。
图1是本发明实施例提供的一种位线感测电路存储阵列的电路示意图，如图1所示，位线感测电路包括沿字线方向X和位线方向Y排布的存储单元阵列，存储单元阵列包括多个存储单元11，位线感测电路还包括多条字线12和多条位线13，字线12沿字线方向X延伸，每条字线12对应的存储单元11，用于开启对应的存储单元11，位线13沿位线线方向Y延伸，每条位线13与对应的存储单元11连接，以对相对应的存储单元11写入或读取数据。上述多条字线12和多条位线13交叉限定出各个存储单元11的区域，示例性的，如图1所示，图1中位线感测电路示出了沿位线方向Y依次排布的6条字线WL0~WL5和沿字线方向X依次排布的16条位线BL0~BL15，其交叉限定出各个存储单元11。本实施例中，可限定连接到同一字线12的存储单元11，每相邻n位存储单元11组成一个存储单元组，n为大于1的整数，例如，在通过位线感测电路实现数据存储时，往往每8位存储单元进行一个数据的存储，所以本实施例可限定每相邻8位存储单元11组成一个存储单元组，便于进行检测和放大处理。也即，每行存储单元11中每相邻8位存储单元11组成一个存储单元组。需要注意的是，每行存储单元指的是排布方向沿字线方向X的延伸方向依次排布的存储单元11，各个存储单元可以呈直接排布，也可以呈曲线排布。
图2是本发明实施例提供的一种位线感测电路存储阵列的结构示意图，图1中仅对各个存储单元进行简化图示，以电路符号的形式呈现，而图2则以电路版图的形式呈现。实际位线感测电路的制作过程中，其结构示意图如图2所示，可知图1中示出的相邻的两个存储单元实际上并不是连接在同一字线或同一位线。在图2中，在Y方向上，相邻两个存储单元实际上连接相邻的两条位线上，例如A区域上部的存储单元连接位线BL1，而在Y方向上其相邻的存储单元连接位线BL2，再例如B区域的存储单元B1连接到位线BL2，B区域的存储单元B2连接到位线BL3，存储单元B1和存储单元B2为Y方向的相邻存储单元。具体的，如图3和图4所示，图3是图2中区域A的局部放大示意图，图4是图1中区域A的局部放大示意图，图4中连接同一条位线BL1的相邻设置的两个存储单元11。
如图4所示，可选的，每个存储单元11可以包括一个第二晶体管T2和一个电容器C1； 第二晶体管T2包括控制端、第一端和第二端；第二晶体管T2的控制端与对应的字线12即WL1连接，用于在字线12上电平的控制下导通和关断；第二晶体管T2的第一端与对应的位线13连接，第二晶体管T2的第二端与所处存储单元11的电容器C1连接，用于在导通状态下，将位线13与电容器C1连接，从而将位线13上的数据写入电容器C1中，或者读取电容器C1中存储的数据传到位线13。如图3和图4所示，存储单元11通过BLC（Bit Line Contact，位线接触孔）连接在位线BL1上。
如图5所示，本发明实施例提供了一种位线感测电路，包括：L个存储单元组15，每个所述存储单元组15包括H条位线13，所述L和所述H均为大于等于2的正整数；M个感测放大器组14，用于向所述存储单元组15中的位线写入存储数据或从所述存储单元组15中的位线读出存储数据，所述M个感测放大器组14与所述L个存储单元组15电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组14。
在其中一个实施例中，所述H为8的整数倍，所述M等于所述L，在一种实施例中，将以H等于8，M和L均等于2为例。
在其中一个实施例中，每个所述感测放大器组14均包括第一感测放大器14a和第二感测放大器14b；所述L个存储单元组15沿字线12方向并排设置，所述字线12与所述位线13垂直；所述第一感测放大器14a位于所述存储单元组15的一侧，所述第二感测放大器14b位于所述存储单元组15的相对的另一侧。
图5是本发明实施例提供的一种位线感测电路的结构示意图，如图5所示，位线感测电路还包括多个感测放大器组14，每个感测放大器组14对应多条位线13，并且感测放大器组14与对应的多条位线13连接，从而对位线13所连接的存储单元11存储的数据进行放大处理。示例性的，如图5所示，感测放大器组Sense Amplifier<n>对应8条位线13，并与对应的8条位线13连接。以图5为例，存储单元组15中的8条位线13中，每相邻两条位线13连接到不同的感测放大器组14，如图5所示，存储单元组15中的BL10、BL12、BL14、BL16连接到感测放大器组Sense Amplifier<n-1>，而BL9、BL11、BL13、BL15连接到感测放大器组SenseAmplifier<n>。如此设置，当存储单元组15中出现相邻两位错误数据时，例如BL10和BL11同时出错，上述两位错误数据连接不同的感测放大器组14。以DRAM为例，在DRAM读取时，是以感测放大器组14为单位进行的，例如感测放大器组Sense Amplifier<n-1>一次性读取8bit（BL1、BL3、BL5、BL7、BL10、BL12、BL14、BL16），然后感测放大器组Sense Amplifier<n-1>将输出数据送到ECC模块或经过其他处理电路后送到ECC模块，ECC具有检测和纠正一比特错误的能力。那么当出现相邻两比特错误时，因为相邻两条位线连接到不同的感测放大器组，就可以将两比特错误分两次读取，一次只读取一比特错误，这样每次一比特错误都可以被检测和纠正，从而使得相邻两比特错误被检测和纠正。
图6是本发明实施例提供的一种位线感测电路的对比实施例的结构示意图，在对比实施例中，存储单元组15’中的BL9、BL10、BL11、BL12、BL13、BL14、BL15、BL16均连接到感测放大器组Sense Amplifier<n>。当出现相邻两比特错误时，例如BL10和BL11同时出错，上述两位错误数据都连接到感测放大器组Sense Amplifier<n>。以DRAM为例，在DRAM读取时，是以感测放大器组14为单位进行的，例如感测放大器组Sense Amplifier<n>一次性读取8bit（BL9、BL10、BL11、BL12、BL13、BL14、BL15、BL16），然后感测放大器组Sense Amplifier<n>将输出数据送到ECC模块或经过其他处理电路后送到ECC模块，ECC具有检测和纠正一比特错误的能力。那么当出现相邻两比特错误时，就超出了现有ECC的检测和纠正能力，从而导致DRAM读取错误。
继续参考图5，可选的，每个感测放大器组14均可以包括第一感测放大器14a和第二感测放大器14b；第一感测放大器14a位于存储单元阵列沿字线方向X上的第一侧；第二感测放大器14b位于存储单元阵列沿字线方向X上与第一侧相对的第二侧。所述第一感测放大器与所述第二感测放大器均连接P条所述位线，所述H为所述P的正偶数倍，例如，SenseAmplifier<n>的第一感测放大器14a 连接到BL9、BL11、BL13、BL15共4条位线，SenseAmplifier<n>的第二感测放大器14b连接到BL2、BL4、BL6、BL8共4条位线。
为了防止感测放大器组14与位线13连接的输入端设置过于密集，可将感测放大器组14分为两部分：第一感测放大器14a和第二感测放大器14b，第一感测放大器14a和第二感测放大器14b分别设置于存储单元阵列字线方向X的的相对两侧。第一感测放大器14a设置于存储单元阵列的第一侧，第二感测放大器14b设置于存储单元阵列的第二侧，第一感测放大器14a连接感测放大器组14（Sense Amplifier<n-1>）对应的一半位线，例如BL1、BL3、BL5、BL7，第二感测传感器14b连接感测放大器组14（Sense Amplifier<n-1>）对应的另一半位线，例如BL10、BL12、BL14、BL16。再例如，如图5所示，感测放大器组Sense Amplifier<n>的第一感测放大器14a连接位线BL2、BL4、BL6和BL8四条位线13，感测放大器组SenseAmplifier<n>的第二感测放大器14b连接位线BL9、BL11、BL13和BL15四条位线13。
可选的，继续参考图5，在沿字线方向X上，每个感测放大器组14的第一感测放大器14a和第二感测放大器14b的错开设置，便于每个感测放大器组14的第一感测放大器14a和第二感测放大器14b连接不同存储单元组的位线13。参考图5，例如Sense Amplifier<n>的第一感测放大器14a连接到BL9、BL11、BL13、BL15共4条位线，Sense Amplifier<n>的第二感测放大器14b连接到BL2、BL4、BL6、BL8共4条位线，将Sense Amplifier<n>的第一感测放大器14a 和第二感测放大器14b投影到字线WL0上，二者不重叠，即沿字线方向X上错开设置；Sense Amplifier<n-1>的第一感测放大器14a 和第二感测放大器14b投影到字线WL0上，二者也不重叠，即沿字线方向X上错开设置。
可选的，继续参考图5，感测放大器组14的个数与每行中存储单元组的个数可以相同；每个感测放大器组14的第一感测放大器14a与对应存储单元组的位线中的奇数列或偶数列连接，每个感测放大器组14的第二感测放大器14b与每行中对应存储单元组的位线中的偶数列或奇数列连接；在同一行存储单元组中，每个感测放大器组14的第一感测放大器14a对应的存储单元组，与第二感测放大器14b对应的存储单元组不同。
如图5所示，在每行存储单元中，某一存储单元组16对应位线BL1~ BL8，另一存储单元组15对应位线BL9~ BL16，感测放大器组14的个数与每行中存储单元组的个数可以相同，感测放大器组14的第一感测放大器14a可与对应存储单元组的位线中的奇数列连接，则第二感测放大器14b与对应存储单元组的位线中的偶数列连接，或者，感测放大器组14的第一感测放大器14a可与对应存储单元组的位线中的偶数列连接，则第二感测放大器14b与对应存储单元组的位线中的奇数列连接。需要注意的是，每个感测放大器组14的第一感测放大器14a连接的存储单元组与第二感测放大器14b连接的存储单元组是不同的，从而将相邻2比特错误传输到不同的感测放大器组中，例如Sense Amplifier<n>的第一感测放大器14a的连接到存储单元组15，Sense Amplifier<n>的第二感测放大器14b的连接到存储单元组16。示例性的，感测放大器组Sense Amplifier<n-1>的第一感测放大器14a与一存储单元组对应位线BL2、BL4、BL6和BL8连接，感测放大器组Sense Amplifier<n-1>的第二感测放大器14b与另一存储单元组对应位线BL9、BL11、BL13和BL15连接。
参考图7，图7是本发明实施例提供的另一种位线感测电路的结构示意图，可选的，在沿字线方向X上，第一感测放大器14a设置于存储单元阵列的第一侧，并顺序设置，例如依次设置Sense Amplifier<n-2>、Sense Amplifier<n-1>、Sense Amplifier<n>、SenseAmplifier<n+1>；第二感测放大器14b设置于与第一侧相对位置的第二侧，并顺序设置，例如依次设置Sense Amplifier<n-1>、Sense Amplifier<n>、Sense Amplifier<n+1>、SenseAmplifier<n+2>。同一感测放大器组14，例如Sense Amplifier<n>，包括的第一感测放大器和第二放大器在字线方向X上仍然错开设置。
继续参考图7，可选的，第n个感测放大器组14的第一感测放大器14a连接沿字线方向X上第n个存储单元组的位线中的奇数列或偶数列；第n+i个感测放大器组14的第二感测放大器14b连接沿字线方向X上第n个存储单元组所连位线中的偶数列或奇数列。其中，n和i均为整数，例如i为1时则如图7所示，需要注意的是，i也可以为2或3或其他整数，在此不做限制。
继续参考图7，沿字线方向X上，可使得第n个感测放大器组14的第一感测放大器14a连接第n个存储单元组的位线的奇数列或偶数列，第n+1个感测放大器组14的第二感测放大器14b连接第n个存储单元组的位线的偶数列或奇数列。每个感测放大器组14的第一感测放大器14a和第二感测放大器14b在沿字线方向X上错开设置。例如，感测放大器组SenseAmplifier<n>的第一感测放大器14a与感测放大器组Sense Amplifier<n>的第二感测放大器14b在沿字线方向x上不重叠，即错开设置。
如图8所示，图8是本发明实施例提供的另一种位线感测电路的结构示意图，可选的，第n个感测放大器组14的第一感测放大器14a连接沿字线方向上第n-1个存储单元组的位线中的奇数列或偶数列；第n-1个感测放大器组14的第二感测放大器14b连接沿字线方向上第n-1个存储单元组的位线中的偶数列或奇数列；第n个感测放大器组14的第二感测放大器14b连接沿字线方向X上第n个存储单元组的位线中的偶数列或奇数列；第n-1个感测放大器组14的第一感测放大器14a连接沿字线方向X上第n个存储单元组的位线中的奇数列或偶数列；其中n为正整数。例如，Sense Amplifier<n>的第一感测放大器14a与第n-1个存储单元组的偶数列（BL2、BL4、BL6和BL8）连接，Sense Amplifier<n-1>的第二感测放大器14b与第n-1个存储单元组的奇数列（BL1、BL3、BL5和BL7）连接；Sense Amplifier<n>的第二感测放大器14b与第n个存储单元组的奇数列（BL9、BL11、BL13和BL15）连接，Sense Amplifier<n>的第一感测放大器14a与第n个存储单元组的偶数列（BL10、BL12、BL14和BL16）连接。
图9是本发明实施例提供的另一种位线感测电路的结构示意图，可选的，沿位线方向Y上，依次设置有多个存储单元阵列AA；沿位线方向Y上，每个存储单元阵列AA的相对两侧分别设置有第一感测放大器14a和第二感测放大器14b；沿位线方向Y上，第t个存储单元阵列AA的第一感测放大器14a可复用为第t+1个存储单元阵列AA的第二感测放大器14a，例如图9中的感测放大器组Sense Amplifier<n>的第一感测放大器14a中有8个敏感放大器，其中4个敏感放大器与其上方存储单元阵列AA区的4条位线连接，另外4个敏感放大器与其下方存储单元阵列AA区的4条位线连接，Sense Amplifier<n>的第一感测放大器14a作为一个整体可以被其上下两个存储单元阵列AA进行复用；第t+1个存储单元阵列AA的第一感测放大器14a复用为第t+2个存储单元阵列AA的第二感测放大器14b；t为正整数。
图10是本发明实施例提供的一种第一感测放大器或第二感测放大器的结构示意图，图11是本发明实施例提供的一种列选择单元的结构示意图。可选的，第一感测放大器与第二感测放大器均包括列选择单元141和敏感放大器142；列选择单元141可以包括控制端、第一端和第二端；列选择单元141的第一端与对应的敏感放大器142电连接，列选择单元141的第二端连接于其他电路，例如第二级敏感放大器或转换电路，列选择单元141的控制端连接于译码电路。列选择单元141可以包括第一晶体管T1；每个第一晶体管T1包括控制端、第一端和第二端。以图10为例，列选择单元141包括4个第一晶体管T1，每一个晶体管T1均与敏感放大器142连接。再例如，若每个存储单元组包括8个存储单元，列选择单元141设置有与对应存储单元组的4条位线一一对应的第一端或敏感放大器142的4个输入输出端连接，用于控制敏感放大器142的数据的输入输出。
示例性的，还提供一种存储器，参考图1、图2、图3、图4和图11，包括本发明任意实施例提供的位线感测电路的技术特征，具备技术特征所具备的有益效果。每个所述存储单元组还包括1条字线，所述1条字线和所述H条位线还对应的H个晶体管和H个电容，所述1条字线控制所述H个晶体管的开启或关断，所述H条位线与对应的所述H个晶体管的第一端连接，所述H个晶体管的第二端与对应的所述H个电容的第一端连接，所述H个电容的第二端接一固定电压。其中H为8的整数，M和所述L均为2。
示例性的，继续参考图11，还包括检错纠错电路（ECC），与所述感测放大器组（Sense Amplifier）连接，用于检测所述感测放大器组输出的所述存储数据的正确性，并纠正错误的所述存储数据。本实施例在不改变现有ECC纠错能力的情况下，实现了对存储器中的两比特错误的检测和纠正，提高了存储器性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (16)
1.一种位线感测电路，其特征在于，包括：
L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；
M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；
其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组；
不同的所述感测放大器组不同时进行读取；
每个所述感测放大器组均包括第一感测放大器和第二感测放大器；所述第一感测放大器位于所述存储单元组的一侧，所述第二感测放大器位于所述存储单元组的相对的另一侧；
同一所述感测放大器组内的感测放大器被一次性读取。
2.根据权利要求1所述的位线感测电路，其特征在于，所述H为8的整数倍，所述M等于所述L。
3.根据权利要求1所述的位线感测电路，其特征在于，
所述L个存储单元组沿字线方向并排设置，所述字线与所述位线垂直。
4.根据权利要求1所述的位线感测电路，其特征在于，所述第一感测放大器与所述第二感测放大器均连接P条所述位线，所述H为所述P的正偶数倍。
5.根据权利要求3所述的位线感测电路，其特征在于，位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
6.根据权利要求3所述的位线感测电路，其特征在于，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向并排设置；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向并排设置；位于同一所述感测放大器组的所述第一感测放大器和所述第二感测放大器，沿所述字线方向错开设置。
7.根据权利要求6所述的位线感测电路，其特征在于，位于不同所述感测放大器组的所述第一感测放大器，沿所述字线方向上顺序排布；位于不同所述感测放大器组的所述第二感测放大器，沿所述字线方向上顺序排布。
8.根据权利要求6所述的位线感测电路，其特征在于，位于两个所述感测放大器组的相邻的两个所述第一感测放大器与相邻的两个所述第二感测放大器呈交叉排布。
9.根据权利要求6所述的位线感测电路，其特征在于，同一所述感测放大器组的第一感测放大器与对应的所述位线中的奇数列或偶数列连接，同一所述感测放大器组的第二感测放大器与对应的所述位线中的偶数列或奇数列连接。
10.根据权利要求3所述的位线感测电路，其特征在于，连接于同一条所述字线的所述存储单元组中，所述第一感测放大器对应的存储单元组，与同一所述感测放大器组的所述第二感测放大器对应的存储单元组不同。
11.根据权利要求3所述的位线感测电路，其特征在于，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个所述存储单元组的位线中的奇数列或偶数列；第n+i个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组所连位线中的偶数列或奇数列；所述n和i均为大于等于1且小于等于L的整数。
12.根据权利要求3所述的位线感测电路，其特征在于，第n个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n个存储单元组的位线中的奇数列或偶数列；第n-1个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n个存储单元组的位线中的偶数列或奇数列；第n-1个所述感测放大器组的第一感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的奇数列或偶数列；第n个所述感测放大器组的第二感测放大器沿所述字线方向上连接第n-1个存储单元组的位线中的偶数列或奇数列；所述n为大于等于2且小于等于L的整数。
13.根据权利要求1所述的位线感测电路，其特征在于，所述第一感测放大器与所述第二感测放大器均包括H/2个列选择单元和H/2个敏感放大器，所述H为偶数，所述敏感放大器与所述位线一一对应，所述敏感放大器与所述列选择单元一一对应；
所述敏感放大器与所述位线连接，用于对所述写入存储数据进行放大或对所述读出存储数据进行放大；
所述列选择单元与所述敏感放大器连接，用于控制所述存储数据的传输。
14.一种存储器，其特征在于，包括：
上述权利要求1-13任一项所述的位线感测电路；
每个所述存储单元组还包括1条字线，所述1条字线和所述H条位线还对应的H个晶体管和H个电容，所述1条字线控制所述H个晶体管的开启或关断，所述H条位线与对应的所述H个晶体管的第一端连接，所述H个晶体管的第二端与对应的所述H个电容的第一端连接，所述H个电容的第二端接一固定电压。
15.根据权利要求14所述的存储器，其特征在于，还包括：
检错纠错电路，与所述感测放大器组连接，用于检测所述感测放大器组输出的所述存储数据的正确性，并纠正错误的所述存储数据。
16.根据权利要求14所述的存储器，其特征在于，所述H为8的整数，所述M和所述L均为2。
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