JP2004062997A

JP2004062997A - 半導体記憶装置

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Publication number: JP2004062997A
Application number: JP2002220111A
Authority: JP
Inventors: Junichi Hayashi; 林　淳一; Yasushi Matsubara; 松原　靖
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-07-29
Filing date: 2002-07-29
Publication date: 2004-02-26

Abstract

【課題】ダミーセルアレイの排除、またはビット線容量のアンバランス若しくはこれを原因とする隣接ノイズの低減による特性の改善ができる。
【解決手段】メモリアレイ部で、センスアンプ列１０がセンスアンプ１を１列に並べ、隣り合うセンスアンプ列のセンスアンプとの間でセンスアンプを千鳥配置とする際、最側端のセンスアンプ列１０−１が両側に隣接するセルアレイ１１−０ｈ，１１−１ｈのビット線／ＢＬ１，ＢＬ１を対にし、センスアンプ列１０−１に隣り合うセンスアンプ列１０−２がセルアレイ１１−０ｈ，１１−１ｈ両者のビット線を直列接続して対のうち一方のビット線／ＢＬ２ａにしている。センスアンプ列１０−２が、対のうち他方のビット線ＢＬ２ｐを、隣り合うセンスアンプ列１０−３とこの両側のセルアレイ１１（−２，−３）とを上記同様に構成し、対のビット線ＢＬ２（ａ）として容量バランスを図ることもできる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、一つのメモリアレイ部が縦列を形成する所定数のワード線と横行を形成する所定数のビット線とが互いに直交する交点それぞれに一つのメモリセルを配列するセルアレイと、各ビット線の中央に設けられるセンスアンプが縦列を形成するセンスアンプ列とを有するオープンビット線構造の半導体記憶装置に関する。かつ、メモリアレイ部がセンスアンプを縦に一列に配したセンスアンプ列は両側にセルアレイを配し、隣り合うセンスアンプ列でそれぞれのセンスアンプの位置を少しずらすことにより、各センスアンプ列のセンスアンプが各セルアレイのビット線を交互に使用する千鳥配置を形成する半導体記憶装置に関する。
【０００２】
特に、高集積化、動作の高速化を実現するため、ダミーセルアレイの排除、またはビット線容量のアンバランス若しくはこれを原因とする隣接ノイズの低減による特性の改善ができる半導体記憶装置に関する。
【０００３】
【従来の技術】
半導体記憶装置、例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では、縦列を形成する所定数のワード線ＷＬと横行を形成する所定数のビット線ＢＬとが互いに直交する交点にメモリセルを配列するセルアレイと、各ビット線の中央に設けられるセンスアンプが縦列を形成するセンスアンプ列とを有するオープンビット線構造が採用されている。
【０００４】
このような、センスアンプを一列に並べた構造では、集積度が上がりビット線ピッチが小さくなった場合、センスアンプを一列にビット線ピッチで並べることは困難である。すなわち、この構造では、メモリセルを微細化したとしても高集積化が難しいという問題が生じる。
【０００５】
このような問題を解決するためには、センスアンプをビット線方向に１つおきにずらし、ビット線の両側に交互にセンスアンプを配置する周知の配置（以後、これを千鳥配置と称する）がある。千鳥配置では、それまでのビット線ピッチに対してほぼ二倍のピッチでセンスアンプを配置することができる。更に、一つのセンスアンプが占める領域を比較的広くとることができるため、センスアンプを一列に並べるよりは高集積化し易い。
【０００６】
図８を参照して、オープンビット線構造で千鳥配置したセンスアンプ１を有する構成について説明する。図８は、一つのメモリアレイ部の構造を示す。
【０００７】
図示されるメモリアレイ部では、９つのセンスアンプ列１０（−１〜−９）のそれぞれが１０個のセルアレイ１１（−０〜−９）の間に配置されている。例えば、センスアンプ列１０−１では、ｉ番目にセンスアンプ１−１ｉを配置した一列が形成される。センスアンプ列１０−２では、ｉ番目にセンスアンプ１−２ｉを配置した一列が形成される。以下同様である。セルアレイ１１−０では、ビット線ＢＬがオープンビット線構造を形成し、上述したように、ビット線ＢＬと直交するワード線ＷＬがｎ本存在する。また、オープンビット線構造は、一交点セル構造であり、ワード線ＷＬとビット線ＢＬの交点全てにセルが存在する構造をとる。
【０００８】
千鳥配置されるセンスアンプ１は、例えば同番号で隣り合うセンスアンプ１−１ｉ，１−２ｉが配置を少しずらし、センスアンプ列１０−１，１０−２それぞれの内側に配備され、センスアンプ列１０−１，１０−２に挟まれて配置されるセルアレイ１１−１のビット線ＢＬを交互に接続する。そして、例えばセンスアンプ１−２ｉはその両側に対になるビット線／ＢＬ２，ＢＬ２それぞれを接続する。この例では、ビット線／ＢＬ２はセルアレイ１１−１、ビット線ＢＬ２はセルアレイ１１−２それぞれに含まれる。
【０００９】
ビット線に図示されるサフィックスは、ビット線の線長または形状を示す符号である。因みに「ｐ」は従来のセルアレイ１１（−０〜−９）それぞれに対応するビット線長を示す。
【００１０】
従って、例えば、センスアンプ１−１ｉはその対のビット線／ＢＬ１，ＢＬ１を両脇に並ぶセルアレイ１１−０，１１−１それぞれのビット線ＢＬと接続し、それらのビット線ＢＬはビット線長ｐを有する。センスアンプ１−２ｉはその対のビット線／ＢＬ１，ＢＬ１を両脇に並ぶセルアレイ１１−１，１１−２それぞれのビット線ＢＬと接続し、それらのビット線ＢＬもビット線長ｐを有する。また、共通するセルアレイ１１−１では、上記のビット線ＢＬ１とビット線／ＢＬ２とが隣接する。
【００１１】
このようにして、ｉ番目のセンスアンプ１−１ｉおよびセンスアンプ１−２ｉと「ｉ＋１」番目のセンスアンプ１−１（ｉ＋１）およびセンスアンプ１−２（ｉ＋１）とはそれぞれが隣接する。更に、セルアレイ１１−１でのビット線ＢＬｉとビット線／ＢＬ（ｉ＋１）とは上述のように交互に隣接配置される。従って、セルアレイ１１（−０〜−９）それぞれでのビット線ＢＬの間隔を詰めることができる。
【００１２】
しかし、このような構成では、両端のセルアレイ１１−０，１１−９が他と異なり使用されるビット線の数が半減する。
【００１３】
対のビット線／ＢＬ，ＢＬに直交するワード線を１本選択した場合、活性化するセンスアンプはビット線の両側となり、センスアンプ列の２列が活性化する。今、セルアレイ１１−１上のワード線が選択されたとすると、活性化するのは両側のセンスアンプ列１０−１、１０−２である。それに対し、一番端のセルアレイ１１−０はビット線の本数が半分しかなく、Ｙアドレスが不足するため、通常は使われない。しかし、センスアンプ列１０−１のセンスアンプ１−１ｉに対してセルアレイ１１−１上のビット線と対をなすビット線が必要であるため、セルアレイ１１−０上のビット線はなくてはならないものである。セルアレイ１１−９に対しても同様のことが言える。従って、両端に、通常使用されないセルアレイ領域がダミーセルアレイとして存在することになる。
【００１４】
このような構造では、大容量化が進む上で、多バンク化または領域の細分化が行われる場合、一つのチップ上に図示されるようなメモリアレイ部が多数個存在することとなり、その分、ダミーセルアレイ領域の個数も増加する。例えば、図８で示される領域が１バンク分のメモリアレイ部であり、１チップで４バンク構成をとった場合、４つのアレイ領域が必要である。従って、ダミーセルアレイも４倍になる。このことは、チップ面積の増加につながり、高集積化にとっては不利である。
【００１５】
上記のようなダミーセルアレイ領域を少しでも減らすために、例えば、ダミーセルアレイにおける折り返しビット線構造が考えられる。
【００１６】
次に、図９を参照して、オープンビット線構造を有しかつセンスアンプを千鳥配置にした場合で、両端のダミーセルアレイでビット線を折り返した構造について説明する。図示されるビット線ＢＬの番号符号に付加される符号「ｆ」は折返しされたビット線を意味する。
【００１７】
図９では、図８においてダミーとなったセルアレイ１１−０，１１−９がセルアレイ１１−０ｆ，１１−９ｆそれぞれに差し替えられている。
【００１８】
センスアンプ１（−１ｉ〜−９ｉ）とセンスアンプ列１０（−１〜−９）とセルアレイ１１（−１〜−８）およびその対になるビット線／ＢＬ，ＢＬとは上記図８と同様である。図８と相違するダミーとなるセルアレイ１１−０ｆ，１１−９ｆでは、プレートの中央でビット線／ＢＬ１，ＢＬ９それぞれが折り返されており、セルアレイ１１−０ｆとセルアレイ１１−１との対のビット線でアンバランスが出ないように、折返しビット線の長さ（容量）を対になるビット線にあわせてある。すなわち、ビット線／ＢＬ１ｐ，／ＢＬ１ｆの両者、およびビット線ＢＬ９ｐ，ＢＬ９ｆの両者それぞれの長さ（容量）は等しく形成されている。従って、ダミーのセルアレイ１１−０ｆ，１１−９ｆそれぞれの面積は上述したダミーのセルアレイ１１−０，１１−９それぞれの面積に比べてほぼ半減できる。すなわち、メモリアレイ部毎にセルアレイのほぼ一つ分の面積が削減できることになる。
【００１９】
ここで、上述とは違った高集積化方法の一つとして、センスアンプをそのセンスアンプ列の中でビット線方向にずらして配置することにより、センスアンプピッチを狭めてビット線ピッチ内に納めると共にダミーのセルアレイをなくす配置（以下、集中センスアンプ配置と称する）が考えられる。
【００２０】
次に、図１０を参照して、この高集積化を実現する例について説明する。図示されるメモリアレイ部では、上述した例と比較するため、例えば、二つのセンスアンプ列１０−１、１０−２を一つのセンスアンプ列１０−１２に形成したものとしている。すなわち、センスアンプ１−１ｉとセンスアンプ１−２ｉとはセンスアンプ部１０−１２で交互に少しずらして縦２列に平行配置される。
【００２１】
すなわち、一つのセンスアンプ部１０−１２では、図示されるｉ番目のセンスアンプ１−１ｉの列とセンスアンプ１−２ｉの列とが列に対して垂直な方向に少しずらされて並ぶ。セルアレイ１１−１ａ，１１−２ａ，・・・は、上述したと同様で、例えばセルアレイ１１−１ａで、センスアンプ１−１ｉに接続する一方のビット線／ＢＬ１とセンスアンプ１−２ｉに接続する一方のビット線／ＢＬ２とが隣接する。ここでセンスアンプを２列としたが、４列などでもよく、センスアンプを少しづつずらして並べることによりビット線ピッチでセンスアンプを配置することができる。
【００２２】
このような配置のため、センスアンプピッチによる制限がなく、また、ビット線ピッチでマスクを描くことができるため、メモリセルの微細化による高集積化を実現することが可能になる。また、センスアンプの上述した千鳥配置で存在したダミーセルアレイ領域も存在しないため、無駄な領域でチップ面積を増加させることもなくなる。
【００２３】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、次のような問題点がある。
【００２４】
第１の問題点は、オープンビット線構造におけるセンスアンプの千鳥配置がセンスアンプ列のセルアレイ間の配置とするために生じる無駄であるダミーセルアレイ領域が依然として残っていることである。
【００２５】
その理由は、センスアンプ列のセルアレイ間の配置により両端のセルアレイがダミーとなるからである。例え、折返しビット線構造にしてダミーセルアレイ領域を半減して、面積の削減が可能であっても、高集積化を実現する上では、出来る限りその面積を削減することが望ましい。
【００２６】
第２の問題点は、ダミーセルアレイを除くため偶数のセンスアンプ列を一つのセンスアンプ列としてセルアレイの間に配置した集中センスアンプ配置の場合には、各センスアンプでセンス特性の悪化が見られることである。
【００２７】
その理由は、各センスアンプに接続する対のビット線／ＢＬ，ＢＬそれぞれの長さにアンバランスを生じるからである。すなわち、センスアンプはセンスアンプ列内でビット線方向にずらして配置するため、センスアンプを２列または４列並べて配置するような場合、センスアンプ列の幅が２倍または４倍と広くなる。
【００２８】
従って、センスアンプ列内を通過する対のビット線／ＢＬ，ＢＬの長さもその幅の広がり分だけ長くなる。従って、その分に対するビット線容量が増加する。更に、センスアンプの位置が増幅器列の位置によりビット線方向でセンスアンプ列の中心線から外れた位置になるためである。
【００２９】
図１０を参照すれば、示されるビット線番号にはこのビット線長の増加が符号「ａ」で表示されている。例えばセンスアンプ１−１ｉの対になるビット線／ＢＬ１，ＢＬ１のビット線対を見た場合、ビット線長／ＢＬ１（ｐ）とビット線長ＢＬ１（ａ）とでセンスアンプ列１０−１２内を通過するビット線の長さに違いが現れる。すなわち、対のビット線／ＢＬ１，ＢＬ１ではビット線ＢＬ１の方が長い。他方、センスアンプ１−２ｉの対のビット線／ＢＬ２，ＢＬ２ではビット線／ＢＬ２の方が長い。このような、センスアンプ列内で長くなる方のビット線は、その分だけビット線容量が増加することになるので、特性的にも悪影響を与える。
【００３０】
また、センスアンプ列に対してセンスアンプを詰めて配置しているため、センスアンプピッチが狭くなり、センスアンプ列内での隣接ノイズが増加する。これもセンス特性に対して悪影響となり、改善が必要な要素である。
【００３１】
本発明の課題は、このような問題点を解決し、高集積化、動作の高速化を実現するため、ダミーセルアレイの排除、またはビット線容量のアンバランス若しくはこれを原因とする隣接ノイズの低減による特性の改善ができる半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
本発明による半導体記憶装置は、オープンビット線構造を有しかつセンスアンプを千鳥配置にしたときに、両端に生じるダミーセルアレイ領域を無くし、チップ面積の低減ができること、またはセンスアンプ列内でのビット線容量の増加およびセンスアンプにおける対のビット線／ＢＬ，ＢＬの容量のアンバランス、若しくは隣接ノイズ増加による特性の悪化を低減することを目的としている。
【００３３】
すなわち、本発明による半導体記憶装置では、各メモリアレイ部が、縦列を形成する所定数のワード線ＷＬと横行を形成する所定数のビット線ＢＬとが互いに直交する交点にメモリセルを配列するセルアレイと各ビット線の中央に設けられるセンスアンプが縦列を形成するセンスアンプ列とを有するオープンビット線構造である。また、センスアンプは、ビット線方向に１つおきにずらし、ビット線の両側に交互にセンスアンプを配置する周知の千鳥配置である。更に、センスアンプを縦に一列に配したセンスアンプ列は両側に上記セルアレイを配し、隣り合うセンスアンプ列のセンスアンプの位置を少しずらすことにより、各センスアンプ列のセンスアンプが同一セルアレイのビット線を交互に使用している。
【００３４】
そしてこの発明の一つの特徴は、隣接する二つのセルアレイと、このセルアレイに挟まれこのセルアレイにより対のビット線／ＢＬ，ＢＬを接続するセンスアンプの列を有する第一のセンスアンプ列と、上記二つのセルアレイのビット線を直列接続して対のビット線／ＢＬ，ＢＬのうちの一方に形成するセンスアンプの列を有する第二のセンスアンプ列とがメモリアレイ部の一つの側端部に配置されていることである。この構成を有する側端部ではダミーセルアレイがなくなる。すなわち、この構成を両側端部が有することによりメモリアレイ部から全てのダミーセルアレイをなくすことができる。
【００３５】
また、この構成で、上記第一のセンスアンプ列が側端部から内側にずらして配置され、隣接する二つのセルアレイが少数ビットセルアレイであることにより、上記構造で第二のセンスアンプ列が有するセンスアンプの対のビット線／ＢＬ，ＢＬの容量アンバランスを軽減できる。また、第一のセンスアンプ列が少数ビットによるビット線を接続するので、第一のセンスアンプ列に配置されるセンスアンプはその幅を縮小できる。
【００３６】
このように、少数ビットによるビット線は、ビット線の容量が軽く、また隣接ビット線に対してはカップリングノイズを常にキャンセルする働きが得られるので、特性の改善が期待できる。
【００３７】
また、別の形態では、上記第二のセンスアンプ列のセンスアンプそれぞれが、上記対のビット線／ＢＬ，ＢＬのうちの他方のビット線を、第一のセンスアンプ列とは逆側に隣り合う第三のセンスアンプ列の両側に隣接する二つの少数ビットセルアレイが有する少数ビットによる対のビット線／ＢＬ，ＢＬを直列接続して形成していることである。この場合、第二のセンスアンプ列に対応する対のビット線／ＢＬ，ＢＬは容量バランスを取ることが容易である。この構成も、上記同様、上記組合せを構成するセルアレイは少数ビットセルアレイであり、メモリアレイ部のサイズを低減できる。この場合、一つ置きのセンスアンプ列毎で異なるセンスアンプのビット線容量を有することになる。
【００３８】
また、更に、二つの組合せとこれを両側に隣接配置するビット線長の長い一つのセンスアンプ列とを一つのメモリアレイブロックとしてこのブロックの複数個を備えることにより、ダミーセルアレイの削除と、対のビット線／ＢＬ，ＢＬ両者の容量バランスとの両方の条件を充たすことができる。
【００３９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００４０】
図１は、本発明の半導体記憶装置のメモリアレイ部構造に関する実施の一形態を示す図である。図では説明を簡便化するため、９つのセンスアレイ列１０（−１〜−９）とこれらを間に配置するセルアレイ１１（−０ｈ，−１ｈ，−２〜−７，−８ｈ，−９ｈ）とが示されている。センスアレイ列１０（−１〜−９）それぞれには、縦列に備えられるセンスアンプ１（−１ｉ〜−９ｉ）がｉ番目により代表して示される。セルアレイ１１（−０ｈ，−１ｈ，−２〜−７，−８ｈ，−９ｈ）には、ビット線ＢＬがオープンビット線構造を形成し、上述したように、横行方向に延びるビット線ＢＬと縦列方向に延びるｎ本のワード線ＷＬとが存在する。また、オープンビット線構造は、一交点セル構造であり、ワード線ＷＬとビット線ＢＬの交点全てにセルが存在する構造を有している。
【００４１】
図１に示されたメモリアレイ部構造が従来例の図８と相違する点はセルアレイ１１−０ｈ，１１−１ｈ，１１−８ｈ，１１−９ｈにある。従って、センスアンプ列１０−１のセンスアンプ１−１ｉの対のビット線／ＢＬ１，ＢＬ１と、センスアンプ列１０−２のセンスアンプ１−２ｉのビット線／ＢＬ２と、センスアンプ列１０−８のセンスアンプ１−８ｉのビット線ＢＬ８と、センスアンプ列１０−９のセンスアンプ１−９ｉの対のビット線／ＢＬ９，ＢＬ９とである。
【００４２】
ここで、本実施形態と上記従来例との構造上の相違を明確化するため、従来例は、１本のビット線に対してｎビットセルを有するｎビットセルアレイが用いられるものとする。
【００４３】
ここで、セルアレイ１１−０ｈ，１１−１ｈ，１１−８ｈ，１１−９ｈそれぞれは従来例のｎビットアレイに対して少数ビットセルアレイである「ｎ／２」ビットアレイであるものとする。従って、図示される「ｐ」のつかない例えば対のビット線／ＢＬ１，ＢＬ１は「ｎ／２」でビット線長も従来と比較してほぼ二分の一である。また、ビット線の番号符号に付加される記号はビット線長を表わし、例えば、ビット線長ＢＬ２ｐは、センスアンプ１−２ｉのビット線ＢＬがｎビットのセルアレイ幅を有していることを意味する。また、本実施形態で生じる「ｎ／２」ビットアレイ幅の場合には記号は付加されないものとする。
【００４４】
すなわち、オープンビット線構造でセンスアンプ１（−１〜−９）を千鳥配置にした際に、両側端のセンスアンプ１−１．１−９それぞれの列を内側にずらして配置する。この結果、通常のセルアレイ１１−２〜１１−７がビット線当たりｎビットセルであるのに対して、セルアレイ１１−０ｈ，１１−１ｈ，１１−８ｈ，１１−９ｈそれぞれが「ｎ／２」ビットセルになるように、センスアンプ列１０−１，１０−９が配置される。
【００４５】
これについて、図２を参照してセンスアンプ列１０−１を例示して説明する。すなわち、センスアンプ列１０−１は、両側のセルアレイ１１−０ｈ，１１−１ｈがセルアレイ１１−０，１１−１それぞれの幅の半分になるような位置に配置されている。従って、センスアンプ列１０−１をセルアレイ１１−１の中央位置「Ｂ」に配備することにより、セルアレイ１１−０ｈの外側で、ダミーとなっていたセルアレイ１１−０分の領域「Ａ」が不要になり、領域の低減が実現されている。
【００４６】
この場合の、センスアンプ１−１ｉの対のビット線／ＢＬ１，ＢＬ１それぞれの長さは等しく、従来例と等しい例えばセンスアンプ１−３ｉのビット線対長／ＢＬ３ｐ，ＢＬ３ｐの半分の長さである。
【００４７】
図示されないが、センスアンプ列１０−９およびその周辺も、同様の構造である。
【００４８】
上述したように、オープンビット線構造を有しかつセンスアンプを千鳥配置にしたときでも、メモリアレイ部の両側端のセンスアンプ列を内側にずらして配置することにより、両側端のセンスアンプ列の外側に存在していたダミー領域をなくすことができる。従って、同じセンスアンプの千鳥配置に対して、チップ面積の低減が可能となる。これは多バンク構成または領域の分割が進み、図１に示されるようなメモリアレイ部が増えれば増えるほど、その効果は大きくなる。
【００４９】
更に、図１０で示される、もともとダミー領域を必要としない、センスアンプをセンスアンプ列内でずらして配置する集中センスアンプ配置と比べても、対ビット線ノイズの低減、センスアンプ列内ビット線長の削減ができ、特性の改善が可能である。
【００５０】
次に、図３を参照して、最側端のセンスアンプ列とそのビット線対に関する発明の特性ついて詳細に説明する。
【００５１】
図３は図１のセンスアンプ列１０−１，１０−２と「ｎ／２」ビットのセルアレイ１１−０ｈ、１１−１ｈとｎビットのセルアレイ１１−２とを抜き出して示す図である。また、セルアレイ１１−０ｈ、１１−１ｈとセルアレイ１１−２との関係をよりわかりやすくするため、ワード線ＷＬ１、ＷＬ２が追加表示されている。ここでは便宜上、ワード線ＷＬ１が、セルアレイ１１−０ｈおよびセルアレイ１１−１ｈに、４本のワード線ＷＬ１（ａ〜ｄ）および４本のワード線ＷＬ１（ｅ〜ｈ）それぞれを有している。ワード線ＷＬ２がセルアレイ１１−２に８本のワード線ＷＬ２（ａ〜ｈ）を有している。
【００５２】
ワード線ＷＬの本数からも明らかなように「ｎ／２」ビットのセルアレイ１１−０ｈ、１１−１ｈにおけるビット線方向の長さは、ｎビットのセルアレイ１１−２におけるビット線方向の長さの半分である。これは、図示されるセンスアンプ１−１１〜１−１８に対応するビット線／ＢＬ１１〜／ＢＬ１８とビット線ＢＬ１１〜ＢＬ１８とはそれぞれ、セルアレイ領域内で、センスアンプ１−２１〜１−２８に対応するビット線／ＢＬ２１〜２８の長さの半分の長さになっていることを意味する。実際の長さは、双方が同一の長さをセンスアンプ列内に有するので、完全な「１／２」の長さにはならない。
【００５３】
このように、最側端のセンスアンプ列の対のビット線／ＢＬ，ＢＬは他のセンスアンプ列の対のビット線／ＢＬ，ＢＬに比べてその長さが半分であるため、そのビット線容量もほぼ半分となり、側端部のセルアレイに関してはセンスの際の特性改善が可能となる。
【００５４】
次に、ワード線ＷＬ２のうちの一本でワード線ＷＬ２ａが選択されたとする。選ばれたセルデータがビット線ＢＬ２５に対してだけＬ（ロー）データであり、他のビット線に対しては全てＨ（ハイ）データであるとする。この場合、ビット線ＢＬ２５はＬ側にセンスし、他のビット線ＢＬ２１〜２４、２６〜２８およびビット線／ＢＬ３１〜３８は全てＨ側にセンスする。
【００５５】
この時、隣り合うビット線同士はカップリング容量を持っており、お互いの動作が影響する。お互いにＨ側にセンスしようとするビット線ＢＬ２１〜ＢＬ２４とビット線／ＢＬ３１〜／ＢＬ３４およびビット線ＢＬ２６〜ＢＬ２８とビット線／ＢＬ３５〜／ＢＬ３８とは、カップリング容量が同方向に働くため、センスを助けることになる。逆に、ビット線ＢＬ２５だけは、Ｌ側にセンスしようとする。しかし、隣接するビット線／ＢＬ３４，３５は、Ｈ側にセンスしようとするためカップリング容量が逆方向に働き、センスを妨げることになり、その影響でビット線ＢＬ２５のセンス特性が悪化することになる。このように通常はセンス特性に対するワーストパターンが存在することになる。
【００５６】
これに対して、ワード線ＷＬ１のうちの一本が選択されたとする。センスアンプ列１０−１の側端側で、ワード線ＷＬ１ａが選択され、また、ビット線／ＢＬ２５以外は選ばれたセルデータが全て「Ｌ」であるとする。この場合、ビット線／ＢＬ１１〜／ＢＬ１８はＬ側にセンスする。これに対をなすビット線ＢＬ１１〜ＢＬ１８はＨ側にセンスすることになる。また、ビット線／ＢＬ２１〜／ＢＬ２４およびビット線／ＢＬ２６〜／ＢＬ２８はＬ側にセンスするが、ビット線／ＢＬ２５だけはＨ側にセンスする。ここでビット線／ＢＬ２１と隣接する対のビット線／ＢＬ１１，ＢＬ１１の関係に注目すると、ビット線／ＢＬ２１がＬ側にセンスするのに対し、ビット線ＢＬ１１はＨ側にセンスし、カップリング容量が逆方向に働くことになる。
【００５７】
しかし、同時にビット線／ＢＬ１１はＬ側にセンスするため、ビット線／ＢＬ１１とビット線／ＢＬ２１とのカップリング容量は同方向に働くことになる。ビット線ＢＬ１１とビット線／ＢＬ１１とは対になっている性格上、ビット線／ＢＬ２１に対するカップリング容量はほぼ等しく、従ってビット線／ＢＬ２１に対するカップリング容量による影響は、お互い逆方向に同じだけ働くため、それぞれが打ち消し合う。このことは、対のビット線／ＢＬ１１，ＢＬ１１の間だけではなく、センスアンプ列１０−１の両側ではどのビット線でもその関係は同様である。
【００５８】
従って、一つだけ逆データであるビット線／ＢＬ２５とこれに隣接する対のビット線／ＢＬ１４，ＢＬ１４および対のビット線／ＢＬ１５，ＢＬ１５との関係でも同じことが言える。従って、ビット線／ＢＬ２５だけセンス特性が悪化することはない。以上の関係はセンスアンプ列１０−１の側端側にあるワード線ＷＬｅ〜ＷＬｈのうちの一つが選択されたときでも同様であり、またビット線ＢＬ１１〜ＢＬ１８およびビット線／ＢＬ１１〜／ＢＬ１８に対するセルデータがどのような組み合わせであっても、対のビット線はお互い逆データをセンスすることになるため、隣接ビット線に対するビット線間のノイズは常に打ち消しあい、キャンセルされることになる。
【００５９】
すなわち、内側にずらして配置したセンスアンプ列の両側の対のビット線は、隣接するビット線に対してカップリングノイズを常に打ち消しあい、キャンセルするため、センス特性を悪化させることがない。
【００６０】
また、本実施の形態では、センスアンプ列で従来の千鳥配置と同様、センスアンプを一列に並べているため、集中センスアンプ配置のようなセンスアンプ列の幅の増加はなく、ビット線長の増加による容量の増加および対のビット線での容量のアンバランスは生じない。また、従来の千鳥配置と同様、ビット線に対して交互に配置されるため、センスアンプピッチも集中センスアンプ配置より広くとることができ、センスアンプの動作ノイズの増加も考慮する必要がない。
【００６１】
以上述べてきたように、オープンビット線構造におけるセンスアンプを千鳥配置する際、側端部のセンスアンプ列を内側にずらして配置することにより、それまで必要だったダミーセルアレイ領域を削除することが可能である。他方、集中センスアンプ配置を不要とするので、ビット線容量の増加、隣接ノイズの増加を排除でき、特性の悪化を低減することが可能である。
【００６２】
しかしながら、図１に示されるような本実施形態では、最側端から二番目に位置するセンスアンプ列１０−２，１０−８のセンスアンプ１−２ｉ，１−８ｉにおける対のビット線／ＢＬ２，ＢＬ２および対のビット線／ＢＬ８，ＢＬ８それぞれでビット線長にアンバランスが生じている。例えば、センスアンプ列１０−２では、一方でビット線／ＢＬ２が二つの「ｎ／２」ビットによるセルアレイ１１−０ｈ，１１−１ｈと一つのセンスアンプ列１０−１とのそれぞれが有する幅の和のビット線長／ＢＬ２ａを有している。他方では、ビット線ＢＬ２がｎビットのセルアレイ１１−２の幅であるビット線長ＢＬｐを有している。従って、ビット線長／ＢＬ２ａはビット線長ＢＬ２ｐよりセンスアンプ列１０−１の幅分だけ長い。
【００６３】
このビット線長による左右のアンバランスに対しては、集中センス増幅機配置で講じられるビット線の左右アンバランスの対応策同様、例えば、トランジスタゲート（ＴＧ）をセンスアンプ列とセルアレイとの間に置くなどして、センス時に左右アンバランスを見えなくするような工夫がなされており、その対策が可能である。
【００６４】
上述した実施態様では、オープンビット線構造によりセンスアンプを千鳥配置する際に、ダミーセルアレイ領域を削除することを主目的としたが、上述したように、内側にずらして配置したセンスアンプ列に対応するビット線はその長さが短い。従って、ビット線の容量が軽く、また隣接ビット線に対してはカップリングノイズを常にキャンセルする働きがあり、特性の改善が期待できる。この特徴を生かし、最側端のセンスアンプ以外もそれぞれ同様にずらして配置することにより、特性の改善が可能である。
【００６５】
次に、図４および図５に図１を併せ参照して、ビット線に左右のアンバランスを生じない、上述したとは別の実施形態について説明する。図４では「ｎ／２」ビットサイズに対応する部分の番号符号に「ｈ」を付加して表示する。従って、図１でのセンスアンプ１−１ｉ，１−９ｉおよびセンスアンプ列１０−１，１０−９は、図４のセンスアンプ１−１ｉｈ，１−９ｉｈおよびセンスアンプ列１０−１ｈ，１０−９ｈそれぞれと同一である。
【００６６】
この実施態様では、奇数番のセンスアンプ列が隣接するセルアレイそれぞれの中央に配置される。例えば図５で示されるように、図１におけるセンスアンプ列１０−３が隣接するセルアレイ１１−２，１１−３それぞれの中央に配置されている。すなわち、図１におけるセンスアンプ列１０−３に相当するセンスアンプ列１０−３ａｈ，１０−３ｂｈそれぞれが、「ｎ／２」ビットサイズに分割されたセルアレイ１１−２ａｈ，１１−２ｂｈおよび１１−３ａｈ，１１−３ｂｈそれぞれに挟まれた構造である。
【００６７】
一方、偶数番のセンスアンプ列は、奇数番のセンスアンプの「ａ，ｂ」のうちの隣接する方を中央に配置する「ｎ／２」ビットサイズの二つのセルアレイを両側それぞれに隣接させている。例えば、図４に示されるセンスアンプ列１０−４センスアンプ１−４ｉは、一方にセンスアンプ列１０−３ｂｈを挟むセルアレイ１１−３ａｈ，１１−３ｂｈの直列ビット線／ＢＬ５と、他方にセンスアンプ列１０−５ａｈを挟むセルアレイ１１−４ａｈ，１１−４ｂｈの直列ビット線ＢＬ５とを対に形成している。
【００６８】
次に、図６を参照して、図４の構造をブロック構成とした場合について説明する。図６は、図４と同一構造であるが、構成説明の便宜のため、センスアンプ列１０およびセルアレイ１１それぞれの番号符号を側端部から順に付与する。
【００６９】
図６に示されるように、この実施態様では、隣り合う三つのセンスアンプ列１０−１ｈ，１０−２，１０−３ｈが四つのセルアレイ１１−０１ｈ，１１−１ｈ，〜１１−３ｈの間に交互に配置され一つのブロックを形成している。三つのセンスアンプ列１０−１ｈ，１０−２，１０−３ｈのセンスアンプ１−１ｉｈ，１−２ｉ，１−３ｉｈそれぞれは千鳥配置されている。セルアレイ１１−０１ｈ，１１−１ｈ，〜１１−３ｈそれぞれは「ｎ／２」ビットサイズである。また、両側のセンスアンプ列１０−１ｈ，１０−３ｈのセンスアンプ１−１ｉｈ，１−３ｉｈそれぞれは同一線長の対のビット線／ＢＬ１，ＢＬ１および対のビット線／ＢＬ３，ＢＬ３を有する。残りのセンスアンプ列１０−２のセンスアンプ１−２ｉはそれぞれ線長「ａ」で対となるビット線／ＢＬ２，ＢＬ２を有する。
【００７０】
上述同様に、三つのセンスアンプ列１０−４ｈ，１０−５，１０−６ｈが四つのセルアレイ１１−０４ｈ，１１−４ｈ，〜１１−６ｈの間に交互に配置され、一つの小規模メモリアレイブロックを形成することができる。このように更に追加して大規模の半導体記憶装置が形成される。
【００７１】
上記図４または図６の配置では、ｎビットセルアレイに対応するセンスアンプ列それぞれの両側に「ｎ／２」ビットセルアレイに対応するセンスアンプ列のそれぞれが配置される。このような配置のため、配線長の短いビット線はその容量が軽くなりセンス特性が改善される。また、交互に配置されるビット線間で、隣接するビット線のカップリング容量は常に打ち消しあう関係にあるため、配線長の短いビット線から配線長の長いビット線へのノイズはキャンセルされ、センス特性が改善される。
【００７２】
上述したように、本実施形態によるセンスアンプの配置は、ｎビットセルのビット線および「ｎ／２」ビットセルのビット線のどちらにもセンス特性の改善が期待され、チップ全体でのセンス特性改善が可能である。
【００７３】
次に、図６および図９を参照すれば、上述した一つのメモリアレイブロックのみを対照比較した場合、三つのｎビットセルアレイに対してほぼ一つ分の幅が縮小されるといえる。従って、その分、高密度化できる。
【００７４】
さらに他の実施形態として、図１および図６を参照して「ｎ／２」ビットセルアレイに対応する図１におけるセンスアンプ１−１ｉ，１−９ｉおよび図６におけるセンスアンプ１−１ｉｈ，１−３ｉｈ，１−４ｉｈ，１−６ｉｈのセンスアンプの幅サイズを他のセンスアンプ列のセンスアンプに対して小さくした場合が考えられる。
【００７５】
例えば、図１における「ｎ／２」ビットセル１１−０ｈ，１１−１ｈに対応する対のビット線／ＢＬ，ＢＬは、ｎビットセルに対応する線長「ｐ」または線長「ａ」に対してその長さが半分であり、配線容量が半減することはすでに述べたとおりである。従って、ｎビットセルに対応する例えばセンスアンプ１−２ｉに比べて「ｎ／２」ビットセルに対応するセンスアンプ１−１ｉｈの方のセンス特性が良く、センスマージンが大きい。
【００７６】
そこで、ｎビットセルに対応するセンスアンプ１−２ｉの幅サイズに対し「ｎ／２」ビットセルに対応するセンスアンプ１−１ｉｈの幅サイズを小さくする。配線容量が半減している分のセンスマージン内であればセンス特性は悪化することはなく、逆に「ｎ／２」ビットセルに対応するセンスアンプから隣接するｎビットセルに対応するビット線に与えるセンスノイズが低減される。従って、これはｎビットセルに対応するセンスアンプのセンス特性の改善につながる。ここではセンスアンプの幅サイズに関して述べたが、幅サイズに限らず、長さサイズなど動作ノイズの低減や面積の削減につながる要素であればその効果を十分に発揮することができる。
【００７７】
上記説明では、少数ビットセルアレイのサイズをｎビットに対して「ｎ／２」ビットと二分の一を例示したが、例えば、図１のように両側端のみに適用する場合にはその内側のセンスアンプの容量バランスを配慮して更に小さいサイズにするなど、そのサイズを適切値に変更することができる。また、それぞれでサイズが相違しても、上述したように、構造により容量バランスの調整がとれるので、セルアレイのサイズを特に限定する必要はない。
【００７８】
このように、図示された構造を参照して説明したが、上記機能を満たす限り構成の変更は自由であり、上記説明が本発明を限定するものではない。更に、センスアンプを備えるメモリセルアレイを用いるものであればＤＲＡＭに限定されるものではなく半導体記憶装置の全般に適用可能なものである。
【００７９】
【発明の効果】
以上説明したように本発明によれば、次のような効果を得ることができる。
【００８０】
第一の効果は、オープンビット構造を有しかつセンスアンプを千鳥配置にした際に、側端部にダミーセルアレイ領域を発生させることがないことである。
【００８１】
その理由は、側端部で側端部から二番目にある第二のセンスアンプ列のセンスアンプに接続するビット線のうち、測端部側のビット線が側端部まで延びて、ダミーセルアレイとなり得る最側端のセルアレイのすべてのビット線が使用されているからである。
【００８２】
第二の効果は、センスの際の特性が改善されることである。
【００８３】
その一つの理由は、上記第二のセンスアンプ列のセンスアンプで対になるビット線の容量バランスのため、最側端の第一のセンスアンプ列を挟むセルアレイはそのビットサイズを、残るセルアレイより小さな少数ビットセルアレイとして第一のセンスアンプ列に対するビット線容量を減少させているからである。
【００８４】
他の一つの理由は、第一のセンスアンプ列に対する対のビット線が第二のセンスアンプ列に対する対のビット線の一方のみと隣接するので、第一のセンスアンプ列に対する対のビット線が隣接するビット線に対してカップリングノイズを常に打ち消し合い、キャンセルするからである。
【００８５】
このように、本発明では、センスアンプ列がセンスアンプを１列に並べ隣り合うセンスアンプ列のセンスアンプとの間で千鳥配置としている。このため、集中センスアンプ配置のようなセンスアンプ列の幅の増加はなく、ビット線長の増加による容量の増加は起こらない。また、センスアンプがビット線に対して交互に配置されるため、センスアンプピッチも集中センスアンプ配置より広くとることが可能であり、センスアンプの動作ノイズの増加も考慮する必要がない。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリアレイ部構造に関する実施の一形態を示す図である。
【図２】図１の従来例との構造比較の一例を示す図である。
【図３】図１の本発明に関する部分詳細の実施の一形態を示す図である。
【図４】図１とは異なる本発明によるメモリアレイ部構造に関する実施の一形態を示す図である。
【図５】図１との構造比較の一例を示す図である。
【図６】図４をブロック化した構造についての実施の一形態を示す図である。
【図７】図６の従来例との構造比較の一例を示す図である。
【図８】従来の千鳥配置と称せられるメモリアレイ部構造に係る一例を示す図である。
【図９】図８とは異なる従来のメモリアレイ部構造に係る一例を示す図である。
【図１０】図８に対して集中センスアンプ配置と称せられる従来のメモリアレイ部構造に係る一例を示す図である。
【符号の説明】
１　　センスアンプ
１０　　センスアンプ列
１１　　セルアレイ
ＢＬ　　ビット線

Claims

一つのメモリアレイ部が、縦列を形成する所定数のワード線と横行を形成する所定数のビット線とが互いに直交する交点それぞれに一つのメモリセルを配列する複数のセルアレイと、各ビット線の中央に設けられるセンスアンプが縦列を形成する複数のセンスアンプ列とでオープンビット線構造を有しており、かつ、前記センスアンプを縦に一列に配したセンスアンプ列は、隣り合う前記センスアンプ列でそれぞれのセンスアンプの位置を少しずらすことにより各センスアンプ列のセンスアンプが各セルアレイのビット線を交互に使用する千鳥配置を形成するものであって、
隣り合う二つのセルアレイと、当該セルアレイに挟まれ当該セルアレイにより対のビット線／ＢＬ，ＢＬを接続するセンスアンプの列を有する第一のセンスアンプ列と、前記二つのセルアレイのビット線を直列に接続して対のビット線／ＢＬ，ＢＬのうちの一つに形成するセンスアンプの列を有する第二のセンスアンプ列とが前記メモリアレイ部の少なくとも一方の側端部に配置されていることを特徴とする半導体記憶装置。
請求項１において、前記第一のセンスアンプ列の両側端に隣接する二つのセルアレイそれぞれは、他のセルアレイと比較してビット数の少ないビット線を有する少数ビットセルアレイであることを特徴とする半導体記憶装置。
請求項２において、前記第一のセンスアンプ列のセンスアンプそれぞれは、前記メモリアレイ部の内側のセンスアンプと比較して、より小さい幅サイズを有していることを特徴とする半導体記憶装置。
請求項２において、前記第二のセンスアンプ列のセンスアンプそれぞれは、対のビット線／ＢＬ，ＢＬのうちの他方のビット線を、前記第一のセンスアンプ列とは逆側に隣り合う第三のセンスアンプ列の両側に隣接する二つの少数ビットセルアレイが有する少数ビットによる対のビット線／ＢＬ，ＢＬを接続して形成することを特徴とする半導体記憶装置。
請求項４において、前記第一及び第三のうちの少なくとも一方のセンスアンプ列のセンスアンプそれぞれは、他のセンスアンプに比べて、より小さな幅サイズを有することを特徴とする半導体記憶装置。
請求項４において、前記少数ビットセルアレイは同一ビット数のビット線を有し、前記メモリアレイブロック内の各センスアンプはバランスの取れた容量による対のビット線／ＢＬ，ＢＬを有することを特徴とする半導体記憶装置。
請求項６において、前記メモリアレイ部は、複数の同一サイズの前記メモリアレイブロックのみにより構成されることを特徴とする半導体記憶装置。