JP4745028B2 - 半導体メモリの救済方法及び装置 - Google Patents

Description

本発明は、半導体メモリの救済方法及び装置に係り、より詳細には、オープンビットライン構造を有する半導体メモリ装置の救済方法及び装置に関する。

一般的に、リダンダンシー装置とは、メモリを構成するセルアレイのなかで、任意のセルに欠陥が発生すると、欠陥セルが接続されたビットラインを予備のスペアビットラインに代替して欠陥を補償する装置をいう。

欠陥が発生したセルを選択するアドレスがメモリ装置に印加されると、欠陥セルを選択する正常のパスが切断され、代わりにリダンダンシー装置が動作して予備のセルが接続されたビットラインをイネーブルさせることによってリダンダンシー動作が行われる。

代替する欠陥があるセルを予備のメモリセルに代替する形態によって、それぞれのスペアロー（または、リダンダントワードライン）に代替するローリダンダンシーとスペアカラム（または、リダンダントビットライン）に代替するカラムリダンダンシーがある。

ローリダンダンシー方式としては、一つのメモリセルブロックでビットラインとビットラインバーが一つのセンスアンプに連結されるフォルデッド（folded）ビットライン方式と互いに異なるメモリセルブロックに形成されているビットラインとビットラインバーが一つのセンスアンプに連結されるオープンビットライン方式がある。

図１は、従来のフォルデッドビットラインセンスアンプを備えるメモリ装置で正常なワードラインの活性化が行われ、計八つのＤＱデータが出力される場合を示す概念図である。

図示していないが、それぞれのビットラインは、一つのセンスアンプ（Ｓ／Ａ）と連結される。ローアドレスに対応するワードライン（Ｗ／Ｌ）が選択され、カラムアドレスに対応するビットラインが活性化されると、各センスアンプは、活性化されたビットラインを通じてデータをセンシングして複数のデータピンＤＱｓ ０〜７を通じて出力する。図１は、ブロックＡ１及びブロックＢ１を有する一つのセルアレイブロック（またはメモリバンク）を示し、ブロックＡ１及びブロックＢ１のそれぞれは、８Ｋのワードライン（Ｗ／Ｌ）で構成される。図１では、ローアドレスが０〜８Ｋの一つであるワードライン（Ｗ／Ｌ）を示している。

従来のフォルデッドビットラインセンスアンプを備えるメモリ装置における正常なＷ／Ｌの活性化は、図１に示したように、８Ｋ単位のリフレッシュ範囲で一つのＷ／Ｌが活性化されるので、一つのセルアレイブロックで二つのＷ／Ｌ（Ｗ／Ｌ１、Ｗ／Ｌ２）が活性化される。
従来のフォルデッドビットラインセンスアンプ（Ｓ／Ａ）構造を有するメモリ装置では、全てのローブロックで上記と同様の方法でＷ／Ｌが活性化され、また、ローリダンダンシーの活性化時にも正常なＷ／Ｌの活性化の場合と同様に処理される。

従来のフォルデッドビットラインセンスアンプにローリダンダンシー救済方式を適用すると、不良が発生したＷ／Ｌは１：１でスペアラインに代替される。例えば、８Ｋ単位のリフレッシュ範囲内で不良が発生したＷ／Ｌを代替するスペアＷ／Ｌが上記と同様の方式で活性化され、常に二つのＷ／Ｌが活性化される。

しかし、オープンビットラインＳ／Ａ構造を有するメモリ装置の場合においては、オープンビットラインＳ／Ａの構造上の特徴により、メモリバンクの最後のエッジブロックでは、ダミービットラインが存在する。ダミービットラインを処理する方法としては、ラウンドエッジブロック処理方法とストレートエッジブロック処理方法がある。図２及び図３は、ダミービットラインがストレートエッジブロック処理された場合を示す。

図２は、従来のオープンビットラインセンスアンプを備えるメモリ装置の二つのワードラインが活性化され、八つのＤＱデータを出力する場合を示す概念図であり、図３は、従来のオープンビットラインセンスアンプを備えるメモリ装置の三つのワードラインが活性化され、八つのＤＱデータを出力する場合を示す概念図である。

図２及び図３には、例えば、ブロックＡ２及びブロックＢ２で構成された一つのセルアレイブロックが示されている。以下では、ブロックＡ２及びブロックＢ２のそれぞれが８ＫのＷ／Ｌで構成された場合を例として説明する。

ブロックＡ２は、ローアドレス（Ｘ）０〜２５５に対応する左側のエッジブロックである第１エッジサブブロック１０及びローアドレス（Ｘ）２５６〜８Ｋに対応する第１メインサブブロック２０で構成される。ブロックＢ２は、ローアドレス０〜２５５に対応するセンター疑似エッジブロックである第２エッジサブブロック３０、ローアドレス２５６〜８Ｋに対応する第２メインサブブロック４０及びローアドレス０〜２５５に対応するダミーサブブロック５０で構成される。

図２に示したように、オープンビットラインセンスアンプ構造を有するメモリ装置にて前記メインブロック（２０、４０）のＷ／Ｌを活性化する場合、フォルデッドビットラインの場合のようにＷ／Ｌ（１２、２２）の二つがイネーブルされることで計八つのＤＱデータが出力される。また、ローリダンダンシー救済時にも、従来のフォルデッドビットライン方法と同様にメインブロック２０、４０内で選択されたリダンダンシーセルのＷ／Ｌが二つイネーブルされる。

しかし、第１エッジサブブロック１０、第２エッジサブブロック３０及びダミーサブブロック５０を用いてＤＱデータを出力しようとする場合には、二つのＷ／Ｌではなく、三つのＷ／Ｌ（１１、１３、２１）が活性化されるべきである。

即ち、第１エッジサブブロック１０、第２エッジサブブロック３０及びダミーサブブロック５０を用いてＤＱデータを出力する場合には、上記のように三つのＷ／Ｌ（１１、１３、２１）が活性化されるべきであるので、図２のメインブロックを用いてＤＱデータを出力する場合とは異なる。また、第１エッジサブブロック１０、第２エッジサブブロック３０、及びダミーサブブロック５０のローで不良が発生したとき、ローリダンダンシー救済方法も正常動作とは異なるように処理される必要がある。

また、既存のオープンビットライン構造を有するメモリ装置のダミービットラインがストレートエッジブロック処理された場合、自己のブロックで救済処理を行う場合、救済効率が減少するという問題点が生じる。

したがって、本発明の第１目的は、オープンビットラインセンスアンプを有する半導体メモリ装置のストレートエッジブロックを用いて三つのワードラインが活性化されてＤＱデータを出力する場合、ローで発生した不良を処理する半導体メモリ装置の救済方法を提供することにある。

本発明の第２目的は、オープンビットラインセンスアンプを有する半導体メモリ装置のストレートエッジブロックを用いて三つのワードラインを活性化させ、ＤＱデータを出力する場合、ローで発生した不良を処理する半導体メモリ装置を提供することにある。

前述した本発明の第１目的を達成するための本発明の一側面による半導体メモリ装置の救済方法は、オープンビッドライン構造からなる半導体メモリ装置の一つのセルアレイブロックから三つのワードラインを共に活性化させる場合の救済を処理する。前記半導体メモリ装置の救済方法は、前記三つのワードラインのいずれか一つに結合された不良メモリセルを代替するリダンダンシーセルを選択する段階と、前記不良メモリセルに連結されたワードラインをイネーブルさせるか否かを決定する段階と、前記不良メモリセルに連結されたセンスアンプをディスエーブルさせる段階と、前記リダンダンシーセルへの代替によって重複して選択されるビットラインに対応するメモリセルのワードラインをイネーブルさせるか否かを決定する段階と、前記重複して選択されるビットラインに対応するメモリセルのセンスアンプをディスエーブルさせる段階と、及び前記リダンダンシーセルをイネーブルさせる段階と、を含む。

また、本発明の第２目的を達成するための一側面による半導体メモリの救済装置は、オープンビットライン構造からなる半導体メモリの第１エッジサブブロック及び第１メインサブブロックを有する第１ブロック、第２エッジサブブロック及び第２メインサブブロックを有する第２ブロック及びダミーサブブロックからなる一つのセルアレイブロックから三つのワードラインを共に活性化する。前記半導体メモリ装置の救済装置は、ローアドレス及び不良メモリセルを代替するリダンダンシーセルを選択するためのリダンダンシー選択信号に基づいて第１エッジサブブロックの第１ワードラインをディスエーブルさせる第１ワードライン制御信号を生成し、前記第１エッジサブブロックの前記第１ワードラインに連結された第１センスアンプをディスエーブルさせる第１センスアンプ制御信号を生成する第１エッジサブブロック制御信号と、前記ローアドレス及び前記リダンダンシー選択信号に基づいてダミーサブブロックの第２ワードラインをディスエーブルさせる第２ワードライン制御信号を生成し、前記ダミーサブブロックの第２ワードラインに連結された第２センスアンプをディスエーブルさせる第２センスアンプ制御信号を生成するダミーサブブロック制御回路と、第２エッジサブブロックの第３ワードラインをイネーブルさせるか否かを決定する第３ワードライン制御信号を生成する第２エッジサブブックのワードライン制御回路と、前記第２エッジサブブロックの前記第３ワードラインの第１側に連結された第３センスアンプをディスエーブルさせる第３センスアンプ制御信号と前記第２エッジサブブロックの前記第３ワードラインの第２側に連結された第４センスアンプをディスエーブルさせる第４センスアンプ制御信号を生成する第２エッジサブブロックのセンスアンプ制御回路と、を含む。

以下、添付した図面を参照して、本発明の望ましい実施形態をより詳細に説明する。

図４は、オープンビットラインセンスアンプを備えるメモリ装置のメインブロックで不良が発生した場合のローリダンダンシー救済を説明するための概念図である。図示していないが、それぞれのビットラインは、一つのセンスアンプ（Ｓ／Ａ）と連結され、各センスアンプはビットラインを通じてデータをセンシングする。

以下、ブロックＡ３、ブロックＢ３及びダミーサブブロックで構成された一つのセルアレイブロック（または、メモリバンク）でブロックＡ３及びブロックＢ３のそれぞれは、３２個のサブブロックで構成され、８ＫのＷ／Ｌで構成される場合を例として説明する。

ブロックＡ３は、ローアドレス（Ｘ）０〜２５５に対応する左側のエッジブロックである第１エッジサブブロック１００及びローアドレス（Ｘ）２５６〜８Ｋに対応する第１メインサブブロック１１０で構成される。ブロックＢ３は、ローアドレス０〜２５５に対応するセンター疑似エッジブロックである第２エッジサブブロック１２０及びローアドレス２５６〜８Ｋに対応する第２メインサブブロック１３０で構成される。ダミーサブブロック１４０は、アドレス０〜２５５に対応する。第１エッジサブブロック１００、第２エッジサブブロック１２０またはダミーサブブロック１４０に対応するローアドレス（Ｘ）は０〜２５５以外、０〜５１２などのような８Ｋ範囲内の他のアドレスを有してもよい。

第１エッジサブブロック１００は、ブロックＡ３でブロックＢ３と隣接しないエッジ部分であるブロックＡ３の最も左側に配列されたセンスアンプと連結された少なくとも一つの第１ワードラインを含むサブブロックを示す。

第２エッジサブブロック１２０は、ブロックＢ３でブロックＡ３と隣接したエッジ部分に配置され、前記第１エッジサブブロック１００と同一のローアドレスで活性化される少なくとも一つの第２ワードラインを含むサブブロックを示す。

第１メインサブブロック１１０は、ブロックＡ３で前記第１エッジサブブロック１００を除いた残余サブブロックを示す。第２メインサブブロック１３０は、ブロックＢ３で前記第２エッジサブブロック１２０を除いた残余サブブロックを示す。

ダミーサブブロック１４０は、前記ブロックＢ３の最後のサブブロックに付加的に配置され、第１エッジサブブロック１００と同一のローアドレスで活性化される少なくとも一つの第３ワードラインを含むサブブロックを示す。

例えば、ｘ８モードである場合、図４に示したように、第１メインサブブロック１１０のいずれか一つのＷ／Ｌ（１１４）の活性化によって、ビットライン０、１、２、３データが出力され、第２メインサブブロック１３０のいずれか一つのＷ／Ｌ（１３２）の活性化によってビットライン４，５，６，７のＤＱ４、５、６、７データが出力される。

図４を参照すると、オープンビットラインセンスアンプ（Ｓ／Ａ）構造を有するメモリ装置の第１メインサブブロック１１０または第２メインサブブロック１３０に不良が発生した場合には、従来のフォルデットビットライン構造を有するメモリ装置の救済処理方式と同様の方法を用いてリダンダンシー救済処理が行われる。

即ち、第１メインサブブロック１１０に属するワードライン１１４に連結されたセルに欠陥、例えばビットライン及び／またはセンスアンプなどで欠陥が発生した場合、欠陥が発生したセルに対応するアドレスがメモリ装置に印加されると、欠陥セルを選択するＷ／Ｌ（１１４）を通じる正常なパスは切断され、代わりにリダンダンシー装置が動作してスペアセルが接続されたＷ／Ｌ（１１２）と結合されたビットラインをイネーブルさせることによって、リダンダンシー動作が行われる。この場合、リダンダンシー救済処理が行われた場合、二つのワードライン１１２、１３２が活性化されることがわかる。

オープンビットラインセンスアンプ構造を有するメモリ装置のダミービットラインがストレートエッジブロック処理された場合、自己のブロック内で救済処理を行うと、救済効率が低下する。したがって、オープンビットラインセンスアンプ構造を有するメモリ装置のダミービットラインがストレートエッジブロック処理された場合、自己のブロック以外のブロックで救済処理を行うことによって、メインサブブロック（１１０、１３０）で不良が発生した場合の救済処理効率と同様の救済処理効率を得ることができる。

オープンビットラインセンスアンプ（Ｓ／Ａ）構造を有するメモリ装置で、第１エッジサブブロック１００、第２エッジサブブロック１２０、及び／またはダミーサブブロック１４０のローで不良が発生した時、自己のブロック以外のブロックにローリダンダンシー救済する方法は大きく分けて、三つの場合がある。すなわち、ｉ）第１エッジサブブロック１００またはダミーサブブロック１４０で不良が発生する場合、ｉｉ）第２エッジサブブロック１２０で一側のセンスアンプ（Ｓ／Ａ）を通じて出力されるデータのデータ経路上に不良が発生した場合、ｉｉｉ）第２エッジサブブロック１２０の両側のセンスアンプ（Ｓ／Ａ）を通じて出力されるデータのデータ経路上に全て不良が発生する場合である。以下、これらの三つの場合について説明する。

図５は、本発明の望ましい実施形態によるオープンビットラインセンスアンプを備えるメモリ装置の第１エッジサブブロックで不良が発生した場合における、ローリダンダンシー救済を説明するための概念図である。図５は、前記一番目の場合、即ち第１エッジサブブロック１００で不良が発生する場合のリダンダンシー救済処理を示す。

例えば、ｘ８モードの場合、図５に示したように、第１エッジサブブロック１００のＷ／Ｌ（１１１）の活性化によってビットライン０，２のＤＱ０、２データが出力され、第２エッジサブブロック１２０のＷ／Ｌ１２２の活性化で左側のビットライン（Ｍ１１、ビットライン１、ビットライン３）と連結された左側のＳ／Ａ（図示せず）を通じてＤＱ１、３データが出力され、右側のビットライン（ビットライン４、ビットライン６）と連結された右側のＳ／Ａ（図示せず）を通じてＤＱ４、６データが出力される。また、ダミーサブブロック１４０のＷ／Ｌ（１４２）の活性化によってＤＱ５、７データが出力される。したがって、計八つのＤＱ０、１、２、３、４、５、６、７データが出力される。

図５を参照すると、第１エッジサブブロック１００で不良が発生した時、前記第１エッジサブブロック１００と異なるブロックである第１メインサブブロック１１０のＷ／Ｌ（１１２）と連結されたローリダンダンシーセルを用いて救済処理を行うことによって、不良が発生したデータＤＱ０，２を代替する。ここで、前記代替されたワードライン１１２によってＤＱ１、３も共に救済され、ＤＱ０、１、２、３の四つのＤＱが出力される。ブロックＢ３の四つのＤＱ４、５、６、７データのうち、ＤＱ５、７データはダミーサブブロック１４０から出て、残りのＤＱ４、６データが第２エッジサブブロック１２０で出力される。したがって、第２エッジサブブロック１２０のＤＱ１、３は、遮断する必要がある。

したがって、第１エッジサブブロック１００の不良が発生したワードライン１１１をディスエーブルさせ、第２エッジサブブロック１２０の左側のセンスアンプ（図示せず）とイコライザ(図示せず)などをディスエーブルさせて、対応するビットラインを非活性化させることでＤＱ１、３を遮断する。より詳細な説明は後述する。

前記ブロックＡ３及びＢ３の各々は、３２個のサブブロックごとにブロック制御回路を備える（図６、図７及び図８）。

図６は、本発明の望ましい一実施形態による図５の第１エッジサブブロックを制御するための第１エッジサブブロック制御回路を示す回路図である。

図６を参照すると、第１エッジサブブロック制御回路６００は、複数のＮＡＮＤゲート（６０１、６０３）、複数のインバータ（６０５、６０７、６０９、６１３、６１５）及びＮＯＲゲート６１１で構成される。

第１エッジサブブロック１００で不良メモリセルがローアドレスによって選択されると、前記不良メモリセルを代替するために第１メインサブブロック１１０のリダンダンシーセルを選択するためのリダンダンシー選択信号が発生する。例えば、前記リダンダンシー選択信号は、前記リダンダンシーセルのヒューズを切断すると発生するローレベルのヒューズ状態信号ＰＲＲＥＢＬとなりうる。前記ヒューズ状態信号ＰＲＲＥＢＬに基づいて前記第１メインサブブロック１１０のリダンダンシーセルに対応するＷ／Ｌ（１１２）がイネーブルされる。

第１エッジサブブロック制御回路６００は、ローアドレスの一部ビット（ＤＸＡ８、９、１０、及びＤＸＡ１１、１２）と前記ヒューズ状態信号ＰＲＲＥＢＬの入力を受け、前記不良が発生した第１エッジサブブロック１００のワードラインをディスエーブルさせるためのワードライン制御信号ＰＮＷＥＲＥＳＥＴと対応するブロック、即ち第１エッジサブブロック１００のセンスアンプとイコライザをディスエーブルさせるためのセンスアンプ制御信号（またはブロック選択信号）ＰＢＬＫＳＩを発生させる。ローアドレスの一部のビット（ＤＸＡ８、９、１０及びＤＸＡ１１、１２）は、前記３２個のサブブロックのうち、一つを選択するためのブロック情報を有する。

ヒューズが切断されたリダンダンシーセルで発生したローレベル「Ｌ」を有するヒューズ状態信号ＰＲＲＥＢＬによってＮＡＮＤゲート６０３の出力は「Ｈ」となってＰＮＷＥＲＥＳＥＴがハイレベル「Ｈ」になり、その結果、不良が発生した第１エッジサブブロック１００のＷ／Ｌをディスエーブルさせる。

また、ローレベル「Ｌ」を有するヒューズ状態信号ＰＲＲＥＢＬは、ＮＯＲゲート６１１の出力を「Ｌ」にしてＰＢＬＫＳＩが「Ｌ」となって不良が発生した第１エッジサブブロック１００のセンスアンプ及びイコライザをディスエーブルさせる。

図７は、本発明の望ましい一実施形態による図５のダミーサブブロックを制御するためのダミーサブブロック制御回路を示す回路図である。ダミーサブブロック１４０のメモリセルに不良が発生した場合、第２メインサブブロック１３０の中のリダンダンシーセルで救済され、この場合、第２メインサブブロック１３０のリダンダンシーセルに対してヒューズを切断すると、ローレベルのヒューズ状態信号（ＰＲＲＥＢＲ）が発生し、第２メインサブブロック１３０のリダンダンシーセルに対応するＷ／Ｌ（１３２）をイネーブルさせる（図１３参照）。

図６との違いは、ヒューズ状態信号ＰＲＲＥＢＬの代わりにヒューズ状態信号ＰＲＲＥＢＲの入力を受けることにある。その結果、図７のダミーサブブロック制御回路７００は、前記不良が発生したダミーサブブロック１４０のワードラインをディスエーブルさせるためのワードライン制御信号ＰＮＷＥＲＥＳＥＴと対応するブロック、即ち、ダミーサブブロック１４０のセンスアンプとイコライザをディスエーブルさせるためのセンスアンプ制御信号ＰＢＬＫＳＩを発生させる。

図８は、本発明の望ましい一実施形態による図５の第２エッジサブブロックを制御するための第２エッジサブブロック制御回路を示す回路図である。

図８を参照すると、第２エッジサブブロック制御回路８００は、ＮＡＮＤゲート（８０１）、複数のインバータ（８０７、８０９、８１１、８１５、８１７、８１９）及び複数のＮＯＲゲート（８０３、８０５、８１３）で構成される。

第２エッジサブブロック１２０のローで不良が発生して第１メインサブブロック１１０のローリダンダンシーセルに対してヒューズを切断すると、ローレベルのヒューズ状態信号ＰＲＲＥＢＬが発生し、第１メインサブブロック１１０のリダンダンシーセルに対応するＷ／Ｌ（１１２）をイネーブルさせる。また、第２エッジサブブロック１２０のローで不良が発生して第２メインサブブロック１３０のローリダンダンシーセルに対してヒューズを切断すると、ローレベルのヒューズ状態信号ＰＲＲＥＢＲが発生して第２メインサブブロック１３０のリダンダンシーセルに対応するＷ／Ｌをイネーブルさせる。もし、第１または第２メインサブブロック１１０、１３０のローリダンダンシーセルに対してヒューズを切断しない場合には、ハイレベルのヒューズ状態信号ＰＲＲＥＢＬまたはＰＲＲＥＢＲが発生する。

第２エッジサブブロック制御回路８００は、ローアドレスの一部ビット（ＤＸＡ８、９、１０、及び１１、１２）とヒューズ状態信号ＰＲＲＥＢＬ及びＰＲＲＥＢＲの入力を受け、不良が発生した第２エッジサブブロック１２０のワードラインをディスエーブルさせるためのワードライン制御信号ＰＮＷＥＲＥＳＥＴと対応するブロック、即ち第２エッジサブブロック１２０のセンスアンプとイコライザをディスエーブルさせるためのセンスアンプ制御信号ＰＢＬＫＳＩを発生させる。

第２エッジサブブロック１２０の両側のセンスアンプなどで不良が発生した場合、ヒューズが切断されたリダンダンシーセルで発生したローレベル「Ｌ」を有するヒューズ状態信号ＰＲＲＥＢＬ及びＰＲＲＥＢＲが入力され、ＮＯＲゲート８０３の出力は「Ｈ」になってワードライン制御信号ＰＮＷＥＲＥＳＥＴがハイレベル「Ｈ」になり、その結果、不良が発生した第２エッジサブブロック１２０のＷ／Ｌをディスエーブルさせる。第２エッジサブブロック１２０の一側センスアンプなどで不良が発生した場合、ローレベルのＰＲＲＥＢＲ及びハイレベルのＰＲＲＥＢＲ（またはハイレベルのＰＲＲＥＢＬ及びローレベルのＰＲＲＥＢＲ）が入力され、ＮＯＲゲート８０３の出力は「Ｌ」になってワードライン制御信号ＰＮＷＥＲＥＳＥＴはローレベル「Ｌ」になり、その結果、不良が発生した第２エッジサブブロック１２０のＷ／Ｌをイネーブルさせる。

また、ローレベル「Ｌ」を有するヒューズ状態信号ＰＲＲＥＢＬ及びＰＲＲＥＢＲは、ＮＯＲゲート８１３の出力を「Ｌ」にしてＰＢＬＫＳＩが「Ｌ」になって不良が発生した第２エッジサブブロック１００のセンスアンプ及びイコライザをディスエーブルさせる。

図９は、本発明の望ましい一実施形態による図５の第２エッジサブブロックのワードラインの選択を制御するための第２エッジサブブロックのワードライン制御回路を示す回路図である。

図９を参照すると、第２エッジサブブロック１２０のワードライン制御回路９００は、ＮＯＲゲート９０１及びインバータ９０３を含む。

ＰＲＲＥＢＬが「Ｌ」であり、ＰＲＲＥＢＲが「Ｈ」である場合には、図８のＰＢＬＫＳＩが「Ｈ」になってＮＯＲゲート９０１の出力である第２エッジサブブロック１２０のＷ／Ｌ選択信号ＰＢＬＫＳＩＪ＿ＣＮＴＲ＿ＰＸＩが「Ｈ」になって第２エッジサブブロック１２０のＷ／Ｌ（１２２）がイネーブルされる。

一方、第２エッジサブブロック１２０の両側のセンスアンプなどに不良が発生して第１メインサブブロック１１０及び第２メインサブブロック１３０のリダンダンシーセルが全て用いられた場合、ＰＢＬＫＳＩが「Ｌ」になり、ＰＢＬＫＳＪが「Ｌ」になり、ＮＯＲゲート９０１の出力である第２エッジサブブロック１２０のＷ／Ｌ制御信号ＰＢＬＫＳＩＪ＿ＣＮＴＲ＿ＰＸＩが「Ｌ」になって第２エッジサブブロック１２０のＷ／Ｌ（１２２）がディスエーブルされる。

図１０は、本発明の望ましい一実施形態による図５の第２エッジサブブロックの左側のセンスアンプなどを制御するための第２エッジサブブロックのセンスアンプ制御回路を示す回路図である。

図１０を参照すると、第２エッジサブブロックの左側のセンスアンプなどを制御するためのセンスアンプ制御回路１０００は、オアゲート（１００１、１００３）、ＮＡＮＤゲート１００５、及びインバータ１００７を含む。

第２エッジサブブロック１２０の左側のセンスアンプなどを制御するための回路１０００は、ＰＢＬＫＳＩ信号とＰＢＬＫＳＪ信号、第２エッジサブブロック１２０の左側のセンスアンプなどの不良時に、第１メインサブブロック１１０のリダンダンシーセルで発生したＰＲＲＥＢＬ信号及びＰＲＥＤＩ信号の入力を受け、第２エッジサブブロック１２０の左側のセンスアンプ及びイコライザなどをイネーブルまたはディスエーブルさせるためのセンスアンプ制御信号ＰＢＬＫＳＩＪ＿ＣＮＴＲを発生する。ここで、ＰＲＥＤＩ信号は、第２エッジサブブロック１２０の左右の隣接サブブロックでリダンダンシーセルを用いないようにするための信号であって、例えば、ローレベルの場合、第２エッジサブブロック１２０の左右のサブブロックでリダンダンシーセルを用いないことを示す。

図１１は、本発明の望ましい一実施形態による図５の第２エッジサブブロックの右側のセンスアンプなどを制御するための第２エッジサブブロックのセンスアンプ制御回路１１００を示す回路図である。図１１は、ＰＲＲＥＢＬ信号の代わりにＰＲＲＥＢＲ信号の入力を受けるといる点を除いては図１０の回路と同様であるので以下説明を省略する。

図１２は、図５の第１エッジサブブロックで不良が発生した場合のローリダンダンシー救済方法を説明するためのタイミング図である。

図５及び図１２を参照すると、先に、Ｗ／Ｌアドレスがメモリ装置のそれぞれのサブブロックごとに配置されたサブブロック制御回路に入力される。ここでは、Ｗ／Ｌアドレスのうち、図６のＤＸＡ８−１０、ＤＸＡ１１−１２が第１エッジサブブロック１００に連結された第１エッジサブブロック制御回路６００に入力される（ａ−１）。

第１メインサブブロック１１０のリダンダンシーセルのヒューズを切断することによってローレベルのＰＲＲＥＢＬ信号が発生する（ｃ−１）。図６を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート６０１に入力され、ＮＡＮＤゲート６０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＬの入力を受けるインバータ６０５の出力はハイになって、第１エッジサブブロック１００にローレベルのＰＢＬＫＳＩ信号が出力される（ｂ−１）。したがって、ローレベルのＰＢＬＫＳＩ信号が出力され、第１エッジサブブロック１００のセンスアンプ、イコライザなどをディスエーブルさせる。前記リダンダンシーセルのＷ／Ｌが活性され（ｆ−１）、図６の第１エッジサブブロック制御回路６００によってＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになり（ｄ−１）、その結果、不良が発生した第１エッジサブブロック１００のＷ／Ｌがディスエーブルされる（ｅ−１）。

ＰＲＲＥＢＬがローレベルを有して第２メインサブブロック１３０ではリダンダンシーセルによってヒューズが切断されないので、ＰＲＲＥＢＲはハイレベルを有する。

再び図８を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート８０１に入力され、ＮＡＮＤゲート８０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＬ及びハイレベルのＰＲＲＥＢＲの入力を受けるＮＯＲゲート８０５の出力はローになって第２エッジサブブロック１２０にハイレベルのＰＢＬＫＳＩ信号が出力される（ｇ−１、図１２）。

また、図９を参照すると、ハイレベルのＰＢＬＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号（ｉ−１、図１２）が入力されたＮＯＲゲート９０１の出力はローレベルになり、ＰＢＬＫＳＩＪ＿ＣＮＴＲ＿ＰＸＩ信号は、ハイレベルになる（ｈ−１）。その結果、第２エッジサブブロック１２０のＷ／Ｌはイネーブルされる。

また、図１０を参照すると、ローレベルのＰＲＲＥＢＬ及びハイレベルのＰＲＥＤＩの入力を受けるオアゲート１００３の出力はハイになり、ハイレベルのＰＢＬＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号が入力されたオアゲート１００１の出力はハイレベルになり、ＮＡＮＤゲート１００５の出力はローレベルになり、その結果、ＰＢＬＫＳＩＪ＿ＣＮＴＲはハイレベルになる。したがって、第２エッジサブブロック１００の左側のセンスアンプ及びイコライザなどをディスエーブルさせる（ｋ−１）。

したがって、本発明の一実施形態による第１エッジサブブロック１００で不良が発生した場合、ローリダンダンシー救済方法によると、リダンダンシーセルによって重複するＤＱ１、３を遮断するために第２エッジサブブロック１２０のＷ／Ｌはイネーブルさせるものの、第２エッジサブブロック１２０の左側のセンスアンプ、イコライザなどをディスエーブルさせる。

図１３は、本発明の望ましい他の実施形態によるオープンビットラインセンスアンプを備えるメモリ装置のダミーサブブロックで不良が発生した場合のローリダンダンシー救済を説明するための概念図である。

図１３を参照すると、第１エッジサブブロック１００の代わりにダミーサブブロック１４０で不良が発生するので、第２メインサブブロック１３０内のリダンダンシーセルのＷ／Ｌ（１３２）、第１エッジサブブロック１００内のＷ／Ｌ（１１１）及び第２エッジサブブロック１２０内のＷ／Ｌ（１２２）が活性化することによって八つのＤＱデータが出力される。この場合、リダンダンシーセルのＷ／Ｌ１３２が活性化することによって、重複するＤＱデータ４、６を遮断するために第２エッジサブブロック１２０のＤＱデータ４、６を遮断する。

前記ダミーサブブロック１４０には、図７のダミーサブブロック制御回路７００が連結され、第２エッジサブブロック１２０のセンスアンプなどのディスエーブル動作は、図１１の第２エッジサブブロックの右側のセンスアンプ制御回路１１００を用いて行われる。この場合、ＰＲＲＥＢＲは、ローレベルを有するので、図７のＰＢＬＫＳＩ信号はハイレベルを有し、ＰＮＷＥＲＥＳＥＴ信号はハイレベルを有する。その結果、不良が発生したダミーサブブロック１４０のＷ／Ｌをディスエーブルさせる。

図９で、ＰＢＬＫＳＩ信号がハイレベルを有するので、ＰＢＬＫＳＩＪ＿ＣＮＴＲ＿ＰＸＩ信号は、ハイレベルになる。その結果、第２エッジサブブロック１２０のＷ／Ｌはイネーブルされる。また、図１１を参照すると、ＰＲＲＥＢＲはローレベル、ＰＢＬＫＳＩ信号はハイレベル、ＰＲＥＤＩ信号はローレベルを有するので、ＰＢＬＫＳＩＪ＿ＣＮＴＲはローレベルになる。したがって、第２エッジサブブロック１００の右側のセンスアンプ及びイコライザなどをディスエーブルさせる。

図１４は、本発明の望ましい更に他の実施形態によるオープンビットラインセンスアンプを備えるメモリ装置の第２エッジサブブロックの両側のセンスアンプなどで不良が発生した場合、ローリダンダンシー救済を説明するための概念図である。図１５は図１４の第２エッジサブブロックの両側のセンスアンプなどで不良が発生した場合のローリダンダンシー救済方法を説明するためのタイミング図である。

図１４は、第２エッジサブブロック１２０の左右両側のセンスアンプなどが全て不良である場合であって、左側のＳ／ＡのＤＱは第１メインサブブロック１１０内のリダンダンシーセルで救済し、右側のＳ／ＡのＤＱは第２メインサブブロック１３０内のリダンダンシーセルで救済し、第１エッジサブブロック１００及びダミーサブブロック１４０をディスエーブルさせることによって重複するＤＱデータが発生しないようにする。

図１４及び図１５を参照すると、先にＷ／Ｌアドレスがメモリ装置のそれぞれのサブブロック別にサブブロック制御回路に入力される（ａ−２）。ここで、Ｗ／Ｌアドレスのうち、図６のＤＸＡ８−１０、ＤＸＡ１１−１２が第１エッジサブブロック１００に連結された第１エッジサブブロック制御回路６００、第２エッジサブブロック１２０に連結された第２エッジサブブロック制御回路８００及びダミーサブブロック１４０に連結されたダミーサブブロック制御回路７００に入力される。

第１メインサブブロック１１０のリダンダンシーセルのヒューズを切断することによってローレベルのＰＲＲＥＢＬ信号が発生し（ｄ−２）、第２メインサブブロック１３０のリダンダンシーセルのヒューズを切断することによってローレベルのＰＲＲＥＢＲ信号が発生する（ｂ−２）。前記リダンダンシーセルのＷ／Ｌ（１１２、１１３）が活性化される（ｊ−２）。

図６を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート６０１に入力され、ＮＡＮＤゲート６０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＬの入力を受けるＮＡＮＤゲート６０３の出力はハイになる。その結果、第１エッジサブブロック制御回路６００のＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになり（ｆ−２）、第１エッジサブブロック１００にローレベルのＰＢＬＫＳＩ信号が出力される（ｅ−２）。したがって、第１エッジサブブロック制御回路６００のＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになるので、第１エッジサブブロック１００のＷ／Ｌ（１１１）がディスエーブルされ（ｇ−２）、ローレベルのＰＢＬＫＳＩ信号が第１エッジサブブロック１００に出力され、第１エッジサブブロック１００のセンスアンプ、イコライザなどをディスエーブルさせる（ｈ−２）。

図７を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート６０１に入力され、ＮＡＮＤゲート６０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＲの入力を受けるＮＡＮＤゲート６０３の出力はハイになる。その結果、図７のダミーサブブロック制御回路７００のＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになり（ｆ−２）、ダミーサブブロック１４０にローレベルのＰＢＬＫＳＩ信号が出力される（ｅ−２）。したがって、図７のダミーエッジサブブロック制御回路７００のＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになるので、ダミーサブブロック１４０のＷ／Ｌ（１４２）がディスエーブルされ（ｇ−２）、ローレベルのＰＢＬＫＳＩ信号がダミーサブブロック１００に出力され、ダミーサブブロック１００のセンスアンプ、イコライザなどをディスエーブルさせる（ｈ−２）。

再び図８を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート８０１に入力され、ＮＡＮＤゲート８０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＬ及びローレベルのＰＲＲＥＢＲの入力を受けるＮＯＲゲート８０５の出力はハイになって第２エッジサブブロック１２０にローレベルのＰＢＬＫＳＩ信号が出力される（ｋ−２、図１５）。

また、図９を参照すると、ローレベルのＰＢＬＫＳＩ信号（ｋ−２）及びローレベルのＰＢＬＫＳＪ信号（ｍ−２、図１５）が入力されたＮＯＲゲート９０１の出力はハイレベルになり、ＰＢＬＫＳＩＪ＿ＣＮＴＲ＿ＰＸＩ信号はローレベルになる（Ｉ−２）。その結果、第２エッジサブブロック１２０のＷ／Ｌはディスエーブルされる。

また、図１０を参照すると、ローレベルのＰＲＲＥＢＬ及びローレベルのＰＲＥＤＩの入力を受けるオアゲート１００３の出力はローになり、ローレベルのＰＲＩＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号が入力されたオアゲート１００１の出力はローレベルになり、ＮＡＮＤゲート１００５の出力はハイレベルになり、その結果、ＰＢＬＫＳＩＪ＿ＣＮＴＲはローレベルになる。したがって、第２エッジサブブロック１００の左側のセンスアンプ及びイコライザなどをディスエーブルさせる（ｏ−２）。

同様に、図１１を参照すると、ローレベルのＰＲＲＥＢＲ及びローレベルのＰＲＥＤＩ（ｎ−２、図１５）の入力を受けるオアゲート１００３の出力はローになり、ローレベルのＰＢＬＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号（ｍ−２）が入力されたオアゲート１００１の出力はローレベルになり、ＮＡＮＤゲート１００５の出力はハイレベルになり、その結果、ＰＢＬＫＳＩＪ＿ＣＮＴＲはローレベルになる。したがって、第２エッジサブブロック１００の右側のセンスアンプ及びイコライザなどをディスエーブルさせる（ｏ−２）。

したがって、本発明の一実施形態による第２エッジサブブロック１００の両側のセンスダンプなどで不良が発生した場合のローリダンダンシー救済方法によると、リダンダンシーセルによって重複するＤＱ１、３、４、６を遮断するために第１エッジサブブロック１００のＷ／Ｌ（１１１）及びダミーサブブロック１４０のＷ／Ｌ（１４２）をディスエーブルさせ、第２エッジサブブロック１２０の左側及び右側のセンスアンプ、イコライザなどをディスエーブルさせる。

図１６は、本発明の望ましい実施形態による更に他の実施形態によるオープンビットラインセンスアンプを備えるメモリ装置の第２エッジサブブロックの一側のセンスアンプで不良が発生した場合のローリダンダンシー救済を説明するための概念図である。図１７は、図１６の第２エッジサブブロックの一側のセンスアンプで発生した場合のローリダンダンシー救済方法を説明するためのタイミング図である。

図１６は、第２エッジサブブロック１２０の左側のセンスアンプなどが不良である場合であって、左側のＳ／ＡのＤＱは第１メインサブブロック１１０内のリダンダンシーセルで救済し、第１エッジサブブロック１００をディスエーブルさせることによって重複するＤＱデータが発生しないようにする。また、第２エッジサブブロック１２０のＷ／Ｌ（１２２）は、イネーブルさせ、第２エッジサブブロック１２０の左側Ｓ／ＡのＤＱ１、３を遮断する。

図１６及び図１７を参照すると、まず、Ｗ／Ｌアドレスがメモリ装置のそれぞれのサブブロック別に配置されたサブブロック制御回路に入力される（ａ―３）。ここでは、Ｗ／Ｌアドレスのうち、図６のＤＸＡ８−１０、ＤＸＡ１１−１２が第１エッジサブブロック１００に連結された第１エッジサブブロック制御回路６００、第２エッジサブブロック１２０に連結された第２エッジサブブロック制御回路８００に入力される。

第１メインサブブロック１１０のリダンダンシーセルのヒューズを切断することによってローレベルのＰＲＲＥＢＬ信号が発生し（ｃ−３）、第２メインサブブロック１３０ではリダンダンシーセルのヒューズが切断されないことによってハイレベルのＰＲＲＥＢＲ信号が発生する（ｂ−３）。前記リダンダンシーセルのＷ／Ｌ（１１２）が活性化される（ｆ−３）。
図６を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート６０１に入力され、ＮＡＮＤゲート６０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＬの入力を受けるＮＡＮＤゲート６０３の出力はハイになる。その結果、第１エッジサブブロック制御回路６００のＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになり、第１エッジサブブロック１００にローレベルのＰＢＬＫＳＩ信号が出力される。したがって、第１エッジサブブロック制御回路６００のＰＮＷＥＲＥＳＥＴ信号がハイレベルを有するようになるので、第１エッジサブブロック１００のＷ／Ｌがディスエーブルされ、ローレベルのＰＢＬＫＳＩ信号が第１エッジサブブロック１００に出力され、第１エッジサブブロック１００のセンスアンプ、イコライザなどをディスエーブルさせる。

再び図８を参照すると、ＤＸＡ８−１０、ＤＸＡ１１−１２がＮＡＮＤゲート８０１に入力され、ＮＡＮＤゲート８０１の出力は「Ｌ」になり、ローレベルのＰＲＲＥＢＬ及びハイレベルのＰＲＲＥＢＲの入力を受けるＮＯＲゲート８０５の出力はローになり、第２エッジサブブロック１２０にハイレベルのＰＢＬＫＳＩ信号が出力される（ｇ−３、図１７）。

また、図９を参照すると、ハイレベルのＰＢＬＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号（ｉ−３、図１７）が入力されたＮＯＲゲート９０１の出力はローレベルになり、ＰＢＬＫＳＩＪ＿ＣＮＴＲ＿ＰＸＩ信号はハイレベルになる（ｈ−３）。その結果、第２エッジサブブロック１２０のＷ／Ｌはイネーブルされる。

また、図１０を参照すると、ローレベルのＰＲＲＥＢＬ及びローレベルのＰＲＥＤＩの入力を受けるオアゲート１００３の出力はローになり、ハイレベルのＰＢＬＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号が入力されたオアゲート１００１の出力はハイレベルになり、ＮＡＮＤゲート１００５の出力はハイレベルになり、その結果、ＰＢＬＫＳＩＪ＿ＣＮＴＲはローレベルになる。したがって、第２エッジサブブロック１２０の左側センスアンプ及びイコライザなどをディスエーブルさせる（ｋ−３）。

同様に、図１１を参照すると、ローレベルのＰＲＲＥＢＲ及びローレベルのＰＲＥＤＩ（ｎ−２、図１５）の入力を受けるオアゲート１００３の出力はローになり、ローレベルのＰＢＬＫＳＩ信号及びローレベルのＰＢＬＫＳＪ信号（ｍ−２）が入力されたオアゲート１００１の出力はローレベルになり、ＮＡＮＤゲート１００５の出力はハイレベルになり、その結果、ＰＢＬＫＳＩＪ＿ＣＮＴＲはローレベルになる。したがって、図１６には示していないが、第２エッジサブブロック１２０の左側のセンスアンプ及びイコライザなどをディスエーブルさせる。

前記のような救済方法では、第１エッジサブブロック１００、第２エッジサブブロック１２０及びダミーサブブロック１４０にはリダンダンシーセルを備えなくてもよい。リダンダンシーセルを備える場合にもヒューズを含まないように構成してリダンダンシーで用いなくてもよい。

また、第２エッジサブブロック１２０のリダンダンシーには、前記第２エッジサブブロック１２０の左右の隣接サブブロックでは、リダンダンシーセルを用いない。これは、第２エッジサブブロック１２０の救済時に、隣接するサブブロックをリダンダンシーのために用いる場合には、用いられたヒューズでＰＲＥＤＩが「Ｈ」が発生して第２エッジサブブロック１２０の遮断するＳ／ＡのＰＢＬＫＳＩＪ＿ＣＮＴＲ信号が「Ｈ」になるので、Ｓ／Ａとイコライザがエーブルされるためである。

前記のような半導体メモリ装置の救済方法及び装置によると、オープンビットラインセンスアンプ構造を有する半導体メモリ装置のエッジサブブロックまたはダミーサブブロックに不良が発生した場合、前記エッジサブブロックまたは前記ダミーサブブロック以外のブロックのリダンダンシーセルを用いて救済処理を行う。前記エッジサブブロックまたはダミーサブブロック内にＮ個のリダンダンシーセルが存在するとき、前記Ｎ個より多い数の不良がエッジサブブロックまたはダミーサブブロックに発生する場合、救済処理が困難であるので、救済効率が低下されることを防止することができる。その結果、メインサブブロックで不良が発生した場合と同様の救済処理効率を有して半導体メモリ装置のエッジサブブロックまたはダミーサブブロックにおける不良のときに救済処理を行うことができる。
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、当業者であれば、本発明の思想と意図を逸脱することなく、本発明を修正または変更することができる。

従来のフォルデッドビットラインセンスアンプを備えるメモリ装置の正常なワードラインの活性化を行って計八つのＤＱデータが出力される場合を示す概念図である。 従来のオープンビットラインセンスアンプを備えるメモリ装置の二つのワードラインが活性化され、八つのＤＱデータを出力する場合を示す概念図である。 従来のオープンビットラインセンスアンプを備えるメモリ装置の三つのワードラインが活性化され、八つのＤＱデータを出力する場合を示す概念図である。 オープンビットラインセンスアンプを備えるメモリ装置のメインブロックでの不良が発生した場合のローリダンダンシー救済を説明するための概念図である。 本発明の望ましい実施形態によるオープンビットラインセンスアンプを備えるメモリ装置の第１エッジサブブロックでの不良が発生した場合のローリダンダンシー救済を説明するための概念図である。 本発明の望ましい実施形態による図５の第１エッジサブブロックを制御するための第１エッジサブブロック制御回路を示す回路図である。 本発明の望ましい実施形態による図５のダミーサブブロックを制御するためのダミーサブブロック制御回路を示す回路図である。 本発明の望ましい一実施形態による図５の第２エッジサブブロックを制御するための第２エッジサブブロック制御回路を示す回路図である。 本発明の望ましい一実施形態による図５の第２エッジサブブロックのワードラインの選択を制御するための第２エッジサブブロックのワードライン制御回路を示す回路図である。 本発明の望ましい実施形態による図５の第２エッジサブブロックの左側センスアンプなどを制御するための第２エッジサブブロックのセンスアンプ制御回路を示す回路図である。 本発明の望ましい一実施形態による図５の第２エッジサブブロックの右側のセンスアンプなどを制御するための第２エッジサブブロックのセンスアンプ制御回路を示す回路図である。 図５の第１エッジサブブロックで不良が発生した場合のローリダンダンシー救済方法を説明するためのタイミング図である。 本発明の望ましい他の実施形態によるオープンビットラインセンスアンプを備えるメモリ装置のダミーサブブロックで不良が発生した場合のローリダンダンシー救済を説明するための概念図である。 本発明の望ましい更に他の実施形態によるオープンビットラインセンスアンプを備えるメモリ装置の第２エッジサブブロックの両側のセンスアンプなどで不良が発生した場合のローリダンダンシー救済を説明するための概念図である。 図１４の第２エッジサブブロックの両側のセンスアンプなどで不良が発生した場合のローリダンダンシー救済方法を説明するためのタイミング図である。 本発明の望ましい更に他の実施形態によるオープンビットラインセンスアンプを備えるメモリ装置の第２エッジサブブロックの一側のセンスアンプなどで不良が発生した場合のローリダンダンシー救済を説明するための概念図である。 図１６の第２エッジサブブロックの一側のセンスアンプなどで不良が発生した場合のローリダンダンシー救済方法を説明するためのタイミング図である。

符号の説明

１００ 第１エッジサブブロック
１１０ 第１メインサブブロック
１２０ 第２エッジサブブロック
１３０ 第２メインサブブロック
１４０ ダミーサブブロック
６００ 第１エッジサブブロック制御回路
７００ ダミーエッジサブブロック制御回路
８００ 第２エッジサブブロック制御回路
９００ 第２エッジサブブロックのワードライン制御回路
１０００ 第２エッジサブブロックの左側のセンスアンプ制御回路
１１００ 第２エッジサブブロックの右側のセンスアンプ制御回路

Claims (18)

1. オープンビッドライン構造からなる半導体メモリ装置の一つのセルアレイブロックから三つのワードラインを共に活性化させる場合の救済方法において、
   前記三つのワードラインのいずれか一つに結合された不良メモリセルを代替するリダンダンシーセルを選択する段階と、
   前記不良メモリセルに連結されたワードラインをイネーブルさせるか否かを決定する段階と、
   前記不良メモリセルに連結されたセンスアンプをディスエーブルさせる段階と、
   前記リダンダンシーセルへの代替によって重複して選択されるビットラインに対応するメモリセルのワードラインをイネーブルさせるか否かを決定する段階と、
   前記重複して選択されるビットラインに対応するメモリセルのセンスアンプをディスエーブルさせる段階と、
   前記リダンダンシーセルをイネーブルさせる段階と、を含むことを特徴とするオープンビットライン構造からなる半導体メモリ装置の救済方法。
2. 前記一つのセルアレイブロックは、第１ブロック、第２ブロック、及びダミーサブブロックを含むことを特徴とする請求項１記載の半導体メモリ装置の救済方法。
3. 前記活性化される三つのワードラインには、前記ダミーサブブロック内のワードラインが含まれることを特徴とする請求項２記載の半導体メモリ装置の救済方法。
4. 前記第１ブロックは、第１エッジサブブロック及び第１メインサブブロックを含み、前記第２ブロックは、第２エッジサブブロック及び第２メインサブブロックを含むことを特徴とする請求項３記載の半導体メモリ装置の救済方法。
5. 前記リダンダンシーセルを選択する段階は、
   前記不良メモリセルに対応するローアドレスが前記三つのワードラインのいずれか一つに結合される場合、前記不良メモリセルを代替するリダンダンシーセルを選択するためのリダンダンシー選択信号を発生させる段階を含むことを特徴とする請求項１記載の半導体メモリ装置の救済方法。
6. 前記リダンダンシー選択信号は、前記リダンダンシーセルのヒューズが切断された場合に発生することを特徴とする請求項５記載の半導体メモリ装置の救済方法。
7. 前記不良メモリセルに連結されたワードラインをイネーブルさせるか否かを決定する段階は、前記ローアドレス及びリダンダンシー選択信号に基づいて前記不良メモリセルに連結されたワードラインをイネーブルさせるか否かを制御する第１ワードライン制御信号を生成する段階を含むことを特徴とする請求項５記載の半導体メモリ装置の救済方法。
8. 前記不良メモリセルに連結されたセンスアンプをディスエーブルさせる段階は、前記ローアドレス及び前記リダンダンシー選択信号に基づいて前記不良メモリセルに連結されたセンスアンプをディスエーブルさせる第１センスアンプ制御信号を生成する段階を含むことを特徴とする請求項７記載の半導体メモリ装置の救済方法。
9. 前記リダンダンシーセルへの代替によって重複して選択されるビットラインに対応するメモリセルのワードラインをイネーブルさせるか否かを決定する段階は、前記リダンダンシー選択信号及び前記第１センスアンプ制御信号に基づいて前記リダンダンシーセルへの代替によって重複して選択されるビットラインに対応するメモリセルのワードラインをイネーブルさせるか否かを決定する第２ワードライン制御信号を生成する段階を含むことを特徴とする請求項８記載の半導体メモリ装置の救済方法。
10. 前記重複して選択されるビットラインに対応するメモリセルのセンスアンプをディスエーブルさせる段階は、前記ローアドレス、前記リダンダンシー選択信号、前記第１センスアンプ制御信号のうち、少なくともいずれか一つに基づいて前記重複して選択されるビットラインに対応するメモリセルのセンスアンプをディスエーブルさせる第２センスアンプ制御信号を生成する段階を含むことを特徴とする請求項９記載の半導体メモリ装置の救済方法。
11. 前記第２エッジサブブロックの両側に隣接するサブブロック内では、前記リダンダンシーセルを選択しないことを特徴とする請求項１０記載の半導体メモリ装置の救済方法。
12. 前記第１エッジサブブロック内のメモリセルに不良が発生した場合において、前記救済方法は、さらに、
    前記第１メインサブブロック内から選択された前記リダンダンシーセルをイネーブルさせる段階と、
    前記第１エッジサブブロックの不良が発生したメモリセルのワードラインを前記ローアドレス及び前記リダンダンシー選択信号に応答してディスエーブルさせる段階と、
    前記第１エッジサブブロックの不良が発生したメモリセルのセンスアンプを前記ローアドレス及び前記リダンダンシー選択信号に応答してディスエーブルさせる段階と、
    前記第１エッジサブブロックの不良メモリセルを代替するリダンダンシーセルに結合されたビットラインと重複するビットラインに対応する前記第２エッジサブブロック内の第１メモリセルのワードラインをイネーブルさせる段階と、
    前記第１メモリセルのセンスアンプをディスエーブルさせる段階と、を含むことを特徴とする請求項１１記載の半導体メモリ装置の救済方法。
13. 前記ダミーサブブロック内のメモリセルに不良が発生した場合において、前記救済方法は、さらに、
    前記第２メインサブブロック内から選択された前記リダンダンシーセルをイネーブルさせる段階と、
    前記ダミーサブブロックの不良が発生したメモリセルのワードラインを前記ローアドレス及び前記リダンダンシー選択信号に応答してディスエーブルさせる段階と、
    前記ダミーサブブロックの不良が発生したメモリセルのセンスアンプを前記ローアドレス及び前記リダンダンシー選択信号に応答してディスエーブルさせる段階と、
    前記ダミーサブブロックの不良メモリセルを代替するリダンダンシーセルに結合されたビットラインと重複するビットラインに対応する前記第２エッジサブブロック内の第１メモリセルのワードラインをイネーブルさせる段階と、
    前記第１メモリセルのセンスアンプをディスエーブルさせる段階と、を含むことを特徴とする請求項１１記載の半導体メモリ装置の救済方法。
14. 前記第２エッジサブブロック内のメモリセルの両側のセンスアンプに不良が発生した場合において、前記救済方法は、さらに、
    前記第１メインサブブロック内から選択された第１リダンダンシーセルをイネーブルさせ、前記第２メインサブブロック内から選択された第２リダンダンシーセルをイネーブルさせる段階と、
    前記第２エッジサブブロックの不良が発生したメモリセルのワードラインを前記ローアドレス及び前記リダンダンシー選択信号に応答してディスエーブルさせる段階と、
    前記第１リダンダンシーセルに結合されたビットラインと重複するビットラインに対応する前記第１エッジサブブロック内の第１メモリセルのワードラインをディスエーブルさせる段階と、
    前記第２リダンダンシーセルに結合されたビットラインと重複するビットラインに対応する前記ダミーサブブロック内の第２メモリセルのワードラインをディスエーブルさせる段階と、
    前記第２エッジサブブロックの不良が発生したメモリセルの前記両側のセンスアンプをディスエーブルさせる段階と、を含むことを特徴とする請求項１１記載の半導体メモリ装置の救済方法。
15. 前記第２エッジサブブロック内のメモリセルの一側のセンスアンプに不良が発生した場合において、前記救済方法は、さらに、
    前記第１メインブロック内から選択された第１リダンダンシーセルをイネーブルさせる段階と、
    前記第２エッジサブブロックの不良が発生したメモリセルのワードラインを前記ローアドレス及び前記リダンダンシー選択信号に応答してイネーブルさせる段階と、
    前記第１リダンダンシーセルに結合されたビットラインと重複するビットラインに対応する前記第１エッジサブブロック内の第１メモリセルのワードラインをディスエーブルさせる段階と、
    前記第２エッジサブブロックの不良が発生したメモリセルの前記一側のセンスアンプをディスエーブルさせる段階と、を含むことを特徴とする請求項１１記載の半導体メモリ装置の救済方法。
16. 前記半導体メモリ装置は、前記セルアレイブロックのエッジブロックのダミーラインをストレートエッジブロック処理することを特徴とする請求項１記載の半導体メモリ装置の救済方法。
17. オープンビットライン構造からなる半導体メモリの第１エッジサブブロック及び第１メインサブブロックを有する第１ブロック、第２エッジサブブロック及び第２メインサブブロックを有する第２ブロック及びダミーサブブロックからなる一つのセルアレイブロックから三つのワードラインを共に活性化させる場合の救済装置において、
    ローアドレス及び不良メモリセルを代替するリダンダンシーセルを選択するためのリダンダンシー選択信号に基づいて第１エッジサブブロックの第１ワードラインをディスエーブルさせる第１ワードライン制御信号を生成し、前記第１エッジサブブロックの前記第１ワードラインに連結された第１センスアンプをディスエーブルさせる第１センスアンプ制御信号を生成する第１エッジサブブロック制御回路と、
    前記ローアドレス及び前記リダンダンシー選択信号に基づいてダミーサブブロックの第２ワードラインをディスエーブルさせる第２ワードライン制御信号を生成し、前記ダミーサブブロックの第２ワードラインに連結された第２センスアンプをディスエーブルさせる第２センスアンプ制御信号を生成するダミーサブブロック制御回路と、
    第２エッジサブブロックの第３ワードラインをイネーブルさせるか否かを決定する第３ワードライン制御信号を生成する第２エッジサブブックのワードライン制御回路と、
    前記第２エッジサブブロックの前記第３ワードラインの第１側に連結された第３センスアンプをディスエーブルさせる第３センスアンプ制御信号と前記第２エッジサブブロックの前記第３ワードラインの第２側に連結された第４センスアンプをディスエーブルさせる第４センスアンプ制御信号を生成する第２エッジサブブロックのセンスアンプ制御回路と
    、を含むことを特徴とする半導体メモリ装置の救済装置。
18. 前記活性化される三つのワードラインには、前記ダミーサブブロック内のワードラインが含まれることを特徴とする請求項１７記載の半導体メモリ装置の救済装置。

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