CN1815632A - 用于修复半导体存储器件的装置和方法 - Google Patents

Abstract

提供一种用于修复具有开放式位线读出放大器架构的半导体存储器件的装置和方法，单元阵列块具有由边子块、主子块、伪子块形成的存储器块。当通过使能三条字线而输出DQ数据时，可以使用直边块来处理行缺陷，使得在边子块或者伪子块中的存储器件的修复处理具有与缺陷发生在主子块的情况相同的修复有效性。

Description

用于修复半导体存储器件的装置和方法

相关申请的交叉引用

本申请要求2004年11月10日提交的申请号为2004-91221的韩国专利申请的优先权，其通过引用被完全地合并于此。

技术领域

本发明涉及用于修复半导体存储器件的装置和方法，并且更具体地，涉及用于修复具有开放式位线架构的半导体存储器件的装置和方法。

背景技术

通常来说，冗余器件是使用备用位线替换与单元阵列的可能的缺陷单元相连的位线的缺陷修复器件。当对应于缺陷单元的地址被应用到存储器件时，选择缺陷单元的正常路径被断开，并且冗余器件促使使能与已修复的单元相连的位线以执行冗余操作。

冗余方案根据用来替换缺陷单元的备用存储单元的类型而被分类为行冗余类型或者列冗余类型。行冗余技术用备用行(或者冗余字线)替换缺陷单元，以及列冗余技术用备用列(或者冗余位线)替换缺陷单元。行冗余技术进一步被分类为折叠式位线类型或者开放式位线类型。在折叠式位线行冗余技术中，在一个存储单元块中形成的位线和位线带(bar)被连接到一个读出放大器。在开放式位线行冗余技术中，在不同的存储单元块中形成的位线和位线带被连接到一个读出放大器。

图1是说明具有折叠式位线读出放大器的常规存储器件的数据输出操作的概念图表。在图1中，假定每一条位线都被连接到一个读出放大器(S/A)。当选择对应于行地址的字线W/L并且使能对应于列地址的位线时，每一S/A通过所述使能的位线读出数据，并且经由多个数据管脚DQ＝0，1，2，3，4，5，6，7输出所读出的数据。一个具有块A1和块B1的单元阵列块(或者存储体)在图1中被说明，并且块A1和B1的每一个都包括8K(K表示数字1024)条字线W/L。行地址是0-8K之一的字线W/L在图1中被说明。

因为在标准W/L使能操作中，在8K的刷新范围内使能一条字线W/L，所以在一个单元阵列块中使能两条字线W/L 1和W/L 2。以与上述相同的方式，在所有行块中使能字线W/L。同样，以与标准W/L使能操作相同的方式，而处理行冗余使能操作。

当行冗余修复技术被应用到常规的折叠式位线读出放大器时，缺陷W/L以1∶1的基准被备用W/L替换。例如，对应于缺陷W/L的备用W/L以与上述相同的方式在8K的刷新范围内被使能，并因而两条W/L被使能。

然而，在具有开放式位线S/A架构的存储器件中，伪(dummy)位线存在于存储体的最后一个边块。伪位线处理方法通常被分类为圆边块处理方法或者直边块处理方法。图2和3示意性地描绘了用于处理伪位线的直边块处理方法。特别地，图2是说明两条字线被使能并因而八个DQ数据被具有常规的开放式位线读出放大器的存储器件输出的情况的概念图表，以及图3是说明三条字线被使能并因而八个DQ数据被具有常规的开放式位线读出放大器的存储器件输出的情况的概念图表。图2和3说明具有块A2和B2的一个单元阵列块，其中，块A2和B2的每一个都包括8K字线W/L。

参考图2，块A2包括对应于0-255的行地址X的第一边子块10(即，左边块)和对应于256-8K的行地址X的第一主子块20。块B2包括对应于0-255的行地址X的第二边子块30(即，中心假边块)、对应于256-8K的行地址X的第二主子块40、以及对应于0-255的行地址X的伪子块50。

如图2所述，当主块20和40的W/L在开放式位线S/A架构中被使能时，两条W/L 12和22以与折叠式位线S/A架构相同的方式被使能，并因而全部八个DQ数据被输出。另外，在行冗余操作中，从主块20和40中选择的冗余单元的两条W/L以与常规的折叠式位线技术相同的方式被使能。

然而，当需要使用第一边子块10、第二边子块30和伪子块50输出DQ数据时，如图3所示，必须使能三条W/L 11、13和21(不是两条W/L)。因此，使用子块输出DQ数据的情况不同于使用主块输出DQ数据的情况。同样，当行缺陷出现在第一边子块10、第二边子块30和伪子块50时，对应的行冗余修复操作必须以不同于标准操作的方式被处理。

此外，倘若通过直边块处理方法处理具有常规的开放式位线架构的存储器件的伪位线，则当在自身块(self-block)中执行修复处理时，修复的有效性被降低。

发明内容

本发明的示范性实施例通常包括用于修复具有开放式位线读出放大器架构的半导体存储器件的方法，当DQ数据通过使能三条字线而被输出时，允许使用直边块而处理可能的行缺陷。另外，本发明的示范性实施例包括用于修复具有开放式位线读出放大器架构的半导体存储器件的装置，当DQ数据通过使能三条字线而被输出时，允许使用直边块而处理可能的行缺陷。

特别地，一种当单元阵列块的三条字线基本同时被使能时、用于修复具有开放式位线架构的半导体存储器件的方法，包括：选择用于替换与所述三条字线之一耦合的缺陷存储单元的冗余单元；确定是否使能与所述缺陷存储单元耦合的字线；禁止与所述缺陷存储单元耦合的读出放大器；确定是否使能与由于所述冗余单元的替换而被重复选择的位线对应的存储单元的字线；禁止与所述重复选择的位线对应的存储单元的读出放大器；并且禁止所述冗余单元。

在本发明的另一个示范性实施例中，提供一种当单元阵列块的三条字线基本被同时使能时、用于修复具有开放式位线架构的半导体存储器件的装置，所述单元阵列块包括具有第一边子块和第一主子块的第一块、具有第二边子块和第二主子块的第二块、以及伪子块。所述装置包括第一边子块控制电路，其基于行地址和用于选择用来替换缺陷存储单元的冗余单元的冗余选择信号，而生成第一字线控制信号以禁止所述第一边子块的第一字线，并且生成第一读出放大器控制信号以禁止与所述第一边子块的第一字线耦合的第一读出放大器。该装置包括伪子块控制电路，其基于行地址和所述冗余选择信号，而生成第二字线控制信号以禁止所述伪子块的第二字线，并且生成第二读出放大器控制信号以禁止与所述伪子块的第二字线耦合的第二读出放大器。该装置还包括：所述第二边子块的字线控制电路，生成第三字线控制信号以确定是否应使能所述第二边子块的第三字线；以及所述第二边子块的读出放大器控制电路，生成第三读出放大器控制信号以禁止与所述第二边子块的第三字线的第一边耦合的第三读出放大器，并且生成第四读出放大器控制信号以禁止与所述第二边子块的第三字线的第二边耦合的第四读出放大器。

本发明的这些和其他示范性实施例、特征、方面和优点将会被描述，并且当结合附图进行阅读时，将根据下述示范性实施例的详细描述而变得更加明显。

附图说明

图1是说明具有折叠式位线读出放大器的常规存储器件的数据输出操作的概念图表。

图2用示意图说明两条字线被使能并因而八个DQ数据由具有常规开放式位线读出放大器的存储器件输出的方法。

图3用示意图说明三条字线被使能并因而八个DQ数据由具有常规开放式位线读出放大器的存储器件输出的方法。

图4用示意图说明当缺陷发生在具有开放式位线读出放大器的存储器件中的主块时、根据本发明的一个示范性实施例的行冗余修复方法。

图5用示意图说明当缺陷发生在具有开放式位线读出放大器的存储器件中的第一边子块时、根据本发明的一个示范性实施例的行冗余修复方法。

图6是根据本发明的一个示范性实施例的用于控制图5中的第一边子块的第一边子块控制电路的电路图。

图7是根据本发明的一个示范性实施例的用于控制图5中的伪子块的伪子块控制电路的电路图。

图8是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的第二边子块控制电路的电路图。

图9是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的字线选择的第二边子块字线控制电路的电路图。

图10是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的左读出放大器的第二边子块读出放大器控制电路的电路图。

图11是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的右读出放大器的第二边子块读出放大器控制电路的电路图。

图12是说明当缺陷发生在图5中的第一边子块时、根据本发明的一个示范性实施例的行冗余修复方法的时序图。

图13用示意图说明当缺陷发生在具有开放式位线读出放大器的存储器件中的伪子块时、根据本发明的一个示范性实施例的行冗余修复方法。

图14用示意图说明当缺陷发生在具有开放式位线读出放大器的存储器件中的第二边子块的两个读出放大器时、根据本发明的一个示范性实施例的行冗余修复方法。

图15是说明当缺陷发生在图14中的第二边子块的两个读出放大器时、根据本发明的一个示范性实施例的行冗余修复处理的时序图。

图16用示意图说明当缺陷发生在具有开放式位线读出放大器的存储器件中的第二边子块的一个读出放大器时、根据本发明的一个示范性实施例的行冗余修复方法。

图17是说明当缺陷发生在图16中的第二边子块的一个读出放大器时、根据本发明的一个示范性实施例的行冗余修复处理的时序图。

具体实施方式

在示范性实施例的以下描述中，可以理解的是，尽管术语第一、第二等等在此可被用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅仅用于将一个元件与另一个相区别。例如，第一元件可以被称为第二元件，并且，与之类似地，第二元件可以被称为第一元件，而不会脱离本发明的范围。如这里所使用的，术语“和/或”包括所列出的关联项目的一个或者多个的任何和全部组合。

可以进一步理解的是，当元件被称为被“连接”或者“耦合”到另一个元件时，其可以被直接连接或耦合到其他元件或者可能存在居间元件。相反地，当元件被称为被“直接连接”或者“直接耦合”到另一个元件时，不存在居间元件。此外，用于描述元件之间关系的其他词语应当以相似的方式进行解释(例如，“在..之间”对“直接在..之间”、“相邻”对“直接相邻”等)。

在此使用的术语只是用于描述特定的实施例的目的，并且其不应当被解释为给予所要求保护的发明的范围任何不适当的限制。如这里所使用的，单数形式“a”、“an”和“the”旨在包括复数形式，除非上下文有其他明确的指示。可以被进一步理解的是，术语“包括”、“包括有”、“包含”和/或“包含有”，当在此使用时，特指阐述的特征、实体、步骤、操作、元件和/或组件的存在，但是不排除一个或者多个其他特征、实体、步骤、操作、元件、部件和/或它们的组合的存在或者附加。

除非另外定义，在此使用的所有的术语(包括技术和科学术语)具有与本发明所属技术领域的普通技术人员所通常理解的含义相同的含义。可以进一步理解的是，例如在那些通常使用的词典中定义的术语，应当被解释为具有与它们在相关领域的范围中的意义相一致的意义，并且不被解释为抽象或者过分形式的意义，除非其在此被如此明确地定义。

同样应当注意的是，在一些可替换的实现中，在块中提到的功能/动作可以不按照流程图中提到的顺序发生。例如，顺序示出的两个块可以事实上被基本同时地执行或者所述块可以有时被以相反的顺序执行，其取决于所涉及的功能/动作。

在下文中，将参考附图而详细描述本发明的示范性实施例。首先参考图4，概念图图示了根据本发明的一个示范性实施例的用于修复发生在具有开放式位线读出放大器的存储器件的主块中的缺陷的行冗余修复方法。在图4中，假设每一条位线被连接到一个读出放大器(S/A)，并且每个S/A通过所述位线读出数据。在以下的描述中，进一步假设一个单元阵列块(或者存储体)包括块A3、块B3、和伪子块，并且每个块A3和B3包括32个子块且具有8K条字线W/L。

如图4所述，块A3包括对应于0-255的行地址X的第一边子块100(即，左边块)和对应于256-8K的行地址X的第一主子块110。块B3包括对应于0-255的行地址X的第二边子块120(即，中心伪边块)和对应于256-8K的行地址X的第二主子块130。伪子块140对应于0-255的行地址X。对应于第一边子块100、第二边子块和伪子块140的行地址X可以具有在8K范围内的其他地址值，例如0-512。

第一边子块100是包括至少一条第一字线的子块，并且被连接到安排在块A3的最左部分的S/A，即块A3和块A4在其上没有毗接的边缘部分。此外，第二边子块120是包括安排在块B3和块A3毗接的块B3的边缘部分的至少一条第二字线的子块，并且其被与第一边子块100相同的行地址使能。

第一主子块110是排除第一边子块100的块A3的子块。第一主子块130是排除第二边子块120的块B3的子块。

伪子块140被另外安排在最后一个边子块处，并且其是包括被与第一边子块100相同的行地址使能的至少一条第三字线的子块。举例来说，在a×8模式中，位线0、1、2和3的DQ数据0、1、2和3响应于第一主子块110中的一条W/L 114的激活而输出，并且位线4、5、6和7的DQ数据4、5、6和7响应于第二主子块130中的一条W/L 132的激活而输出。

当缺陷发生在第一主子块110或者第二主子块130时，以与具有常规的折叠式位线架构的存储器件的修复处理方法相同的方式，而处理冗余修复操作。即，当缺陷(例如，位线和/或读出放大器的缺陷等)发生在与属于第一主子块110的W/L 114相连的单元中，并且对应于所述缺陷单元的地址被施加到存储器件时，用于通过W/L 114选择所述缺陷单元的标准路径被断开，并且冗余器件促使使能与备用单元相连的耦合到W/L 112的位线，因而执行冗余操作。在这种情况中，当执行冗余修复操作时，两条W/L 112和132被使能。

当具0有开放式位线S/A架构的存储器件的伪位线通过图2和3中说明的直边块方法进行处理时，当修复操作在自身块(例如具有缺陷单元的块)中执行时，修复的有效性被降级。因此，通过在不是具有缺陷单元的块的一个或多个块中执行修复操作，可能获得与缺陷发生在主子块110和130的情况中的修复有效性相同的修复有效性。

根据本发明的示范性实施例，当行缺陷发生在第一边子块100、第二边子块120、和/或伪子块140时，用于在不是具有缺陷单元的块的各块中执行行冗余修复操作的方法可以根据以下的缺陷情况被大致地分类：(1)缺陷发生在第一边子块100或者伪子块140；(2)缺陷发生在通过耦合到第二边子块120的S/A的一个而从第二边子块120输出的数据的数据路径上；或(3)缺陷发生在通过耦合到第二边子块120的两个S/A而从第二边子块120输出的数据的两条数据路径上，其中的每一个都将在下面进行详细描述。

例如，图5用示意图说明根据本发明的示范性实施例的执行行冗余修复操作的方法。特别地，图5用示意图说明在具有开放式位线读出放大器的存储器件中的行冗余修复操作，其中缺陷发生在第一边子块(例如，上述所列出的缺陷情况(1)，其中缺陷发生在第一边子块100)。为了说明的目的，假设在×8模式中，位线0和2的DQ数据0和2响应于第一边子块100中的W/L 111的激活而被输出，DQ数据1和3响应于第二边子块120中的W/L 122的激活、通过连接到左位线(M11、位线1和3)的左S/A(未示出)而被输出，DQ数据4和6响应于W/L 122的激活、通过连接到右位线(位线4和6)的右S/A(未示出)而被输出，以及DQ数据5和7响应于伪子块140的W/L 142的激活而被输出。从而，全部8个DQ数据0、1、2、3、4、5、6和7被输出。

参考图5，使用连接到第一主子块110的W/L 112的行冗余单元执行修复操作，其中第一主子块110不同于当缺陷发生在第一边子块100时的第一边子块100，因此用第一主子块110的备用单元的DQ数据0和2替换第一边子块100的缺陷DQ数据0和2。这里，DQ数据1和3和DQ数据0和2一起利用W/L 112而被同时修复。从而，四个DQ数据0、1、2和3被输出。在块B3的四个DQ数据4、5、6和7之间，DQ数据5和7从伪子块140输出，并且DQ数据4和6从第二边子块120输出。第二边子块的DQ数据1和3需要被封锁(blocked)，因为DQ数据1和3已经响应于W/L 112的激活而输出。也就是，需要防止第二边子块的DQ数据1和3从第二边子块120输出。

因而，第一边子块100的缺陷字线111被禁止，并且第二边子块120的均衡器(未示出)和左S/A(未示出)被禁止以减活对应位线M11，因而封锁DQ数据1和3(将在下面进一步详细描述)。

每一块A3和B3在每32个子块处包括块控制电路，现将参考图6、7和8的示范性实施例对其进行描述。特别地，图6是根据本发明的一个示范性实施例的用于控制图5中的第一边子块的第一边子块控制电路的电路图。在图6中，第一边子块控制电路600包括具有如图所示的输入和输出连接的多个“NAND(与非)”门601和603、多个反相器605、607、609、613和615、以及“NOR(或非)”门611。

当利用第一边子块100中的行地址选择缺陷存储单元时，选择第一主子块110的冗余单元的冗余选择信号被生成，用于替换所述缺陷存储单元。例如，所述冗余选择信号可以是当所述冗余单元的熔丝被切断时生成的低电平熔丝状态信号PRREBL。对应于第一主子块110的冗余单元的字线W/L 112基于熔丝状态信号PPREBL而被使能。

第一边子块控制电路600接收行地址的位DXA8、9和10以及DXA11和12以及熔丝状态信号PRREBL，并且生成字线控制信号PNWERESET，用于禁止缺陷第一边子块100的字线，以及生成S/A控制信号(或者块选择信号)PBLKSI，用于禁止对应块(即第一边子块100)的均衡器和S/A。位DXA8-10和DXA11-12包括选择32个子块之一的块信息。

NAND门603根据从具有切断熔丝的冗余单元中生成的逻辑电平“低”的熔丝状态信号PRREBL，而输出逻辑电平“高”，并且因此字线控制信号PNWERESET变成逻辑电平“高”，因而禁止缺陷第一边子块100的W/L。进一步，逻辑电平“低”的熔丝状态信号PRREBL使得NOR门611输出逻辑电平“低”，并且因此信号PBLKSI变成逻辑电平“低”，因而禁止缺陷第一边子块100的均衡器和S/A。

图7是根据本发明的示范性实施例的用于控制图5中的伪子块的伪子块控制电路的电路图。参考图7，当缺陷发生在伪子块140的存储单元时，第二主子块130的冗余单元修复所述缺陷存储单元。在这种情况中，当对应于第二主子块130的冗余单元的熔丝被切断时，逻辑电平“低”的熔丝状态信号PRREBR被生成，因而，禁止对应于第二主子块130的冗余单元的W/L 132(参考图13)。

图7的电路700与图6的电路600相似，除了熔丝状态信号PRREBR代替熔丝状态信号PRREBL而被输入。因此，伪子块控制电路700生成字线控制信号PNWERESET用于禁止缺陷伪子块140的字线，以及生成S/A控制信号PBLKSI用于禁止对应块(也就是伪子块140)的均衡器和S/A，。

图8是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的第二边子块控制电路的电路图。参考图8，第二边子块控制电路800包括具有所示的输入和输出连接的多个NAND门801和803、多个反相器807、809、811、815、817和819、以及NOR门805和813。当行缺陷发生在第二边子块120并且因此对应于第一主子块110的行冗余单元的熔丝被切断时，生成逻辑电平“低”的熔丝状态信号PRREBL，因而禁止对应于第一主子块110的冗余单元的W/L 112。进一步，当行缺陷发生在第二边子块120并且对应于第二主子块130的行冗余单元的熔丝被切断时，生成逻辑电平“低”的熔丝状态信号PRREBR，因而禁止对应于第二主子块130的冗余单元的W/L。当对应于第一或第二主子块110或130的行冗余单元的熔丝没有被切断时，生成逻辑电平“高”的熔丝状态信号PRREBL或者逻辑电平“高”的PRREBR。

第二边子块控制电路800接收行地址的位DXA8-10和DXA11-12以及熔丝状态信号PRREBL和PRREBR，并且因此生成字线控制信号PNWERESET用于禁止缺陷第二边子块120的字线，并且生成S/A控制信号(或者块选择信号)PBLKSI用于禁止对应块(即第二边子块120)的均衡器和S/A。

当缺陷发生在第二边子块120的两个S/A时，NOR门803根据从具有切断熔丝的冗余单元中生成的逻辑电平“低”的熔丝状态信号PRREBL和逻辑电平“低”的PRREBR而输出逻辑电平“高”，并因此字线控制信号PNWERESET变成逻辑电平“高”，因而禁止缺陷第二边子块120的W/L。相反地，当缺陷发生在第二边子块120的一个S/A时，NOR门803根据低熔丝状态信号PRREBL和高熔丝状态信号PRREBR(或者高熔丝状态信号PRREBL和低熔丝状态信号PRREBR)而输出逻辑电平“低”，并因此字线控制信号PNWERESET变成逻辑电平“低”，因而使能缺陷第二边子块120的W/L。

同样，逻辑电平“低”的熔丝状态信号PRREBL和PRREBR使得NOR门813输出逻辑电平“低”，并因此信号PBLKSI变成逻辑电平“低”，因而禁止缺陷第二边子块100的均衡器和S/A。

图9是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的字线选择的第二边子块字线控制电路的电路图。参考图9，第二边子块120的字线控制电路900包括如图所示相连的NOR门901和反相器903。当信号PRREBL是逻辑电平“低”并且信号PRREBR是逻辑电平“高”时，PBLKSI(图8中)变成逻辑电平“高”并且因此从NOR门901输出的W/L选择信号PBLKSIJ_CNTR_PXI变成逻辑电平“高”，因而使能第二边子块120的W/L 122。相反地，当缺陷发生在第二边子块120的两个S/A并因此第一和第二主子块110和130的冗余单元全部被使用时，信号PBLKSI和PBLKSJ变成逻辑电平“低”并且信号PBLKSIJ_CNTR_PXI变成逻辑电平“低”，因而禁止第二边子块120的W/L 122。

图10是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的左读出放大器选择的第二边子块读出放大器控制电路的电路图。参考图10，控制第二边子块120的左S/A的S/A控制电路1000包括如图所示连接的OR门1001和1003、NAND门1005、和反相器1007。S/A控制电路1000接收信号PBLKSI、信号PBLKSJ、和PREDI信号、和当缺陷发生在第二边子块120的左S/A时从第一主子块110的冗余单元生成的PRREBL信号，并因此生成S/A控制信号PBLKSIJ_CNTR用于使能或者禁止第二边子块120的均衡器和左S/A。PREDI信号用来防止冗余单元被第二边子块120的左边和右边的邻近子块使用。例如，逻辑电平“低”的PREDI信号指示冗余单元没有被第二边子块120的左边和右边的邻近子块使用。

图11是根据本发明的一个示范性实施例的用于控制图5中的第二边子块的右读出放大器的第二边子块读出放大器控制电路的电路图。在图11中，S/A控制电路1100在架构上和功能上与S/A控制电路1000是相似的，除了它接收PRREBR信号而不是PRREBL信号。

图12是说明当缺陷发生在图5中的第一边子块时、根据本发明的一个示范性实施例的行冗余修复处理的时序图。图12中描述的示范性修复方法将参考图5、6和8-10而进行描述。在下面的描述中，假设W/L地址被输入到安装在存储器件的每一个子块的子块控制电路中，并且，例如图6中的W/L地址之间的信号DXA8-10和11-12被输入到与第一边子块100(a-1)相连的第一边子块控制电路600。

逻辑电平“低”的信号PRREBL通过切断第一主子块110(c-1)的冗余单元的熔丝而生成。参考图6，信号DXA8-10和11-12被输入到NAND门601，NAND门601输出逻辑电平“低”，反相器605接收逻辑电平“低”的信号PRREBL以输出逻辑电平“高”，并且逻辑电平“低”的信号PBLKSI被输出到第一边子块100(b-1)。因此，逻辑电平“低”的信号PBLKSI被输出以禁止第一边子块100的均衡器和S/A。冗余单元的W/L被使能(f-1)。通过第一边子块控制电路600，信号PNWERESET变成逻辑电平“高”(d-1)。因此，缺陷第一边子块100的W/L被禁止(e-1)。因为信号PRREBL具有逻辑电平“低”并且由于冗余单元的熔丝切断没有发生在第二主子块130，所以信号PRREBR具有逻辑电平“高”。

参考图8，信号DXA8-10和11-12被输入到NAND门801，NAND门801输出逻辑电平“低”，NOR门805接收逻辑电平“低”的信号PRREBL和逻辑电平“高”的信号PRREBR以输出逻辑电平“低”，并且逻辑电平“高”的信号PBLKSI被输出到第二边子块120(g-1)。

参考图9，NOR门901接收逻辑电平“高”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ以输出逻辑电平“低”(i-1)，并且信号PBLKSIJ_CNTR_PXI变成逻辑电平“高”(h-1)。因此，第二边子块120的W/L被使能。

参考图10，OR门1003接收逻辑电平“低”的信号PRREBL和逻辑电平“高”的信号PREDI以输出逻辑电平“高”。OR门1001接收逻辑电平“高”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ以输出逻辑电平“高”。NAND门1005输出逻辑电平“低”。因此，信号PBLKSIJ_CNTR变成逻辑电平“高”。因此，第二边子块120的均衡器和左S/A被禁止(k-1)。

因此，用于缺陷发生在第一边子块100的情况的行冗余修复方法禁止第二边子块120的均衡器和左S/A，而同时使能第二边子块120的W/L，从而封锁由于所述冗余单元而被覆盖的DQ数据1和3。

图13用示意图说明根据本发明的示范性实施例的执行行冗余修复操作的方法。特别地，图13用示意图说明在具有开放式位线读出放大器的存储器件中的行冗余修复操作，其中缺陷发生在伪子块(例如上述所列出的缺陷情况(1))。参考图13，因为缺陷发生在伪子块140而不是第一边子块100上，所以第二主子块130中的冗余单元的W/L 132、第一边子块100的W/L 111、和第二边子块120的W/L 122被使能，并且因此8个DQ数据被输出。在这种情况下，为了封锁由于W/L 132的激活而被覆盖的DQ数据4和6，第二边子块120的DQ数据4和6被封锁。

伪子块控制电路700被连接到伪子块140，并且使用图11中的第二边子块的右S/A控制电路1100而执行第二边子块120的S/A的操作。在这种情况下，因为信号PRREBR具有逻辑电平“低”，所以图7中的信号PBLKSI具有逻辑电平“高”且信号PNWERESET具有逻辑电平“高”。因此，缺陷伪子块140的W/L被禁止。

在图9中，因为信号PBLKSI具有逻辑电平“高”，所以信号PBLKSIJ_CNTR_PXI变成逻辑电平“高”。因此，第二边子块120的W/L被使能。同样，参考图11，因为信号PRREBR和PREDI具有逻辑电平“低”且信号PBLKSI具有逻辑电平“高”，所以信号PBLKSIJ_CNTR变成逻辑电平“低”。因此，第二边子块100的均衡器和右S/A被禁止。

图14是说明根据本发明的另一示范性实施例的、用于缺陷发生在具有开放式位线读出放大器的存储器件中的第二边子块的两个读出放大器的情况下的行冗余修复操作的概念图表，以及图15是说明用于缺陷发生在图14中的第二边子块的两个读出放大器的情况下的行冗余修复处理的时序图。

图14对应于第二边子块120的左和右S/A有缺陷的情况。所述左S/A的DQ数据由第一主子块110中的冗余单元修复，所述右S/A的DQ数据由第二主子块130中的冗余单元修复，并且第一边子块100和伪子块140被禁止，因而防止生成覆盖的DQ数据。

参考图14和15，W/L地址被输入到安装在存储器件的每一子块的子块控制电路(a-2)。这里，图6中的W/L地址之间的信号DXA8-10和11-12被输入到与第一边子块100相连的第一边子块控制电路600、与第二边子块120相连的第二边子块控制电路800、以及与伪子块140相连的伪子块控制电路700。

逻辑电平“低”的信号PRREBL通过切断第一主子块110的冗余单元的熔丝而生成(d-2)，并且逻辑电平“低”的信号PRREBR通过切断第二主子块130的冗余单元的熔丝而生成(b-2)。冗余单元112和132被使能(i-2)。

参考图6，信号DXA8-10和11-12被输入到NAND门601，NAND门601输出逻辑电平“低”，并且反相器605接收逻辑电平“低”的信号PRREBL以输出逻辑电平“高”。因此，第一边子块控制电路600的信号PNWERESET具有逻辑电平“高”(f-2)，并且逻辑电平“低”的信号PBLKSI被输出到第一边子块100(e-2)。因此，因为第一边子块控制电路600的信号PNWERESET具有逻辑电平“高”，所以第一边子块100的W/L 111被禁止(g-2)，并且逻辑电平“低”的信号PBLKSI被输出以禁止第一边子块100的均衡器和S/A(h-2)。

参考图7，信号DXA8-10和11-12被输入到NAND门701，NAND门701输出逻辑电平“低”，并且反相器705接收逻辑电平“低”的信号PRREBR以输出逻辑电平“高”。因此，第一边子块控制电路700的信号PNWERESET具有逻辑电平“高”(f-2)，并且逻辑电平“低”的信号PBLKSI被输出到伪子块140(e-2)。因此，因为伪边子块控制电路700的信号PNWERESET具有逻辑电平“高”，所以伪子块140的W/L 142被禁止(g-2)，并且逻辑电平“低”的信号PBLKSI被输出到伪子块140以禁止伪子块140的均衡器和S/A(h-2)。

再次参考图8，信号DXA8-10和11-12被输入到NAND门801，NAND门801输出逻辑电平“低”，并且NOR门805接收逻辑电平“低”的信号PRREBL和逻辑电平“低”的信号PRREBR以输出逻辑电平“高”，并且逻辑电平“低”的信号PBLKSI被输出到第二边子块120(k-2)。

参考图9，NOR门901接收逻辑电平“低”的信号PBLKSI(k-2)和逻辑电平“低”的信号PBLKSJ(m-2)以输出逻辑电平“高”，并且信号PBLKSIJ_CNTR_PXI变成逻辑电平“低”(1-2)。因此，第二边子块120的W/L被禁止。

参考图10，OR门1003接收逻辑电平“低”的信号PRREBL和逻辑电平“低”的信号PREDI以输出逻辑电平“低”。OR门1001接收逻辑电平“低”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ以输出逻辑电平“低”。NAND门1005输出逻辑电平“高”。因此，信号PBLKSIJ_CNTR变成逻辑电平“低”。因此，第二边子块120的均衡器和左S/A被禁止(o-2)。

参考图11，OR门1003接收逻辑电平“低”的信号PRREBR和逻辑电平“低”的信号PREDI(n-2)以输出逻辑电平“低”。OR门1001接收逻辑电平“低”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ(m-2)以输出逻辑电平“低”。NAND门1005输出逻辑电平“高”。因此，信号PBLKSIJ_CNTR变成逻辑电平“低”。因此，第二边子块120的均衡器和右S/A被禁止(o-2)。

因此，用于缺陷发生在第二边子块120的两个S/A的情况下的行冗余修复方法使能第一边子块100的W/L 111和伪子块140的W/L 142，并且禁止第二边子块120的均衡器以及左和右S/A，从而封锁由于冗余单元而被覆盖的DQ数据1、3、4和6。

图16是根据本发明的另一个示范性实施例的、说明用于缺陷发生在具有开放式位线读出放大器的存储器件中的第二边子块的一个读出放大器上的情况的行冗余修复操作的概念图表，而图17是说明用于缺陷发生在图16中的第二边子块的一个读出放大器上的情况的行冗余修复处理的时序图。

图16说明了第二边子块120的左S/A有缺陷的情况。左S/A的DQ数据由第一主子块110的冗余单元修复，并且第一边子块100被禁止，因而防止生成覆盖的DQ数据。同样，第二边子块120的W/L 122被使能，并且第二边子块120的左S/A的DQ数据1和3被封锁。

参考图16和17，W/L地址被输入到安装在存储器件的每一子块的子块控制电路(a-3)。这里，图6中的W/L地址之间的信号DXA8-10和11-12被输入到与第一边子块100相连的第一边子块控制电路600、以及与第二边子块120相连的第二边子块控制电路800。

逻辑电平“低”的信号PRREBL通过切断第一主子块110的冗余单元的熔丝而生成(c-3)，并且逻辑电平“高”的信号PRREBR通过不切断第二主子块130的冗余单元的熔丝而生成(b-3)。所述冗余单元被使能(f-3)。

参考图6，信号DXA8-10和11-12被输入到NAND门601，NAND门601输出逻辑电平“低”，并且反相器605接收逻辑电平“低”的信号PRREBL以输出逻辑电平“高”。因此，第一边子块控制电路600的信号PNWERESET(d-3)具有逻辑电平“高”，并且逻辑电平“低”的信号PBLKSI被输入到第一边子块100。因此，因为第一边子块控制电路600的信号PNWERESET具有逻辑电平“高”，所以第一边子块100的W/L 111被禁止，并且逻辑电平“低”的信号PBLKSI被输出以禁止第一边子块100的均衡器和S/A。

再次参考图8，信号DXA8-10和11-12被输入到NAND门801，NAND门801输出逻辑电平“低”，并且NOR门805接收逻辑电平“低”的信号PRREBL和逻辑电平“高”的信号PRREBR以输出逻辑电平“低”，并且逻辑电平“高”的信号PBLKSI被输出到第二边子块120(g-3)。

参考图9，NOR门901接收逻辑电平“高”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ(i-3)以输出逻辑电平“低”，并且信号PBLKSIJ_CNTR_PXI变成逻辑电平“高”(h-3)。因此，第二边子块120的W/L被使能。

参考图10，OR门1003接收逻辑电平“低”的信号PRREBL和逻辑电平“低”的信号PREDI以输出逻辑电平“低”。OR门1001接收逻辑电平“高”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ以输出逻辑电平“高”。NAND门1005输出逻辑电平“低”。因此，信号PBLKSIJ_CNTR变成逻辑电平“低”。因此，第二边子块120的均衡器和左S/A被禁止(k-3)。

参考图11，OR门1003接收逻辑电平“低”的信号PRREBR和逻辑电平“低”的信号PREDI以输出逻辑电平“低”。OR门1001接收逻辑电平“低”的信号PBLKSI和逻辑电平“低”的信号PBLKSJ以输出逻辑电平“低”。NAND门1005输出逻辑电平“高”。因此，信号PBLKSIJ_CNTR变成逻辑电平“低”。因此，第二边子块100的均衡器和右S/A被禁止。

利用上述示范性修复方法，第一边子块100、第二边子块120和伪子块140可以不具有冗余单元。甚至当提供冗余单元时，也可以通过不在其中安装熔丝来防止其用作冗余。

同样，当修复第二边子块120时，不在第二边子块120的左/右邻近子块处使用冗余单元。其原因在于，当邻近的子块在第二边子块120的修复期间被用作冗余时，在使用的熔丝上生成逻辑电平“高”的信号，并且因此第二边子块120的信号PBLKSIJ变成逻辑电平“高”，因而使能S/A和均衡器。

如上所述，当缺陷发生在边子块或者伪子块时，使用不是边子块或者伪子块的块的冗余单元而执行修复操作。当N个冗余单元存在于边子块或者伪子块中并且在边子块或者伪子块中发生多于数目N的缺陷时，可能防止由于修复过程中的困难导致的修复有效性的降低。因此，以与缺陷发生在主子块中的情况相同的修复有效性，而执行在边子块或者伪子块中的存储器件的修复处理是有可能的。

尽管已参考示范实施例描述了本发明，但是本领域技术人员应明白，在不脱离以下权利要求所限定的本发明的精神和范围的情况下，可以做出各种变化和修改。

Claims (18)

1、一种当单元阵列块的三条字线基本被同时使能时、修复具有开放式位线架构的半导体存储器件的方法，所述方法包括：

选择用于替换与所述三条字线之一耦合的缺陷存储单元的冗余单元；

确定是否使能与所述缺陷存储单元耦合的字线；

禁止与所述缺陷存储单元耦合的读出放大器；

确定是否使能与由于所述冗余单元的替换而被重复选择的位线对应的存储单元的字线；

禁止与所述重复选择的位线对应的存储单元的读出放大器；并且

禁止所述冗余单元。

2、根据权利要求1的方法，其中所述单元阵列块包括第一块、第二块、和伪子块。

3、根据权利要求2的方法，其中所述使能的三条字线包括所述伪子块的字线。

4、根据权利要求3的方法，其中所述第一块包括第一边子块和第一主子块，以及所述第二块包括第二边子块和第二主子块。

5、根据权利要求1的方法，其中当行地址对应于与所述三条字线之一耦合的缺陷存储单元时，所述方法进一步包括在所述冗余单元的选择期间，生成用于选择替换所述缺陷存储单元的冗余单元的冗余选择信号。

6、根据权利要求5的方法，其中当所述冗余单元的熔丝被断开时，生成所述冗余选择信号。

7、如权利要求5的方法，其中确定是否使能所述字线的步骤包括：基于所述行地址和所述冗余选择信号，而生成第一字线控制信号以使能或者禁止与所述缺陷存储单元耦合的字线。

8、根据权利要求7的方法，其中禁止与所述缺陷存储单元耦合的读出放大器的步骤包括：基于所述行地址和所述冗余选择信号，而生成用于禁止与所述缺陷存储单元耦合的读出放大器的第一读出放大器控制信号。

9、根据权利要求8的方法，其中确定是否使能与所述重复选择的位线对应的存储单元的字线的步骤包括：基于所述冗余选择信号和所述第一读出放大器控制信号，而生成第二字线控制信号以使能或者禁止与重复选择的位线对应的存储单元的所述字线。

10、根据权利要求9的方法，其中禁止与所述重复选择的位线对应的存储单元的读出放大器的步骤包括：基于所述行地址、所述冗余信号和所述第一读出放大器控制信号中的至少一个，而生成用于禁止与所述重复选择的位线对应的存储单元的读出放大器的第二读出放大器控制信号。

11、根据权利要求10的方法，其中在所述第二边子块的两边附近的子块中，不选择所述冗余单元。

12、根据权利要求11的方法，其中当缺陷发生在第一边子块中的存储单元时，该方法进一步包括：

使能在所述第一主子块中选择的冗余单元；

响应所述行地址和所述冗余选择信号，而禁止所述第一边子块的缺陷存储单元的字线；

响应所述行地址和所述冗余选择信号，而禁止所述第一边子块的缺陷存储单元的读出放大器；

使能与以下位线对应的第二边子块中的第一存储单元的字线，该位线覆盖与用于第一边子块的缺陷存储单元的所述冗余单元耦合的位线；以及

禁止所述第一存储单元的读出放大器。

13、根据权利要求11的方法，其中当缺陷发生在所述伪子块中的存储单元时，所述方法进一步包括：

使能在所述第二主子块中选择的冗余单元；

响应所述行地址和所述冗余选择信号，禁止所述伪子块的缺陷存储单元的字线；

响应所述行地址和所述冗余选择信号，禁止所述伪子块的缺陷存储单元的读出放大器；

使能与以下位线对应的伪子块中的第一存储单元的字线，该位线覆盖与用于第一边子块的缺陷存储单元的所述冗余单元耦合的位线；以及

禁止所述第一存储单元的读出放大器。

14、根据权利要求11的方法，其中当缺陷发生在所述第二边子块中的存储单元的两边的读出放大器时，所述方法进一步包括：

使能在所述第一主子块中选择的第一冗余单元和在所述第二主子块中选择的第二冗余单元；

响应所述行地址和所述冗余选择信号，而禁止所述第二边子块的缺陷存储单元的字线；

禁止与以下位线对应的所述第一边子块中的第一存储单元的字线，该位线覆盖与所述第一冗余单元耦合的位线；

禁止与以下位线对应的所述伪子块的第二存储单元的字线，该位线覆盖与所述第二冗余单元耦合的位线；

禁止所述第二边子块的缺陷存储单元的两个读出放大器。

15、根据权利要求11的方法，其中当缺陷发生在所述第二边子块中的存储单元的一个读出放大器时，所述方法进一步包括：

使能在所述第一主子块中的选择的第一冗余单元；

响应所述行地址和所述冗余选择信号，使能所述第二边子块的缺陷存储单元的字线；

禁止与以下位线对应的所述第一边子块的第一存储单元的字线，该位线覆盖与所述第一冗余单元耦合的位线；以及

禁止所述第二边子块的缺陷存储单元的一个读出放大器。

16、根据权利要求1的方法，进一步包括应用直边块方法而在所述单元阵列块的边块上处理伪线。

17、一种当单元阵列块的三条字线基本被同时使能时、用于修复具有开放式位线架构的半导体存储器件的装置，所述单元阵列块包括具有第一边子块和第一主子块的第一块、具有第二边子块和第二主子块的第二块、以及伪子块，所述装置包括：

第一边子块控制电路，其基于行地址和用于选择用来替换缺陷存储单元的冗余单元的冗余选择信号，而生成第一字线控制信号以禁止所述第一边子块的第一字线，并且生成第一读出放大器控制信号以禁止与所述第一边子块的第一字线耦合的第一读出放大器；

伪子块控制电路，其基于行地址和所述冗余选择信号，而生成第二字线控制信号以禁止所述伪子块的第二字线，并且生成第二读出放大器控制信号以禁止与所述伪子块的第二字线耦合的第二读出放大器；

所述第二边子块的字线控制电路，生成第三字线控制信号以确定是否应使能所述第二边子块的第三字线；以及

所述第二边子块的读出放大器控制电路，生成第三读出放大器控制信号以禁止与所述第二边子块的第三字线的第一边耦合的第三读出放大器，并且生成第四读出放大器控制信号以禁止与所述第二边子块的第三字线的第二边耦合的第四读出放大器。

18、根据权利要求17的装置，其中所述使能的三条字线包括所述伪子块的字线。

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