JP2007335821A - 半導体記憶装置 - Google Patents

Abstract

【課題】リペア用スペアメモリセルと、プロセス的なパターン密度の緩和用パターンのチップ面積に対する増加を抑える半導体記憶装置を提供する。
【解決手段】複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記メモリセルマトリックス６を囲む外側領域に前記メモリセルと同様の形状のパターン６ａを備え、前記メモリセルマトリックス６と周辺回路パターンとのパターン密度の緩和を図る半導体記憶装置において、前記パターン６ａを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用する。
【選択図】図１

Description

本発明は、半導体チップ上に多数のメモリを高集積化する半導体集積回路に関するものである。

半導体集積回路を製造する半導体プロセスの微細化が進み、半導体チップに搭載されるメモリ容量も増大してきている。半導体チップ上にメモリを集積する上で、製造プロセスの向上化が進み、容量が大きくなるに連れて、１つのメモリセルのサイズは小さくなって行く。
これに伴い、周辺回路である、デコーダ、読み書き回路などのパターンとメモリセルのパターンの間には、パターン密度に大きな差ができ、製造過程において、応力や、パターン繰り返しの乱れによるバラツキが出てくる。
このパターン密度の差を緩和し、製造上のバラツキなどを抑えるために、通常のメモリアレイの端にダミーのパターンとして、ビットセルと同様のレイアウトを配置することが知られている（例えば、特許文献１乃至３参照）。
また、ウエハの欠陥などにより、歩留まりが悪くなっていき、近年、大容量のメモリのすべてのメモリセルを完全に作成することは極めて難しくなっている。そこで、救済用のメモリセルを製造工程で予め作成しておき、欠陥などによる不良があれば正常な救済メモリに置き換えを行っている。

図６は従来のリペアメモリセルを示すブロック回路図である。図６には１ポートＳＲＡＭの代表的な構成を示している。この構成には、リペア一致回路１、アドレスバッファ２、スペアデコーダを含む行デコーダ３、列デコーダ４、制御回路５、パターンダミーセル６ａ及びリペア用スペアメモリセル６ｂを含むメモリセルアレイ６、読み出し／書き込み回路７及び入出力回路８等の周辺回路が含まれている。
上述のごとく、本来使用するメモリセルアレイ６に、リペア用スペアメモリセル６ｂが配置される。また、製造工程における、パターン密度差の緩和のためのパターンダミーセル６ａがその外周に配置されている。
通常使用されるメモリセルの一部に欠陥があり、正しく動作しない場合、その不良アドレスをリペアドレスとして、ヒューズなどで記憶させ、そのアドレスにアクセスする場合、本来のメモリセルをアクセスせずにスペアメモリセル部分をアクセスするように回路設計されている。
欠陥メモリの数が多くリペア用スペアメモリセルでは対応できない場合は、そのチップは不良となってしまう。また、通常、メモリセル部分が正常に動作しているのであれば、リペア用スペアメモリセルは使用されることはない。
特開２００２−３７３９４６公報 特許第３２８８３２５号 特許第３１３５０３９号

しかしながら、現在、ＳＯＣ（システムオンチップ）では、多数のメモリを１チップ上に搭載している。大容量のメモリにおいてはリペア用スペアメモリセルのオーバーヘッド（負担）は小さいが、小容量のメモリを多数搭載する場合、それぞれのメモリにリペア用スペアメモリセルが必要である。この場合、小容量のメモリであれば、リペア用スペアメモリセルのオーバーヘッドの割合が大きくなる。
また、製造上のパターン密度差の緩和のための、パターンダミーセルも、メモリ容量の大小に拘わらず必要なものである。大容量のメモリであれば、オーバーヘッドの割合は小さいが、小容量のメモリを多数搭載する場合でも、それぞれのメモリに対して、パターンダミーセルが必要となり、面積的なオーバーヘッドの割合が大きくなる。
そこで、本発明の目的は、上述した実情を考慮して、リペア用スペアメモリセルと、プロセス的なパターン密度の緩和用パターンのチップ面積に対する増加を抑える半導体記憶装置を提供することにある。

上記の課題を解決するために、請求項１に記載の発明は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記メモリセルマトリックスを囲む外側領域に前記メモリセルと同様の形状のパターンを備え、前記メモリセルマトリックスと周辺回路パターンとのパターン密度の緩和を図る半導体記憶装置において、前記パターンを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用する半導体記憶装置を特徴とする。
また、請求項２に記載の発明は、前記メモリセルマトリックスを囲む上下の外側領域の前記パターンを連続したアドレスとしてのスペアメモリセルとする請求項１記載の半導体記憶装置を特徴とする。

また、請求項３に記載の発明は、リペアラインに不良があった場合、救済後のラインをディスエーブルし、残りのスペアメモリセルに切り換える請求項１記載の半導体記憶装置を特徴とする。
また、請求項４に記載の発明は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記マトリックスメモリセル中に、基板電位、ウェル電位を取るために専用セルを有し、この専用セルには、前記メモリセルとのパターン密度の緩和を図るために、前記メモリセルと同様の形状を有するパターンを備える半導体記憶装置において、前記パターンを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用する半導体記憶装置を特徴とする。

また、請求項５に記載の発明は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記マトリックスメモリセル中に、ビットラインが長くなることにより隣接する他のビットラインとの容量結合による誤動作を防ぐためのビットラインを入れ換える専用セルを有し、この専用セルには、前記メモリセルとのパターン密度の緩和を図るため、前記メモリセルと同様の形状を有するパターンを備える半導体記憶装置において、前記パターンを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用する半導体記憶装置を特徴とする。

本発明によれば、製造上のパターン密度緩和のためのパターンをリペア用スペアメモリセルとして使用することにより、殆ど使用されないが、必要であるレイアウトのオーバーヘッドを抑えることが可能となる。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。図１は本発明による半導体記憶装置の第１の実施の形態を示す回路図である。図１には、図６の従来例と同様に、１ポートＳＲＡＭの代表的な構成を示している。
この構成には、リペア一致回路１、アドレスバッファ２、スペアデコーダを含む行デコーダ３、列デコーダ４、制御回路５、パターンダミーセル６ａ、スペア用メモリセル６ｂ、メモリセルアレイであるメモリセルマトリックス６、読み出し／書き込み回路７及び入出力回路８等の周辺回路が含まれている。
この第１の実施の形態では、メモリセルマトリックス６の外側領域に配置された、製造上のパターン密度差緩和のためのパターンダミーセル６ａは、通常、リペア用スペアメモリセル６ｂとほぼ同等の形状をしている。このパターンダミーセル６ａが無い場合でも、メモリセルマトリックス６の最外周のメモリセルが１００％不良になることはなく、不良になる可能性が高いだけである。

また、リペア用スペアメモリセル６ｂも、必ず使用されるものではなく、通常、メモリセルマトリックス６のメモリセルが問題なく動作していれば不要なものである。ＳＯＣのように、小容量のメモリを多数使用する場合、このリペア用スペアメモリセル６ｂの殆どは使用されることはない。
従って、パターン差緩和用のパターンダミーセル６ａを本来のメモリセルと全く同一のものとし、その部分にリペア用スペアメモリセル６ｂ１を割り当てることにより、面積的なオーバーヘッド（負担）を抑えることができる。
このように、製造上のパターン密度緩和のためのパターン（パターンダミーセル６ａ）をリペア用スペアメモリセル６ｂ１として使用することにより殆ど使用されないが、必要であるレイアウトのオーバーヘッドを抑えることが可能となる。

図２は本発明の第２の実施の形態を示す回路図である。この第２の実施の形態も第１の実施の形態と同様に、その構成には、リペア一致回路１、アドレスバッファ２、スペアデコーダを含む行デコーダ３、列デコーダ４、制御回路５、パターンダミーセル６ａ、スペア用メモリセル、メモリセルアレイであるメモリセルマトリックス６、読み出し／書き込み回路７及び入出力回路８等の周辺回路が含まれている。
この第２の実施の形態において、メモリ不良では、上下方向で共通に使用しているコンタクトやヴィアにて不良が発生することが良くある。メモリセルマトリックス６を囲む上下の外側領域の上下のパターンダミーセル６ａを連続したアドレスとして線９によって関連付け、このパターン（パターンダミーセル６ａ）を連続したアドレスとしてのスペアメモリセル６ｂ２としている。

この場合、上下に連続している２箇所の不良アドレスであっても、リペアドレスは１箇所を設定することにより、同時に救済可能となり、アドレスの比較回路の数を省略でき、面積を小さくすることが可能となる。
このように、上下・左右など２つに分かれているパターンダミーセル６ａを動作上連続させることにより、メモリセルの不良における特徴である、上下・左右の共通コンタクトやヴィア不良を効率良く救済でき、周辺回路を減らすことができる。

図３は本発明の第３の実施の形態を示す回路図である。この第３の実施の形態も第１の実施の形態と同様に、その構成には、リペア一致回路１、アドレスバッファ２、スペアデコーダを含む行デコーダ３、列デコーダ４、制御回路５、パターンダミーセル６ａ、スペア用メモリセル６ｂ、メモリセルアレイであるメモリセルマトリックス６、読み出し／書き込み回路７及び入出力回路８等の周辺回路が含まれている。
この第３の実施の形態において、製造上のパターン密度差緩和のためのパターンダミーセル６ａでは、やはり本来のメモリセル６よりは不良発生率が高い。リペアを行ったが、リペア先での不良が起こった場合、そのスペアラインを不活性化し、残りのスペアラインにリペアを行うことができるようにすれば、救済率が高くなる。

ここでは、メモリセルマトリックス６の外側領域の下段のパターンダミーセル６ｃをスペアメモリセル６ｂとして使用しているが、そのライン９ａに不良が発生した場合、スペアデコーダ３ｂでヒューズなどに接続したイネーブル信号にディスエーブルを設定することにより、新たに、上段のスペアライン９ｂにリペアが可能となる。
このように、リペア用スペアメモリセル６ｃが不良であった場合、ディスエーブルが可能となり、もう１つのリペア用スペアメモリセル６ａを使えることにより、救済効率が向上する。この場合に、行デコーダ３はスペアデコーダ３ａ、３ｂを有している。

図４は本発明の第４の実施の形態を示す回路図である。この第４の実施の形態も第１の実施の形態と同様に、その構成には、リペア一致回路１、アドレスバッファ２、スペアデコーダを含む行デコーダ３、列デコーダ４、制御回路５、パターンダミーセル６ａ、スペア用メモリセル６ｂ、メモリセルアレイであるメモリセルマトリックス６、読み出し／書き込み回路７及び入出力回路８等の周辺回路が含まれている。
この第４の実施の形態において、半導体プロセスが向上し、メモリビットセルの縮小により、ビットセル内に基板電位、ウェル（Ｗｅｌｌ）電位を取ることが難しくなり、専用のセルを持つようになっている（ギャップセル６ｆ）。
基板電位、ウェル電位を取るための専用セル６ｆは、その機能のみ実現するパターンだけでは、メモリビットセルとの間に、パターン密度に大きな差が出てしまう。この場合、パターン密度差を抑えるために、メモリセルのパターンに近いパターンを加えることとなる。

従来、このパターンは何の機能も持たず、パターン密度差緩和のみに使用されている。この無駄なパターンに、メモリセルの機能を持たせ、リペア用のスペアメモリセルとして使用することにより、新たにリペア用スペアメモリセルを設けるための面積的なオーバーヘッドを減らすことができる。
この部分のスペアメモリセルは基板電位、Ｗｅｌｌ電位を取る部分でのパターン密度差により不良になる可能性が高いが、リペア用スペアメモリセルは常に使用するものではないため、歩留まり低下の要因にはならない。
このように、基板電位、Ｗｅｌｌ電位を取る専用セル６ｆにメモリセル機能を持たせることにより、面積的なオーバーヘッドを抑えることができる。この場合に、行デコーダ３は下方スペアデコーダ３ｂを持たず、メモリセルアレイ６への下方の接続は行デコーダ３自体で行っている。

図５は本発明の第５の実施の形態を示す回路図である。この第５の実施の形態も第１の実施の形態と同様に、その構成には、リペア一致回路１、アドレスバッファ２、スペアデコーダを含む行デコーダ３、列デコーダ４、制御回路５、パターンダミーセル６ａ、スペア用メモリセル６ｂ、メモリセルアレイであるメモリセルマトリックス６、読み出し／書き込み回路７及び入出力回路８等の周辺回路が含まれている。
この第５の実施の形態において、半導体プロセスが向上し、メモリビットセルの縮小により、ビットライン６ｇ間のスペースも狭くなり、ライン間の容量により、誤動作を引き起こす場合が起こっている。
これを回避するため、例えば、ＳＲＡＭなどビットライン６ｇとビットラインバー６ｈを、メモリセルマトリックス６の中で、配置を入れ換えることを行う。この入れ換えを行うため、専用のセル（ツイストセル）６ｉをメモリセルマトリックス６中に挿入する。

この専用のセル６ｉは、配線を入れ換えることが目的であり、この場合、パターン密度差を抑えるために、メモリセルマトリックス６のパターンに近いパターンを加えることとなる。従来、このパターンは何の機能も持たず、パターン密度差緩和のみに使用されている。
この無駄なパターンである専用のセル６ｉに、メモリセルの機能を持たせ、リペア用スペアメモリセルとして使用することにより、新たにリペア用スペアメモリセルを設けるための面積的なオーバーヘッドを減らすことができる。この場合も、やはり、パターン密度差により不良になる可能性が高いが、リペア用スペアメモリセルは常に使用するものではないため、歩留まり低下の要因にはならない。

この実施の形態では、ワードライン側にリペア用スペアメモリセルを搭載したものを示しているが、コラム側にスペアメモリセルを搭載したものも同様に実施できるのは明らかである。
このように、容量結合による誤動作を防ぐための、ビットライン６ｇを入れ換える専用セル６ｉにメモリ機能を持たせることにより、面積的なオーバーヘッドを抑えることができる。

上述した第１乃至第５の実施の形態において、不良として見つけられたメモリセルから、リペア用スペアメモリセル６ｂ、パターンダミーセル６ｃ、専用セル６ｆ、ツイストセル６ｉ等への切り換えはデコーダ３にあるヒューズ（図示せず）を切ることによって行なわれる。
また、本実施の形態では、ＳＲＡＭの製造について説明しているが、マルチポートＳＲＭＡ、ＤＲＡＭなどの製造においても同様に実施できるのは明らかである。

本発明による半導体記憶装置の第１の実施の形態を示す回路図である。 本発明による半導体記憶装置の第２の実施の形態を示す回路図である。 本発明による半導体記憶装置の第３の実施の形態を示す回路図である。 本発明による半導体記憶装置の第４の実施の形態を示す回路図である。 本発明による半導体記憶装置の第５の実施の形態を示す回路図である。 従来のリペアメモリを示すブロック図である。

符号の説明

６ メモリセルマトリックス
６ａ パターンダミー
６ｂ リペア用スペアメモリセル
６ｂ１ リペア用スペアメモリセル（パターンダミー）
６ｂ２ リペア用スペアメモリセル（パターンダミー）
６ｃ パターンダミー（リペア用スペアメモリセル）
６ｄ パターンダミー
６ｅ パターンダミー
６ｆ ギャップセル（リペア用スペアメモリセル）
６ｇ ビットライン
６ｈ ビットラインバー
６ｉ ツイストセル（リペア用スペアメモリセル）

Claims (5)

1. 複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記メモリセルマトリックスを囲む外側領域に前記メモリセルと同様の形状のパターンを備え、前記メモリセルマトリックスと周辺回路パターンとのパターン密度の緩和を図る半導体記憶装置において、前記パターンを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用することを特徴とする半導体記憶装置。
2. 前記メモリセルマトリックスを囲む上下の外側領域の前記パターンを連続したアドレスとしてのスペアメモリセルとすることを特徴とする請求項１記載の半導体記憶装置。
3. リペアラインに不良があった場合、救済後のラインをディスエーブルし、残りのスペアメモリセルに切り換えることを特徴とする請求項１記載の半導体記憶装置。
4. 複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記マトリックスメモリセル中に、基板電位、ウェル電位を取るために専用セルを有し、この専用セルには、前記メモリセルとのパターン密度の緩和を図るために、前記メモリセルと同様の形状を有するパターンを備える半導体記憶装置において、前記パターンを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用することを特徴とする半導体記憶装置。
5. 複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記マトリックスメモリセル中に、ビットラインが長くなることにより隣接する他のビットラインとの容量結合による誤動作を防ぐためのビットラインを入れ換える専用セルを有し、この専用セルには、前記メモリセルとのパターン密度の緩和を図るため、前記メモリセルと同様の形状を有するパターンを備える半導体記憶装置において、前記パターンを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用することを特徴とする半導体記憶装置。

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