JP4066357B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
記憶容量が相対的に大きいダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ。）装置は、その製造工程においてメモリセルに不良が生じた場合にその不良セルをあらかじめ用意しておいた予備のメモリセルと置き換えて救済する、いわゆる冗長救済技術が一般に用いられており、これにより、製造工程による歩留まりを向上させている。
【０００３】
従来から冗長救済技術には種々の方式があるが、なかでも特に以下の３方式が採用されている。
【０００４】
第１に予備のロウ（ワード線）及びカラム（ビット線又はデータ線）等のラインを配置しておき、不良メモリセルを含むロウ又はカラムラインを予備のラインにより置き換えるライン系冗長方式、
第２に予備のメモリセルを任意のブロック単位で用意し、ブロック単位で不良のセルを予備のセルに置き換えるブロック冗長方式、
第３に１ビット単位に置き換えるビット冗長方式がある。
【０００５】
このうち、予備のメモリセルを配置することによる回路面積のオーバーヘッドや、救済のフレキシビリティ、例えば拡散層の形成工程又はセルの形成工程等で発生する少数のビット不良又はメタル配線の形成工程等で発生するライン不良に対する救済、さらには冗長救済を制御する制御回路自体の複雑性等を考えると、第１の救済方式であるライン系救済方式が最も優位性が高く、現実にも広く用いられている。
【０００６】
（第１の従来例）
以下、第１の従来例として、ライン系冗長方式の１つであるロウ冗長方式を説明する。ロウ冗長方式とはワード線を置き換えて冗長救済を行なう方式である。
【０００７】
図５は第１の従来例であって、ロウ冗長方式を採用したＤＲＡＭ装置のブロック構成を示している。
【０００８】
図５に示すように、従来のＤＲＡＭ装置は、それぞれがメモリセル部１０１、冗長ワード線１０２及びセンスアンプ列１０３からなる複数のメモリブロック１００と、各メモリセル部１０１からデータの読み出し又は書き込みを行なうリードライト（Ｒ／Ｗ）アンプ１０４と、外部とのデータの入出力を行なうデータ入出力（Ｉ／Ｏ）バッファ１０５と、外部から入力される入力アドレスと既に検出されている不良アドレスとを比較する比較回路１０７とを有している。
【０００９】
各メモリブロック１００におけるセンスアンプ列１０３とリードライトアンプ１０４とは、複数の共通データバス線１０６により電気的に接続されている。
【００１０】
ここで、入力アドレスと不良アドレスとが比較回路１０７に入力され、入力アドレスが不良アドレスと一致すれば各メモリブロック１００における冗長ワード線１０２が選択され、一致しなければメモリセル部１０１に属するワード線が選択される。
【００１１】
このように、各メモリブロック１００ごとに冗長ワード線１０２を設ける手法は、ブロック数が多くなるとそれに比例して冗長ワード線１０２も増えるため、回路面積が増大するという問題がある。
【００１２】
さらに、高速化及び低電力化を図るには、メモリブロック１００を分割して単位ブロック当たりのメモリセルの数を減らす方法が有効であるが、この場合でも個々のメモリブロック１００に冗長ワード線１０２を設けると、回路面積が増大してしまいデメリットも大きくなる。
【００１３】
また、各メモリブロック１００内に冗長ワード線１０２を設けずに、他の冗長メモリブロックを設ける場合においても、ＤＲＡＭセルにはセンスアンプが必要であるため、やはりセンスアンプ分の回路面積が増大することになる。
【００１４】
（第２の従来例）
次に、第２の従来例としてビット冗長方式を採用したＤＲＡＭ装置がある（例えば、特許文献１参照。）。特許文献１によると、各メモリブロック内に含まれるセンスアンプ列、並びにロウデコーダ及びコラムデコーダの領域の一部をＳＲＡＭ冗長セルとし、セル単位の置き換えを行なっている。
【００１５】
【発明が解決しようとする課題】
前記第１の従来例に係るＤＲＡＭ装置による冗長救済技術は、各メモリブロック１００ごとに冗長ワード線１０２を設けているため、回路面積の増大が顕著となって、救済効率が悪いという問題がある。
【００１６】
また、前記第２の従来例に係るＤＲＡＭ装置による冗長救済技術は、ビット冗長方式であり、ライン系の不良を救済することができない。また、プロセスの微細化に伴って、特許文献１が示す領域にはＳＲＡＭセルを配置するスペースを確保することが困難になるという問題がある。その上、プロセスが成熟した場合には、各メモリブロックごとに冗長ＳＲＡＭセルを配置するという手法では救済効率が低くならざるを得ない。
【００１７】
本発明は、前記従来の問題を鑑み、冗長セルによる回路面積の増大を抑制しながら、救済効率に優れた冗長救済方式を得られるようにすることを目的とする。
【００１８】
【特許文献１】
特開２００２−２９８５９６号公報
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体記憶装置を、複数のメモリブロックに共有される共通データバス線に選択スイッチを介してデータ保持可能なラッチ回路を設ける構成とする。
【００２０】
具体的に、本発明に係る半導体記憶装置は、それぞれが、互いに交差する複数のワード線及び複数のビット線対、各ワード線と各ビット線対とのそれぞれの交差部分に設けられた複数のメモリセル、並びに各ビット線対とそれぞれ対応して設けられた複数のセンスアンプを有する複数のメモリブロックと、各メモリブロックとそれぞれ選択スイッチを介して電気的に接続される複数の共通データバス線と、各共通データバス線とそれぞれ選択スイッチを介して電気的に接続されるラッチ回路とを備えている。
【００２１】
本発明の半導体記憶装置によると、各共通データバス線とそれぞれ選択スイッチを介して電気的に接続されるラッチ回路を備えているため、メモリブロックに生じた不良ワード線及び該ワード線にアクセスされるメモリセルを該ラッチ回路と置き換えることができる。従って、従来の予備のセル（冗長セル）を各メモリブロックに配置する構成や、ＤＲＡＭによる冗長ブロックを配置する構成と比べて回路面積の増大を抑制することができる。また、ラッチ回路は共通データバス線により共有されるため、不良ワード線がいずれのメモリブロックに生じてもラッチ回路と置き換えることができるので、救済効率が向上する。
【００２２】
本発明の半導体記憶装置において、ラッチ回路はＳＲＡＭ回路であることが好ましい。このようにすると、ＤＲＡＭのプロセス世代と同一のプロセス世代によるＳＲＡＭセルを用いることができるため、回路面積の削減とレイアウト工数の削減とが可能となる。
【００２３】
本発明の半導体記憶装置において、ラッチ回路は、各メモリブロックに対する一アクセス周期内に活性化されるセンスアンプの数と同一の個数分だけ設けられていることが好ましい。このようにすると、一のロウ（ビット線）に相当するデータをラッチ回路により記憶することができる。
【００２４】
また、本発明の半導体記憶装置において、ラッチ回路は共通データバス線と同一の個数分だけ設けられていることが好ましい。このようにしても、一のロウ（ビット線）に相当するデータをラッチ回路により記憶することができる。
【００２５】
本発明の半導体記憶装置において、ラッチ回路は各センスアンプと同一の配置パターンで配置されていることが好ましい。このようにすると、ラッチ回路の配置に各メモリブロックにおけるセンスアンプの配置パターンを流用することができるため、ラッチ回路の配置（レイアウト）効率が向上する。
【００２６】
本発明の半導体記憶装置は、複数のメモリブロックに対して共通データバス線を介してデータの読み出し動作及び書き込み動作を行なうリードライトアンプをさらに備え、ラッチ回路はメモリブロックとリードライトアンプとの間に配置されていることが好ましい。このようにすると、ラッチ回路がリードライトアンプと近接して配置されるため、ラッチ回路に対して高速なアクセスが可能となる。
【００２７】
本発明の半導体記憶装置において、複数のビット線対、複数のワード線及び複数の共通データバス線は、少なくとも３層からなる多層配線構造を有することが好ましい。このような多層配線構造を用いると、チップ面積を確実に削減することができる。
【００２８】
本発明の半導体記憶装置は、外部から入力される外部アドレスの値とあらかじめプログラムされたプログラムアドレスの値とを比較する比較回路をさらに備え、活性化された際に外部アドレスの値とプログラムアドレスの値とを比較し、比較した値が一致した場合には、外部アドレスと対応するセンスアンプを選択する代わりに、ラッチ回路を選択することが好ましい。このようにすると、ラッチ回路を冗長回路として確実に置き換えることができる。
【００２９】
この場合に、本発明の半導体記憶装置は、外部アドレスとプログラムアドレスとの比較処理と並行して外部アドレスをデコードするデコーダ回路をさらに備え、比較回路は外部アドレスと対応するセンスアンプ又はラッチ回路が選択される前に比較処理を完了することが好ましい。このようにすると、ラッチ回路を冗長セル列として選択する場合においても、高速にアクセスすることが可能となる。
【００３０】
また、比較回路を備えている場合に、メモリブロックにおける外部アドレスにより指定されたワード線及びセンスアンプは、比較回路から出力される比較結果に拘わらず活性化されることが好ましい。このようにすると、プログラムアドレスによってラッチ回路が選択される場合においても、高速な読み出し動作及び書き込み動作が可能となる。
【００３１】
また、比較回路を備えている場合に、メモリブロックにおける外部アドレスにより指定されたワード線は比較回路から出力される比較結果に拘わらず活性化され、且つ、外部アドレスにより指定されたセンスアンプは比較回路から出力される比較結果が真である場合には活性化されないことが好ましい。このようにすると、プログラムアドレスよってラッチ回路が選択される場合には、外部アドレスにより指定されたセンスアンプが活性化されないため、センス動作による消費電力を削減することができる。
【００３２】
また、比較回路を備えている場合に、本発明の半導体記憶装置は、複数のメモリセルが保持するデータをリフレッシュするリフレッシュ動作のための内部アドレスを生成する内部アドレス発生回路と、リフレッシュ動作時に、内部アドレス発生回路により生成されたリフレッシュアドレスと対応するワード線を選択する選択回路とをさらに備え、リフレッシュ動作時に、ラッチ回路は、リフレッシュアドレスとプログラムアドレスとの比較結果に拘わらずに選択されないことが好ましい。このようにすると、ラッチ回路が冗長回路として置き換えられる場合においても、リフレッシュ動作を支障なく行なうことができる。
【００３３】
この場合に、メモリブロックにおけるリフレッシュアドレスにより指定されたセンスアンプは、リフレッシュアドレスとプログラムアドレスとの比較結果が一致した場合には活性化されないことが好ましい。このようにすると、リフレッシュのセンス動作による消費電力を削減することができる。
【００３４】
また、比較回路を備えている場合に、プログラムアドレスはヒューズ素子によってプログラムされることが好ましい。このようにすると、ヒューズ素子を物理的に切断することにより、プログラムアドレスを容易に且つ確実に生成することができる。
【００３５】
また、比較回路を備えている場合に、プログラムアドレスは不揮発性記憶素子によってプログラムされることが好ましい。このようにすると、プログラムアドレスを電気的に生成できることから、物理的なプログラムと比較して製造工程も簡略化できる。
【００３６】
また、比較回路を備えている場合に、第１の強制切換え信号が活性化されたときには、外部アドレスと対応するセンスアンプは比較回路から出力される比較結果に拘わらずに選択されず、ラッチ回路が強制的に選択される機能を持つことが好ましい。このようにすると、ラッチ回路による冗長セル自体が不良であるか否かをあらかじめ検査することが可能となる。
【００３７】
また、比較回路を備えている場合に、第２の強制切換え信号が活性化されたときには、ラッチ回路は比較回路から出力される比較結果に拘わらずに選択されず、外部アドレスと対応するセンスアンプが強制的に選択される機能を持つことが好ましい。このようにすると、アドレスプログラムの状態を、プログラム前の状態に戻すことができる。特に、物理的プログラムを採用している場合は、製造工程における不良解析に有効となる。
【００３８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３９】
図１は本発明の第１の実施形態に係る半導体記憶装置のブロック構成を示している。
【００４０】
図１に示すように、第１実施形態に係る半導体記憶装置は、それぞれがカラム方向に配置され、複数のメモリブロック１１と、冗長救済用の第１のラッチブロック１２及び第２のラッチブロック１３と、各メモリブロック１１に対してデータの読み出し及び書き込みを行なうリードライトアンプ１４と、データの入出力を制御するデータ入出力バッファ１５とを有している。
【００４１】
リードライトアンプ１４は、各メモリブロック１１、第１のラッチブロック１２、及び第２のラッチブロック１３とそれぞれスイッチトランジスタ１６を介在させた共通データバス線対ＤＢ，／ＤＢにより電気的に接続される。
【００４２】
各メモリブロック１１には、共通データバス線対ＤＢ，／ＤＢと同一の方向に延びる複数のビット線対ＢＬ，／ＢＬと、各ビット線対ＢＬ，／ＢＬと交差する方向、すなわちロウ方向に延びる複数のワード線ＷＬとが配置されている。
【００４３】
各ワード線ＷＬと各ビット線対ＢＬ，／ＢＬとの各交差部にはメモリセル１７が設けられている。各メモリセル１７は、ゲートがワード線ＷＬと接続された選択トランジスタと、該選択トランジスタにより外部からのアクセスが制御されるキャパシタとから構成されている。
【００４４】
メモリブロック１１における各ビット線対ＢＬ，／ＢＬの一方の端部には、センスアンプ１８が接続されている。センスアンプ１８は、それぞれ直列に接続された２組のｐ型トランジスタ及び２組のｎ型トランジスタからなる。一方のｐ型トランジスタ及び一方のｎ型トランジスタのソースは共にビット線ＢＬと接続され、且つ各ゲートは共にビット相補線／ＢＬと接続されている。また、他方のｐ型トランジスタ及び他方のｎ型トランジスタのソースは共にビット相補線／ＢＬと接続され、且つ各ゲートは共にビット線ＢＬと接続されている。
【００４５】
第１のラッチブロック１２及び第２のラッチブロック１３は、それぞれが２組のインバータ回路がフリップフロップ接続されてなるラッチ回路としてのＳＲＡＭ（スタティックランダムアクセスメモリ）セル１９を含む。ここで、ＳＲＡＭ回路１９は、各センスアンプ１８と同一の配置パターンで配置されていることが好ましい。
【００４６】
各メモリブロック１１には、複数のＡＮＤ回路からなりワード線ＷＬをそれぞれ選択的に活性化するロウデコーダ２０と、センスアンプ１８を活性化するセンスアンプ活性化制御回路２１と、ブロック選択線ＢＬＫ及びスイッチトランジスタ１６を介して共通データバス線対ＤＢ，／ＤＢと接続されたＡＮＤ回路からなるデータバス線接続制御回路２２とが接続されている。
【００４７】
また、各メモリブロック１１と同様に、第１のラッチブロック１２及び第２のラッチブロック１３にもデータバス線接続制御回路２２がそれぞれ設けられており、データバス線接続制御回路２２の各出力端子は、第１の選択線ＲＴ１又は第２の選択線ＲＴ２とスイッチトランジスタ１６とを介して共通データバス線対ＤＢ，／ＤＢとそれぞれ接続されている。
【００４８】
センスアンプ活性化制御回路２１は、ドレインがセンスアンプ１８を構成する２組のｎ型トランジスタのドレインと接続され、ソースが接地され、ゲートがアンド回路の出力を受けるｎ型トランジスタと、ドレインがセンスアンプ１８を構成する２組のｐ型トランジスタのドレインと接続され、ソースが電源と接続され、ゲートがインバータ回路を介してアンド回路の出力を受けるｐ型トランジスタとにより構成されている。
【００４９】
以下、アドレスの制御系回路及び動作タイミングの制御系回路を説明する。
【００５０】
リフレッシュ動作を行なう際の内部アドレス信号Ｉｎｔ．ＡＤＤＲを生成して出力するリフレッシュアドレス発生回路３０と、内部アドレス信号Ｉｎｔ．ＡＤＤＲと、外部から入力される外部アドレス信号Ｅｘｔ．ＡＤＤＲとのいずれか一方を選択して出力するセレクタ３１と、選択されたアドレス信号をラッチするアドレスラッチ回路３２と、ラッチされたアドレス信号をプリデコードするプリデコーダ３３と、これらセレクタ３１、プリデコーダ３３、センスアンプ活性化制御回路２１及びデータバス線接続制御回路２２にそれぞれ種々の制御信号を出力する制御回路３４と、不良ワード線を救済する冗長救済用アドレスであって、あらかじめ検出されてプログラムされた第１のプログラムアドレス信号ＰＲＧ１とアドレスラッチ回路３２からのアドレス信号とを比較して出力する第１の比較回路３５Ａと、第１のプログラムアドレス信号ＰＲＧ１と同様にあらかじめ検出されてプログラムされた第２のプログラムアドレス信号ＰＲＧ２とアドレスラッチ回路３２からのアドレス信号とを比較して出力する第２の比較回路３５Ｂとが設けられている。
【００５１】
制御回路３４は、外部から入力され動作タイミングを規制するクロック信号ＣＬＫ、動作モードを切り換えるチップイネーブル信号／ＣＥ、書き込み動作を許可するライトイネーブル信号／ＷＥ、各メモリセル１７をリフレッシュするリフレッシュ信号／ＲＥＦを受け、セレクタ３１に対して内部アドレス信号Ｉｎｔ．ＡＤＤＲと外部アドレス信号Ｅｘｔ．ＡＤＤＲとを切り換えるリフレッシュ内部信号／ＲＥＦＥを出力する。さらに、制御回路３４は、プリデコーダ３３に対してワード線駆動タイミング信号ＷＤを出力し、センスアンプ活性化制御回路２１に対してセンスイネーブル信号ＳＥを出力し、データバス線接続制御回路２２に対してデータバス線イネーブル信号ＤＢＥを出力する。
【００５２】
ここで、チップイネーブル信号／ＣＥ等のように信号名の記号に付した”／”は、該信号がローレベルのときに有意となる、いわゆるローアクティブ信号であることを表わしている。
【００５３】
プリデコーダ３３は、ロウデコーダ２０、センスアンプ活性化制御回路２１及びデータバス線接続制御回路２２に対してメモリブロック１１を選択するブロック選択信号ＢＬＫＳＥＬを出力し、さらにロウデコーダ２０にはワード線ＷＬを選択するワード線選択信号ＷＬＳＥＬを出力する。
【００５４】
第１の比較回路３５Ａは、第１のプログラムアドレス信号ＰＲＧ１とアドレスラッチ回路３２からのアドレス信号とを比較し、比較した結果を一致検出結果信号６１Ａとして出力する。出力された一致検出結果信号６１Ａは、逆相端子付きＡＮＤ回路からなる第１の切り換え回路３６Ａの正相入力端子に入力される。
【００５５】
第１の切り換え回路の逆相入力端子には、切り換えリセット信号ＤＩＳが入力され、該切り換えリセット信号ＤＩＳがハイレベルの場合には常にローレベルの一致検出結果信号６２Ａが出力される。
【００５６】
ＯＲ回路からなる第１のＴＥＳＴ回路３７Ａは、一方の入力端子に一致検出結果信号６２Ａを受け、他方の入力端子に第１の強制切り換え信号ＴＥＳＴを受け、その出力である第１の救済信号ＣＭＰ１を第１のラッチブロック１２のデータバス線接続制御回路２２に出力する。
【００５７】
同様に、第２の比較回路３５Ｂは、第２のプログラムアドレス信号ＰＲＧ２とアドレスラッチ回路３２からのアドレス信号とを比較し、その結果を一致検出結果信号６１Ｂとして出力する。一致検出結果信号６１Ｂは、第２の切り換え回路３６Ｂ及び第２のＴＥＳＴ回路３７Ｂを経由して、第２の救済信号ＣＭＰ２として第２のラッチブロック１３のデータバス線接続制御回路２２に入力される。
【００５８】
第１の救済信号ＣＭＰ１及び第２の救済信号ＣＭＰ２が共にローレベルの場合は、第１のラッチブロック１２及び第２のラッチブロック１３が共通データバス線対ＤＢ，／ＤＢと接続されずに、各メモリブロック１１が共通データバス線対ＤＢ，／ＤＢと接続されるように、各メモリブロック１１のデータバス線接続制御回路２２にハイレベルの非救済信号ＣＭＰＡＬＬを生成して出力するＮＯＲ回路からなる変換回路３８が設けられている。
【００５９】
続いて、データの読み出し時及び書き込み時のワード線ＷＬの選択動作を説明する。
【００６０】
まず、動作モードがリフレッシュではないため、制御回路３４にはハイレベルで非活性状態を示すリフレッシュ信号／ＲＥＦが入力され、従って、セレクタ３１に対してもハイレベルで非活性状態のリフレッシュ内部信号／ＲＥＦＥを出力する。この非活性のリフレッシュ内部信号／ＲＥＦＥが入力されたセレクタ３１は、パラレル入力される外部アドレス信号Ｅｘｔ．ＡＤＤＲを選択し、選択されたアドレス信号はアドレスラッチ回路３２を介してプリデコーダ３３に入力される。
【００６１】
次に、外部アドレス信号Ｅｘｔ．ＡＤＤＲとワード線駆動タイミング信号ＷＤとを受けたプリデコーダ３３は、パラレルのブロック選択信号ＢＬＫＳＥＬをロウデコーダ２０、センスアンプ活性化制御回路２１及びデータバス線接続制御回路２２に出力し、さらにパラレルのワード線選択信号ＷＬＳＥＬをロウデコーダ２０に出力する。
【００６２】
ロウデコーダ２０は、入力されたブロック選択信号ＢＬＫＳＥＬ及びワード線選択信号ＷＬＳＥＬをデコード処理して、複数のメモリブロック１１のなかから指定された１本のワード線ＷＬを選択する。これと同時に、センスアンプ活性化制御回路２１においては、プリデコーダ３３からのハイレベルのブロック選択信号ＢＬＫＳＥＬと、制御回路３４からのハイレベルのセンスイネーブル信号ＳＥとによりセンスアンプ１８が活性化される。
【００６３】
第１の比較回路３５Ａには、アドレスラッチ回路３２から出力された外部アドレス信号Ｅｘｔ．ＡＤＤＲと、あらかじめ用意された冗長救済用の第１のプログラムアドレス信号ＰＲＧ１とが入力され、比較した結果が不一致である場合にはローレベルとなり、一致した場合にはハイレベルとなる一致検出信号６１Ａを出力する。
【００６４】
一致検出信号６１Ａを受けた第１の切り換え回路３６Ａは、切り換えリセット信号ＤＩＳがローレベルで非活性状態の場合には、入力された一致検出信号６１Ａの信号レベルが保持された一致検出信号６２Ａを出力する。
【００６５】
さらに、一致検出信号６２Ａを受けた第１のＴＥＳＴ回路３７Ａは、第１の強制切り換え信号ＴＥＳＴの信号レベルがローレベルで非活性状態の場合には、入力された一致検出信号６２Ａの信号レベルを保持したまま第１の救済信号ＣＭＰ１として出力する。第２の比較回路３５Ｂにおいても同様である。
【００６６】
ここで、例えば、第１の救済信号ＣＭＰ１と第２の救済信号ＣＭＰ２とが共にローレベルの場合、すなわち外部アドレス信号Ｅｘｔ．ＡＤＤＲが第１及び第２のプログラムアドレス信号ＰＲＧ１，ＰＲＧ２のいずれとも一致しなかった場合には、変換回路３８から出力される非救済信号ＣＭＰＡＬＬがハイレベルとなり、プリデコーダ３３から出力されるブロック選択信号ＢＬＫＳＥＬと、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥとを併せてブロック選択線ＢＬＫの電位が制御される。従って、これらブロック選択信号ＢＬＫＳＥＬ及びデータバス線イネーブル信号ＤＢＥが共にハイレベルの場合には、ブロック選択線ＢＬＫがハイレベルに遷移してスイッチトランジスタ１６がオン状態となり、対応するメモリブロック１１が共通データバス線対ＤＢ，／ＤＢと電気的に接続されるようになる。なお、この場合には、第１の選択線ＲＴ１及び第２の選択線ＲＴ２は共にローレベルであるため、第１のラッチブロック１２及び第２のラッチブロック１３は共に共通データバス線対ＤＢ，／ＤＢと電気的に接続されることはない。
【００６７】
これに対し、例えば、第１の比較回路３５Ａからの一致検出結果信号６１Ａがハイレベルの場合、すなわち外部アドレス信号Ｅｘｔ．ＡＤＤＲが第１のプログラムアドレス信号ＰＲＧ１と一致した場合には、第１の救済信号ＣＭＰ１はハイレベルとなるため、第１のラッチブロック１２のデータバス線接続制御回路２２に入力され、ハイレベルのデータバス線イネーブル信号ＤＢＥによって第１の選択線ＲＴ１がハイレベルに遷移して、スイッチトランジスタ１６がオン状態となり、第１のラッチブロック１２が共通データバス線対ＤＢ，／ＤＢと電気的に接続されるようになる。また、第２の比較回路３５Ｂからの一致検出結果信号６１Ｂがハイレベルの場合には、第２のラッチブロック１３が共通データバス線対ＤＢ，／ＤＢと電気的に接続される。なお、この場合には、変換回路３８から出力される非救済信号ＣＭＰＡＬＬはローレベルとなるため、各メモリブロック１１のブロック選択線ＢＬＫもローレベルであり、その結果、いずれのメモリブロック１１も共通データバス線対ＤＢ，／ＤＢと電気的に接続されることはない。
【００６８】
ここで、切り換えリセット信号ＤＩＳがハイレベルとなり活性化された場合には、第１及び第２の比較回路３５Ａ，３５Ｂからの一致検出結果信号６１Ａ，６１Ｂの値に拘わらず、第１及び第２の切り換え回路３６Ａ，３６Ｂからの一致検出結果信号６２Ａ，６２Ｂはローレベルとなる。従って、第１及び第２のＴＥＳＴ回路３７Ａ，３７Ｂからの第１及び第２の救済信号ＣＭＰ１，ＣＭＰ２はローレベルで且つ非救済信号ＣＭＰＡＬＬはハイレベルとなるので、各メモリブロック１１が共通データバス線対ＤＢ，／ＤＢと強制的に接続される。このような構成により、各プログラムアドレスＰＲＧ１，ＰＲＧ２におけるプログラムの状態をプログラム前の状態に戻すことができるため、特に、物理的プログラムを採用している場合は、製造工程における不良解析に有効である。
【００６９】
また、例えば、第１のＴＥＳＴ回路３７Ａに入力される第１の強制切り換え信号ＴＥＳＴがハイレベルとなり活性化された場合には、第１の比較回路３５Ａからの一致検出結果信号６１Ａの値に拘わらず、第１のＴＥＳＴ回路３７Ａからの第１の救済信号ＣＭＰ１はハイレベルとなる。その結果、第１のラッチブロック１２が共通データバス線対ＤＢ，／ＤＢと強制的に接続される。同様に、第２のＴＥＳＴ回路３７ＡＢに入力される第２の強制切り換え信号ＴＥＳＴ２がハイレベルに設定された場合には、第２の比較回路３５Ｂからの一致検出結果信号６１Ｂの値に拘わらず、第２のラッチブロック１３が共通データバス線対ＤＢ，／ＤＢと強制的に接続される。このような構成により、冗長救済用のＳＲＡＭ回路１９自体が不良であるか否かをあらかじめ検査することが可能となる。
【００７０】
以上説明したように、第１の実施形態に係る半導体記憶装置は、外部アドレス信号Ｅｘｔ．ＡＤＤＲにより指定されるワード線ＷＬと、第１のプログラムアドレス信号ＰＲＧ１又は第２のプログラムアドレス信号ＰＲＧ２により指定される第１の選択線ＲＴ１又は第２の選択線ＲＴ２とを切り換えることができる。従って、第１のプログラムアドレスＰＲＧ１及び第２のプログラムアドレスＰＲＧ２として、不良ワード線のアドレスをあらかじめ設定しておくと、ロウ冗長方式の不良ワード線の救済を行なうことができる。
【００７１】
なお、第１の実施形態においては、第１の比較回路３５Ａ及び第２の比較回路３５Ｂの２つの比較回路を設けたが、これに限られず、１つ又は３つ以上の比較回路を設けても良い。
【００７２】
また、図示はしていないが、不良ワード線を特定するアドレス設定は、ヒューズ素子を用いれば物理的にプログラム可能であり、また、不揮発性記憶素子を用いれば電気的にプログラム可能である。
【００７３】
また、複数のビット線対ＢＬ，／ＢＬを含む配線層、複数のワード線ＷＬを含む配線層、及び複数の共通データバス線ＤＢ，／ＤＢを含む配線層からなる多層配線構造を有することが好ましい。
【００７４】
（読み出し動作）
以下、第１の実施形態に係る半導体記憶装置の読み出し動作の動作タイミングを図１及び図２に基づいて説明する。
【００７５】
図２は半導体記憶装置の読み出し動作時のタイミングチャートを示している。
【００７６】
まず、図２に示すように、制御回路３４に入力されるチップイネーブル信号／ＣＥをローレベルの活性状態として各メモリブロック１１及び周辺回路群をアクティブ状態とする。このとき、書き込み動作を許可するライトイネーブル信号／ＷＥ及びリフレッシュ信号／ＲＥＦはハイレベルの非活性状態に固定される。
【００７７】
その後、クロック信号ＣＬＫの立ち上がりによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲに対するデコード処理が開始される。
【００７８】
プリデコーダ３３によりデコードされ、外部アドレス信号Ｅｘｔ．ＡＤＤＲと対応するメモリブロック１１におけるブロック選択信号ＢＬＫＳＥＬ及びワード線選択信号ＷＬＳＥＬの電位がハイレベルとなって、選択されたワード線ＷＬがハイレベルに遷移する。これと同時に、各比較回路３５Ａ，３５Ｂによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲと各プログラムアドレス信号ＰＲＧ１，ＰＲＧ２とを比較する比較処理が開始される。比較結果が一致した場合は、第１の救済信号ＣＭＰ１又は第２の救済信号ＣＭＰ２の電位が上昇する。逆に、比較結果が一致しない場合は、各救済信号ＣＭＰ１，ＣＭＰ２の電位はローレベルとなって非活性となり、反転回路３８からの出力信号はハイレベルとなって活性化される。
【００７９】
その後、指定されたワード線ＷＬの電位の上昇により、制御回路３４からのセンスイネーブル信号ＳＥの電位が上昇する。このブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥがハイレベルに遷移することにより、対応するセンスアンプ１８が活性化される。さらに、指定されたワード線ＷＬの電位の上昇により、メモリセル１８の選択トランジスタがローインピーダンスとなって該選択トランジスタと接続されたビット線対ＢＬ，／ＢＬの電位差が徐々に拡大する。このビット線対ＢＬ，／ＢＬと接続され且つ活性化されたセンスアンプ１８によって、スイッチトランジスタ１６のドレインに、指定されたメモリセルのデータ（電荷）が蓄積される。
【００８０】
続いて、センスイネーブル信号ＳＥの電位がハイレベルに上昇した後、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥの電位も上昇する。この段階までには、ブロック選択信号ＢＬＫＳＥＬと各救済信号ＣＭＰ１，ＣＭＰ２とはいずれも所定の電位に遷移しているため、外部アドレス信号Ｅｘｔ．ＡＤＤＲで指定されたワード線ＷＬ又は各選択線ＲＴ１，ＲＴ２の選択処理は完了している。
【００８１】
従って、第１の実施形態に係る半導体記憶装置によると、ワード線ＷＬが選択された場合には、ビット線対ＢＬ，／ＢＬと共通データバス線対ＤＢ，／ＤＢとの間を開閉するスイッチトランジスタ１６がデータバス線接続制御回路２２によってオン状態となるとすぐに、該スイッチトランジスタ１６のドレインに蓄積されていたデータが共通データバス線対ＤＢ，／ＤＢに読み出され、読み出されたデータはリードライトアンプ１４を経由してデータ入出力バッファ１５に出力される。
【００８２】
これに対し、例えば第１の救済信号ＣＭＰ１がハイレベルとなって、第１の選択線ＲＴ１が選択された場合には、第１のラッチブロック１２に含まれるスイッチトランジスタ１６がオン状態となって、ラッチ回路１９に保持されていたデータはセンスされることなく決定されており、共通データバス線対ＤＢ，／ＤＢ及びリードライトアンプ１４を経由してデータ入出力バッファ１５に出力される。
【００８３】
このように、第１の実施形態によると、データの読み出し時において、プリデコーダ３３によるワード線ＷＬの選択処理と、各比較回路３５Ａ，３５Ｂによる不良ワード線を特定する冗長救済用アドレスを検出する比較処理とを並行して行なっているため、各メモリブロック１１と各ラッチブロック１２，１３との切り換え処理を高速に行なうことができる。
【００８４】
（書き込み動作）
次に、第１の実施形態に係る半導体記憶装置の書き込み動作の動作タイミングを図面に基づいて説明する。
【００８５】
図３は半導体記憶装置の書き込み動作時のタイミングチャートを示している。
【００８６】
まず、図３に示すように、制御回路３４に入力されるチップイネーブル信号／ＣＥをローレベルとして各メモリブロック１１及び周辺回路群をアクティブ状態とし、且つ書き込み動作を許可するライトイネーブル信号／ＷＥをローレベルとして活性化する。このとき、リフレッシュ信号／ＲＥＦはハイレベルの非活性状態に固定される。
【００８７】
その後は、読み出し動作と同様に、クロック信号ＣＬＫの立ち上がりによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲに対するデコード処理が開始される。すなわち、プリデコーダ３３によりデコードされ、外部アドレス信号Ｅｘｔ．ＡＤＤＲと対応するメモリブロック１１におけるブロック選択信号ＢＬＫＳＥＬ及びワード線選択信号ＷＬＳＥＬの電位がハイレベルとなって、選択されたワード線ＷＬがハイレベルに遷移する。これと同時に、各比較回路３５Ａ，３５Ｂによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲと各プログラムアドレス信号ＰＲＧ１，ＰＲＧ２とを比較する比較処理が開始される。比較結果が一致した場合は、第１の救済信号ＣＭＰ１又は第２の救済信号ＣＭＰ２の電位が上昇する。
【００８８】
その後、指定されたワード線ＷＬの電位の上昇により、制御回路３４からのセンスイネーブル信号ＳＥの電位が上昇する。このブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥがハイレベルに遷移することにより、対応するセンスアンプ１８が活性化される。さらに、指定されたワード線ＷＬの電位の上昇により、メモリセル内の選択トランジスタがローインピーダンスとなって該選択トランジスタと接続されたビット線対ＢＬ，／ＢＬの電位差が徐々に拡大する。
【００８９】
続いて、センスイネーブル信号ＳＥの電位がハイレベルに上昇した後、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥの電位も上昇する。この段階までには、ブロック選択信号ＢＬＫＳＥＬと各救済信号ＣＭＰ１，ＣＭＰ２とはいずれも所定の電位に遷移しているため、外部アドレス信号Ｅｘｔ．ＡＤＤＲで指定されたワード線ＷＬ又は各選択線ＲＴ１，ＲＴ２の選択処理は完了している。
【００９０】
ここで、メモリブロック１１のワード線ＷＬが選択されている場合には、メモリブロック１１に含まれるスイッチトランジスタ１６がオン状態となるとすぐに、データ入出力バッファ１５からリードライトアンプ１４、共通データバス線対ＤＢ，／ＤＢ及びビット線対ＢＬ，／ＢＬを経由して所定のメモリセル１７に所望のデータが書き込まれる。
【００９１】
一方、第１のラッチブロック１２が選択されている場合には、該第１のラッチブロック１２に含まれるスイッチトランジスタ１６がオン状態となるとすぐに、ラッチ回路１９に対して、データ入出力バッファ１５からリードライトアンプ１４及び共通データバス線対ＤＢ，／ＤＢを経由して所望のデータが書き込まれる。
【００９２】
このように、書き込み動作時においても、プリデコーダ３３によるワード線ＷＬの選択処理と、各比較回路３５Ａ，３５Ｂによる不良ワード線を特定する冗長救済用アドレスを検出する比較処理とを並行して行なっているため、通常のメモリブロック１１と各ラッチブロック１２，１３との切り換え処理を高速に行なうことができる。
【００９３】
（リフレッシュ動作）
次に、第１の実施形態に係る半導体記憶装置におけるデータのリフレッシュ時のワード線の選択動作を説明する。
【００９４】
リフレッシュ時には、制御回路３４にローレベルで活性化されたリフレッシュ信号／ＲＥＦを入力する。これにより、制御回路３４は、セレクタ３１に対してローレベルの活性化されたリフレッシュ内部信号／ＲＥＦＥを出力する。セレクタ３１は、リフレッシュアドレス発生回路３０から出力された内部アドレス信号Ｉｎｔ．ＡＤＤＲを選択し、選択された内部アドレス信号Ｉｎｔ．ＡＤＤＲはアドレスラッチ回路３２を経てプリデコーダ３３に入力される。このとき、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥはローレベルの非活性状態に固定される。
【００９５】
内部アドレスＩｎｔ．ＡＤＤＲは、読み出し又は書き込み動作時における外部アドレス信号Ｅｘｔ．ＡＤＤＲと同様に、デコード処理及び比較処理が行なわれ、各プログラムアドレス信号ＰＲＧ１，ＰＲＧ２のいずれとも一致しない場合には、非救済信号ＣＭＰＡＬＬはハイレベルとなって活性化され、いずれか一方と一致する場合にはローレベルとなって非活性化される。
【００９６】
非救済信号ＣＭＰＡＬＬは、各メモリブロック１１のデータバス線接続制御回路２２に入力されているが、他の入力信号であるデータバス線イネーブル信号ＤＢＥがローレベルであるため、非救済信号ＣＭＰＡＬＬの電位に拘わらずブロック選択線ＢＬＫはローレベルのままである。従って、メモリブロック１１は共通データバス線対ＤＢ，／ＤＢとは電気的に接続されない。
【００９７】
続いて、内部アドレス信号Ｉｎｔ．ＡＤＤＲにより指定されたワード線ＷＬにおけるデータの読み出し動作及びそれに続く書き込み動作が行なわれて、データのリフレッシュが実行される。
【００９８】
ここでも、第１のラッチブロック１２及び第２のラッチブロック１３を選択する第１の選択線ＲＴ１及び第２の選択線ＲＴ２は、前述したようにデータバス線イネーブル信号ＤＢＥが非活性状態にあるため、そのいずれもが選択されることはない。
【００９９】
このように、第１の実施形態によると、リフレッシュ動作時には、各プログラムアドレスＰＲＧ１，ＰＲＧ２と内部アドレス信号Ｉｎｔ．ＡＤＤＲとの比較結果に拘わらず、内部アドレス信号Ｉｎｔ．ＡＤＤＲにより指定されたワード線ＷＬに対してリフレッシュ動作を行なう。
【０１００】
ところで、各比較回路３５Ａ，３５Ｂは、入力される複数のアドレス値及び該アドレスと同数のプログラムアドレス値に対し、排他的論理和及び論理積演算等を組み合わせることにより容易に作製することができ且つ公知でもあるため、ここでは説明を省略する。
【０１０１】
また、リフレッシュアドレス発生回路３０についても、カウンタを用いて容易に作製でき且つ公知でもあるため説明を省略する。
【０１０２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１０３】
図４は本発明の第２の実施形態に係る半導体記憶装置のブロック構成を示している。図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略し、第１の実施形態との相違点のみを説明する。
【０１０４】
図４に示すように、第２の実施形態に係る半導体記憶装置は、変換回路３８から出力される非救済信号ＣＭＰＡＬＬが、各メモリブロック１１ごとに設けられたセンスアンプ１８を制御するセンスアンプ活性化制御回路２１にも入力されるように構成されている。
【０１０５】
第１の実施形態は、外部アドレス信号Ｅｘｔ．ＡＤＤＲ又は内部アドレス信号Ｉｎｔ．ＡＤＤＲにより指定されたセンスアンプ１８は、各比較回路３５Ａ，３５Ｂから出力される救済信号ＣＭＰ１，ＣＭＰ２の値に拘わらずブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥによって活性化される構成を採る。
【０１０６】
これに対し、第２の実施形態に係るセンスアンプ１８は、ブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥの値だけでなく、各プログラムアドレスＰＲＧ１，ＰＲＧ２の比較結果である非救済信号ＣＭＰＡＬＬの値によっても制御される。
【０１０７】
すなわち、外部アドレス信号Ｅｘｔ．ＡＤＤＲ又は内部アドレス信号Ｉｎｔ．ＡＤＤＲの値と、プログラムアドレスＰＲＧ１，ＰＲＧ２の値とが一致しない場合には、各救済信号ＣＭＰ１，ＣＭＰ２は共にローレベルとなるため、変換回路３８から出力される非救済信号ＣＭＰＡＬＬはハイレベルとなるので、第１の実施形態と同様に、指定されたワード線ＷＬを有するメモリブロック１１のセンスアンプ１８は活性化される。これに対し、外部アドレス信号Ｅｘｔ．ＡＤＤＲ又は内部アドレス信号Ｉｎｔ．ＡＤＤＲがプログラムアドレスＰＲＧ１，ＰＲＧ２の一方と一致して救済信号ＣＭＰ１，ＣＭＰ２のいずれかがハイレベルとなり冗長救済が行なわれる場合には、非救済信号ＣＭＰＡＬＬはローレベルとなるので、指定されたワード線ＷＬを有するメモリブロック１１のセンスアンプ１８は活性化されなくなる。
【０１０８】
このように、第２の実施形態によると、指定されたアドレスと対応するワード線ＷＬがプログラムアドレスＰＲＧ１，ＰＲＧ２と一致する場合には、第１の実施形態と同様に、指定されたワード線ＷＬを第１のラッチブロック１２における第１の選択線ＲＴ１又は第２のラッチブロック１３における第２の選択線ＲＴ２と切り換えることが可能となる。
【０１０９】
その上、第１のラッチブロック１２又は第２のラッチブロック１３が選択された場合には、メモリブロック１１に含まれるセンスアンプ１８が活性化されることがないため、リフレッシュ時をも含め、センス動作による消費電力を削減することができる。
【０１１０】
【発明の効果】
本発明に係る半導体記憶装置によると、メモリブロックに生じた不良ワード線及び該ワード線にアクセスされるメモリセルをラッチ回路と置き換えるため、冗長セルを各メモリブロックに配置する構成や、ＤＲＡＭによる冗長ブロックを配置する構成と比べて回路面積の増大を抑制することができる。また、ラッチ回路は共通データバス線により共有されるため、不良ワード線がいずれのメモリブロックに生じてもラッチ回路と置き換えることができるので、救済効率が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置における読み出し動作時を示すタイミング図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置における書き込み動作時を示すタイミング図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置を示すブロック図である。
【図５】第１の従来例に係るロウ冗長方式を採用したＤＲＡＭ装置を示すブロック図である。
【符号の説明】
１１ メモリブロック
１２ 第１のラッチブロック
１３ 第２のラッチブロック
１４ リードライトアンプ
１５ データ入出力バッファ
１６ スイッチトランジスタ（選択スイッチ）
１７ メモリセル
１８ センスアンプ
１９ ＳＲＡＭセル（ラッチ回路）
２０ ロウデコーダ
２１ センスアンプ活性化制御回路
２２ データバス線接続制御回路
３０ リフレッシュアドレス発生回路
３１ セレクタ
３２ アドレスラッチ回路
３３ プリデコーダ
３４ 制御回路
３５Ａ 第１の比較回路
３５Ｂ 第２の比較回路
３６Ａ 第１の切り換え回路
３６Ｂ 第２の切り換え回路
３７Ａ 第１のＴＥＳＴ回路
３７Ｂ 第２のＴＥＳＴ回路
３８ 変換回路
ＷＬ ワード線
ＢＬ，／ＢＬ ビット線対
ＤＢ，／ＤＢ 共通データバス線
ＢＬＫ ブロック選択線
ＲＴ１ 第１の選択線
ＲＴ２ 第２の選択線
６１Ａ 一致検出結果信号
６１Ｂ 一致検出結果信号
６２Ａ 一致検出結果信号
６２Ｂ 一致検出結果信号
ＣＭＰ１ 第１の救済信号
ＣＭＰ２ 第２の救済信号
ＣＭＰＡＬＬ 非救済信号
ＢＬＫＳＥＬ ブロック選択信号
ＷＬＳＥＬ ワード線選択信号
ＳＥ センスイネーブル信号
ＤＢＥ データバス線イネーブル信号
Ｅｘｔ．ＡＤＤＲ 外部アドレス信号
Ｉｎｔ．ＡＤＤＲ 内部アドレス信号
／ＣＥ チップイネーブル信号
ＣＬＫ クロック信号
／ＷＥ ライトイネーブル信号
／ＲＥＦ リフレッシュ信号
／ＲＥＦＥ リフレッシュ内部信号
ＰＲＧ１ 第１のプログラムアドレス信号
ＰＲＧ２ 第２のプログラムアドレス信号
ＤＩＳ 切り換えリセット信号
ＴＥＳＴ 第１の強制切り換え信号
ＴＥＳＴ２ 第２の強制切り換え信号
【発明の属する技術分野】
本発明は、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
記憶容量が相対的に大きいダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ。）装置は、その製造工程においてメモリセルに不良が生じた場合にその不良セルをあらかじめ用意しておいた予備のメモリセルと置き換えて救済する、いわゆる冗長救済技術が一般に用いられており、これにより、製造工程による歩留まりを向上させている。
【０００３】
従来から冗長救済技術には種々の方式があるが、なかでも特に以下の３方式が採用されている。
【０００４】
第１に予備のロウ（ワード線）及びカラム（ビット線又はデータ線）等のラインを配置しておき、不良メモリセルを含むロウ又はカラムラインを予備のラインにより置き換えるライン系冗長方式、
第２に予備のメモリセルを任意のブロック単位で用意し、ブロック単位で不良のセルを予備のセルに置き換えるブロック冗長方式、
第３に１ビット単位に置き換えるビット冗長方式がある。
【０００５】
このうち、予備のメモリセルを配置することによる回路面積のオーバーヘッドや、救済のフレキシビリティ、例えば拡散層の形成工程又はセルの形成工程等で発生する少数のビット不良又はメタル配線の形成工程等で発生するライン不良に対する救済、さらには冗長救済を制御する制御回路自体の複雑性等を考えると、第１の救済方式であるライン系救済方式が最も優位性が高く、現実にも広く用いられている。
【０００６】
（第１の従来例）
以下、第１の従来例として、ライン系冗長方式の１つであるロウ冗長方式を説明する。ロウ冗長方式とはワード線を置き換えて冗長救済を行なう方式である。
【０００７】
図５は第１の従来例であって、ロウ冗長方式を採用したＤＲＡＭ装置のブロック構成を示している。
【０００８】
図５に示すように、従来のＤＲＡＭ装置は、それぞれがメモリセル部１０１、冗長ワード線１０２及びセンスアンプ列１０３からなる複数のメモリブロック１００と、各メモリセル部１０１からデータの読み出し又は書き込みを行なうリードライト（Ｒ／Ｗ）アンプ１０４と、外部とのデータの入出力を行なうデータ入出力（Ｉ／Ｏ）バッファ１０５と、外部から入力される入力アドレスと既に検出されている不良アドレスとを比較する比較回路１０７とを有している。
【０００９】
各メモリブロック１００におけるセンスアンプ列１０３とリードライトアンプ１０４とは、複数の共通データバス線１０６により電気的に接続されている。
【００１０】
ここで、入力アドレスと不良アドレスとが比較回路１０７に入力され、入力アドレスが不良アドレスと一致すれば各メモリブロック１００における冗長ワード線１０２が選択され、一致しなければメモリセル部１０１に属するワード線が選択される。
【００１１】
このように、各メモリブロック１００ごとに冗長ワード線１０２を設ける手法は、ブロック数が多くなるとそれに比例して冗長ワード線１０２も増えるため、回路面積が増大するという問題がある。
【００１２】
さらに、高速化及び低電力化を図るには、メモリブロック１００を分割して単位ブロック当たりのメモリセルの数を減らす方法が有効であるが、この場合でも個々のメモリブロック１００に冗長ワード線１０２を設けると、回路面積が増大してしまいデメリットも大きくなる。
【００１３】
また、各メモリブロック１００内に冗長ワード線１０２を設けずに、他の冗長メモリブロックを設ける場合においても、ＤＲＡＭセルにはセンスアンプが必要であるため、やはりセンスアンプ分の回路面積が増大することになる。
【００１４】
（第２の従来例）
次に、第２の従来例としてビット冗長方式を採用したＤＲＡＭ装置がある（例えば、特許文献１参照。）。特許文献１によると、各メモリブロック内に含まれるセンスアンプ列、並びにロウデコーダ及びコラムデコーダの領域の一部をＳＲＡＭ冗長セルとし、セル単位の置き換えを行なっている。
【００１５】
【発明が解決しようとする課題】
前記第１の従来例に係るＤＲＡＭ装置による冗長救済技術は、各メモリブロック１００ごとに冗長ワード線１０２を設けているため、回路面積の増大が顕著となって、救済効率が悪いという問題がある。
【００１６】
また、前記第２の従来例に係るＤＲＡＭ装置による冗長救済技術は、ビット冗長方式であり、ライン系の不良を救済することができない。また、プロセスの微細化に伴って、特許文献１が示す領域にはＳＲＡＭセルを配置するスペースを確保することが困難になるという問題がある。その上、プロセスが成熟した場合には、各メモリブロックごとに冗長ＳＲＡＭセルを配置するという手法では救済効率が低くならざるを得ない。
【００１７】
本発明は、前記従来の問題を鑑み、冗長セルによる回路面積の増大を抑制しながら、救済効率に優れた冗長救済方式を得られるようにすることを目的とする。
【００１８】
【特許文献１】
特開２００２−２９８５９６号公報
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体記憶装置を、複数のメモリブロックに共有される共通データバス線に選択スイッチを介してデータ保持可能なラッチ回路を設ける構成とする。
【００２０】
具体的に、本発明に係る半導体記憶装置は、それぞれが、互いに交差する複数のワード線及び複数のビット線対、各ワード線と各ビット線対とのそれぞれの交差部分に設けられた複数のメモリセル、並びに各ビット線対とそれぞれ対応して設けられた複数のセンスアンプを有する複数のメモリブロックと、各メモリブロックとそれぞれ選択スイッチを介して電気的に接続される複数の共通データバス線と、各共通データバス線とそれぞれ選択スイッチを介して電気的に接続されるラッチ回路とを備えている。
【００２１】
本発明の半導体記憶装置によると、各共通データバス線とそれぞれ選択スイッチを介して電気的に接続されるラッチ回路を備えているため、メモリブロックに生じた不良ワード線及び該ワード線にアクセスされるメモリセルを該ラッチ回路と置き換えることができる。従って、従来の予備のセル（冗長セル）を各メモリブロックに配置する構成や、ＤＲＡＭによる冗長ブロックを配置する構成と比べて回路面積の増大を抑制することができる。また、ラッチ回路は共通データバス線により共有されるため、不良ワード線がいずれのメモリブロックに生じてもラッチ回路と置き換えることができるので、救済効率が向上する。
【００２２】
本発明の半導体記憶装置において、ラッチ回路はＳＲＡＭ回路であることが好ましい。このようにすると、ＤＲＡＭのプロセス世代と同一のプロセス世代によるＳＲＡＭセルを用いることができるため、回路面積の削減とレイアウト工数の削減とが可能となる。
【００２３】
本発明の半導体記憶装置において、ラッチ回路は、各メモリブロックに対する一アクセス周期内に活性化されるセンスアンプの数と同一の個数分だけ設けられていることが好ましい。このようにすると、一のロウ（ビット線）に相当するデータをラッチ回路により記憶することができる。
【００２４】
また、本発明の半導体記憶装置において、ラッチ回路は共通データバス線と同一の個数分だけ設けられていることが好ましい。このようにしても、一のロウ（ビット線）に相当するデータをラッチ回路により記憶することができる。
【００２５】
本発明の半導体記憶装置において、ラッチ回路は各センスアンプと同一の配置パターンで配置されていることが好ましい。このようにすると、ラッチ回路の配置に各メモリブロックにおけるセンスアンプの配置パターンを流用することができるため、ラッチ回路の配置（レイアウト）効率が向上する。
【００２６】
本発明の半導体記憶装置は、複数のメモリブロックに対して共通データバス線を介してデータの読み出し動作及び書き込み動作を行なうリードライトアンプをさらに備え、ラッチ回路はメモリブロックとリードライトアンプとの間に配置されていることが好ましい。このようにすると、ラッチ回路がリードライトアンプと近接して配置されるため、ラッチ回路に対して高速なアクセスが可能となる。
【００２７】
本発明の半導体記憶装置において、複数のビット線対、複数のワード線及び複数の共通データバス線は、少なくとも３層からなる多層配線構造を有することが好ましい。このような多層配線構造を用いると、チップ面積を確実に削減することができる。
【００２８】
本発明の半導体記憶装置は、外部から入力される外部アドレスの値とあらかじめプログラムされたプログラムアドレスの値とを比較する比較回路をさらに備え、活性化された際に外部アドレスの値とプログラムアドレスの値とを比較し、比較した値が一致した場合には、外部アドレスと対応するセンスアンプを選択する代わりに、ラッチ回路を選択することが好ましい。このようにすると、ラッチ回路を冗長回路として確実に置き換えることができる。
【００２９】
この場合に、本発明の半導体記憶装置は、外部アドレスとプログラムアドレスとの比較処理と並行して外部アドレスをデコードするデコーダ回路をさらに備え、比較回路は外部アドレスと対応するセンスアンプ又はラッチ回路が選択される前に比較処理を完了することが好ましい。このようにすると、ラッチ回路を冗長セル列として選択する場合においても、高速にアクセスすることが可能となる。
【００３０】
また、比較回路を備えている場合に、メモリブロックにおける外部アドレスにより指定されたワード線及びセンスアンプは、比較回路から出力される比較結果に拘わらず活性化されることが好ましい。このようにすると、プログラムアドレスによってラッチ回路が選択される場合においても、高速な読み出し動作及び書き込み動作が可能となる。
【００３１】
また、比較回路を備えている場合に、メモリブロックにおける外部アドレスにより指定されたワード線は比較回路から出力される比較結果に拘わらず活性化され、且つ、外部アドレスにより指定されたセンスアンプは比較回路から出力される比較結果が真である場合には活性化されないことが好ましい。このようにすると、プログラムアドレスよってラッチ回路が選択される場合には、外部アドレスにより指定されたセンスアンプが活性化されないため、センス動作による消費電力を削減することができる。
【００３２】
また、比較回路を備えている場合に、本発明の半導体記憶装置は、複数のメモリセルが保持するデータをリフレッシュするリフレッシュ動作のための内部アドレスを生成する内部アドレス発生回路と、リフレッシュ動作時に、内部アドレス発生回路により生成されたリフレッシュアドレスと対応するワード線を選択する選択回路とをさらに備え、リフレッシュ動作時に、ラッチ回路は、リフレッシュアドレスとプログラムアドレスとの比較結果に拘わらずに選択されないことが好ましい。このようにすると、ラッチ回路が冗長回路として置き換えられる場合においても、リフレッシュ動作を支障なく行なうことができる。
【００３３】
この場合に、メモリブロックにおけるリフレッシュアドレスにより指定されたセンスアンプは、リフレッシュアドレスとプログラムアドレスとの比較結果が一致した場合には活性化されないことが好ましい。このようにすると、リフレッシュのセンス動作による消費電力を削減することができる。
【００３４】
また、比較回路を備えている場合に、プログラムアドレスはヒューズ素子によってプログラムされることが好ましい。このようにすると、ヒューズ素子を物理的に切断することにより、プログラムアドレスを容易に且つ確実に生成することができる。
【００３５】
また、比較回路を備えている場合に、プログラムアドレスは不揮発性記憶素子によってプログラムされることが好ましい。このようにすると、プログラムアドレスを電気的に生成できることから、物理的なプログラムと比較して製造工程も簡略化できる。
【００３６】
また、比較回路を備えている場合に、第１の強制切換え信号が活性化されたときには、外部アドレスと対応するセンスアンプは比較回路から出力される比較結果に拘わらずに選択されず、ラッチ回路が強制的に選択される機能を持つことが好ましい。このようにすると、ラッチ回路による冗長セル自体が不良であるか否かをあらかじめ検査することが可能となる。
【００３７】
また、比較回路を備えている場合に、第２の強制切換え信号が活性化されたときには、ラッチ回路は比較回路から出力される比較結果に拘わらずに選択されず、外部アドレスと対応するセンスアンプが強制的に選択される機能を持つことが好ましい。このようにすると、アドレスプログラムの状態を、プログラム前の状態に戻すことができる。特に、物理的プログラムを採用している場合は、製造工程における不良解析に有効となる。
【００３８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３９】
図１は本発明の第１の実施形態に係る半導体記憶装置のブロック構成を示している。
【００４０】
図１に示すように、第１実施形態に係る半導体記憶装置は、それぞれがカラム方向に配置され、複数のメモリブロック１１と、冗長救済用の第１のラッチブロック１２及び第２のラッチブロック１３と、各メモリブロック１１に対してデータの読み出し及び書き込みを行なうリードライトアンプ１４と、データの入出力を制御するデータ入出力バッファ１５とを有している。
【００４１】
リードライトアンプ１４は、各メモリブロック１１、第１のラッチブロック１２、及び第２のラッチブロック１３とそれぞれスイッチトランジスタ１６を介在させた共通データバス線対ＤＢ，／ＤＢにより電気的に接続される。
【００４２】
各メモリブロック１１には、共通データバス線対ＤＢ，／ＤＢと同一の方向に延びる複数のビット線対ＢＬ，／ＢＬと、各ビット線対ＢＬ，／ＢＬと交差する方向、すなわちロウ方向に延びる複数のワード線ＷＬとが配置されている。
【００４３】
各ワード線ＷＬと各ビット線対ＢＬ，／ＢＬとの各交差部にはメモリセル１７が設けられている。各メモリセル１７は、ゲートがワード線ＷＬと接続された選択トランジスタと、該選択トランジスタにより外部からのアクセスが制御されるキャパシタとから構成されている。
【００４４】
メモリブロック１１における各ビット線対ＢＬ，／ＢＬの一方の端部には、センスアンプ１８が接続されている。センスアンプ１８は、それぞれ直列に接続された２組のｐ型トランジスタ及び２組のｎ型トランジスタからなる。一方のｐ型トランジスタ及び一方のｎ型トランジスタのソースは共にビット線ＢＬと接続され、且つ各ゲートは共にビット相補線／ＢＬと接続されている。また、他方のｐ型トランジスタ及び他方のｎ型トランジスタのソースは共にビット相補線／ＢＬと接続され、且つ各ゲートは共にビット線ＢＬと接続されている。
【００４５】
第１のラッチブロック１２及び第２のラッチブロック１３は、それぞれが２組のインバータ回路がフリップフロップ接続されてなるラッチ回路としてのＳＲＡＭ（スタティックランダムアクセスメモリ）セル１９を含む。ここで、ＳＲＡＭ回路１９は、各センスアンプ１８と同一の配置パターンで配置されていることが好ましい。
【００４６】
各メモリブロック１１には、複数のＡＮＤ回路からなりワード線ＷＬをそれぞれ選択的に活性化するロウデコーダ２０と、センスアンプ１８を活性化するセンスアンプ活性化制御回路２１と、ブロック選択線ＢＬＫ及びスイッチトランジスタ１６を介して共通データバス線対ＤＢ，／ＤＢと接続されたＡＮＤ回路からなるデータバス線接続制御回路２２とが接続されている。
【００４７】
また、各メモリブロック１１と同様に、第１のラッチブロック１２及び第２のラッチブロック１３にもデータバス線接続制御回路２２がそれぞれ設けられており、データバス線接続制御回路２２の各出力端子は、第１の選択線ＲＴ１又は第２の選択線ＲＴ２とスイッチトランジスタ１６とを介して共通データバス線対ＤＢ，／ＤＢとそれぞれ接続されている。
【００４８】
センスアンプ活性化制御回路２１は、ドレインがセンスアンプ１８を構成する２組のｎ型トランジスタのドレインと接続され、ソースが接地され、ゲートがアンド回路の出力を受けるｎ型トランジスタと、ドレインがセンスアンプ１８を構成する２組のｐ型トランジスタのドレインと接続され、ソースが電源と接続され、ゲートがインバータ回路を介してアンド回路の出力を受けるｐ型トランジスタとにより構成されている。
【００４９】
以下、アドレスの制御系回路及び動作タイミングの制御系回路を説明する。
【００５０】
リフレッシュ動作を行なう際の内部アドレス信号Ｉｎｔ．ＡＤＤＲを生成して出力するリフレッシュアドレス発生回路３０と、内部アドレス信号Ｉｎｔ．ＡＤＤＲと、外部から入力される外部アドレス信号Ｅｘｔ．ＡＤＤＲとのいずれか一方を選択して出力するセレクタ３１と、選択されたアドレス信号をラッチするアドレスラッチ回路３２と、ラッチされたアドレス信号をプリデコードするプリデコーダ３３と、これらセレクタ３１、プリデコーダ３３、センスアンプ活性化制御回路２１及びデータバス線接続制御回路２２にそれぞれ種々の制御信号を出力する制御回路３４と、不良ワード線を救済する冗長救済用アドレスであって、あらかじめ検出されてプログラムされた第１のプログラムアドレス信号ＰＲＧ１とアドレスラッチ回路３２からのアドレス信号とを比較して出力する第１の比較回路３５Ａと、第１のプログラムアドレス信号ＰＲＧ１と同様にあらかじめ検出されてプログラムされた第２のプログラムアドレス信号ＰＲＧ２とアドレスラッチ回路３２からのアドレス信号とを比較して出力する第２の比較回路３５Ｂとが設けられている。
【００５１】
制御回路３４は、外部から入力され動作タイミングを規制するクロック信号ＣＬＫ、動作モードを切り換えるチップイネーブル信号／ＣＥ、書き込み動作を許可するライトイネーブル信号／ＷＥ、各メモリセル１７をリフレッシュするリフレッシュ信号／ＲＥＦを受け、セレクタ３１に対して内部アドレス信号Ｉｎｔ．ＡＤＤＲと外部アドレス信号Ｅｘｔ．ＡＤＤＲとを切り換えるリフレッシュ内部信号／ＲＥＦＥを出力する。さらに、制御回路３４は、プリデコーダ３３に対してワード線駆動タイミング信号ＷＤを出力し、センスアンプ活性化制御回路２１に対してセンスイネーブル信号ＳＥを出力し、データバス線接続制御回路２２に対してデータバス線イネーブル信号ＤＢＥを出力する。
【００５２】
ここで、チップイネーブル信号／ＣＥ等のように信号名の記号に付した”／”は、該信号がローレベルのときに有意となる、いわゆるローアクティブ信号であることを表わしている。
【００５３】
プリデコーダ３３は、ロウデコーダ２０、センスアンプ活性化制御回路２１及びデータバス線接続制御回路２２に対してメモリブロック１１を選択するブロック選択信号ＢＬＫＳＥＬを出力し、さらにロウデコーダ２０にはワード線ＷＬを選択するワード線選択信号ＷＬＳＥＬを出力する。
【００５４】
第１の比較回路３５Ａは、第１のプログラムアドレス信号ＰＲＧ１とアドレスラッチ回路３２からのアドレス信号とを比較し、比較した結果を一致検出結果信号６１Ａとして出力する。出力された一致検出結果信号６１Ａは、逆相端子付きＡＮＤ回路からなる第１の切り換え回路３６Ａの正相入力端子に入力される。
【００５５】
第１の切り換え回路の逆相入力端子には、切り換えリセット信号ＤＩＳが入力され、該切り換えリセット信号ＤＩＳがハイレベルの場合には常にローレベルの一致検出結果信号６２Ａが出力される。
【００５６】
ＯＲ回路からなる第１のＴＥＳＴ回路３７Ａは、一方の入力端子に一致検出結果信号６２Ａを受け、他方の入力端子に第１の強制切り換え信号ＴＥＳＴを受け、その出力である第１の救済信号ＣＭＰ１を第１のラッチブロック１２のデータバス線接続制御回路２２に出力する。
【００５７】
同様に、第２の比較回路３５Ｂは、第２のプログラムアドレス信号ＰＲＧ２とアドレスラッチ回路３２からのアドレス信号とを比較し、その結果を一致検出結果信号６１Ｂとして出力する。一致検出結果信号６１Ｂは、第２の切り換え回路３６Ｂ及び第２のＴＥＳＴ回路３７Ｂを経由して、第２の救済信号ＣＭＰ２として第２のラッチブロック１３のデータバス線接続制御回路２２に入力される。
【００５８】
第１の救済信号ＣＭＰ１及び第２の救済信号ＣＭＰ２が共にローレベルの場合は、第１のラッチブロック１２及び第２のラッチブロック１３が共通データバス線対ＤＢ，／ＤＢと接続されずに、各メモリブロック１１が共通データバス線対ＤＢ，／ＤＢと接続されるように、各メモリブロック１１のデータバス線接続制御回路２２にハイレベルの非救済信号ＣＭＰＡＬＬを生成して出力するＮＯＲ回路からなる変換回路３８が設けられている。
【００５９】
続いて、データの読み出し時及び書き込み時のワード線ＷＬの選択動作を説明する。
【００６０】
まず、動作モードがリフレッシュではないため、制御回路３４にはハイレベルで非活性状態を示すリフレッシュ信号／ＲＥＦが入力され、従って、セレクタ３１に対してもハイレベルで非活性状態のリフレッシュ内部信号／ＲＥＦＥを出力する。この非活性のリフレッシュ内部信号／ＲＥＦＥが入力されたセレクタ３１は、パラレル入力される外部アドレス信号Ｅｘｔ．ＡＤＤＲを選択し、選択されたアドレス信号はアドレスラッチ回路３２を介してプリデコーダ３３に入力される。
【００６１】
次に、外部アドレス信号Ｅｘｔ．ＡＤＤＲとワード線駆動タイミング信号ＷＤとを受けたプリデコーダ３３は、パラレルのブロック選択信号ＢＬＫＳＥＬをロウデコーダ２０、センスアンプ活性化制御回路２１及びデータバス線接続制御回路２２に出力し、さらにパラレルのワード線選択信号ＷＬＳＥＬをロウデコーダ２０に出力する。
【００６２】
ロウデコーダ２０は、入力されたブロック選択信号ＢＬＫＳＥＬ及びワード線選択信号ＷＬＳＥＬをデコード処理して、複数のメモリブロック１１のなかから指定された１本のワード線ＷＬを選択する。これと同時に、センスアンプ活性化制御回路２１においては、プリデコーダ３３からのハイレベルのブロック選択信号ＢＬＫＳＥＬと、制御回路３４からのハイレベルのセンスイネーブル信号ＳＥとによりセンスアンプ１８が活性化される。
【００６３】
第１の比較回路３５Ａには、アドレスラッチ回路３２から出力された外部アドレス信号Ｅｘｔ．ＡＤＤＲと、あらかじめ用意された冗長救済用の第１のプログラムアドレス信号ＰＲＧ１とが入力され、比較した結果が不一致である場合にはローレベルとなり、一致した場合にはハイレベルとなる一致検出信号６１Ａを出力する。
【００６４】
一致検出信号６１Ａを受けた第１の切り換え回路３６Ａは、切り換えリセット信号ＤＩＳがローレベルで非活性状態の場合には、入力された一致検出信号６１Ａの信号レベルが保持された一致検出信号６２Ａを出力する。
【００６５】
さらに、一致検出信号６２Ａを受けた第１のＴＥＳＴ回路３７Ａは、第１の強制切り換え信号ＴＥＳＴの信号レベルがローレベルで非活性状態の場合には、入力された一致検出信号６２Ａの信号レベルを保持したまま第１の救済信号ＣＭＰ１として出力する。第２の比較回路３５Ｂにおいても同様である。
【００６６】
ここで、例えば、第１の救済信号ＣＭＰ１と第２の救済信号ＣＭＰ２とが共にローレベルの場合、すなわち外部アドレス信号Ｅｘｔ．ＡＤＤＲが第１及び第２のプログラムアドレス信号ＰＲＧ１，ＰＲＧ２のいずれとも一致しなかった場合には、変換回路３８から出力される非救済信号ＣＭＰＡＬＬがハイレベルとなり、プリデコーダ３３から出力されるブロック選択信号ＢＬＫＳＥＬと、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥとを併せてブロック選択線ＢＬＫの電位が制御される。従って、これらブロック選択信号ＢＬＫＳＥＬ及びデータバス線イネーブル信号ＤＢＥが共にハイレベルの場合には、ブロック選択線ＢＬＫがハイレベルに遷移してスイッチトランジスタ１６がオン状態となり、対応するメモリブロック１１が共通データバス線対ＤＢ，／ＤＢと電気的に接続されるようになる。なお、この場合には、第１の選択線ＲＴ１及び第２の選択線ＲＴ２は共にローレベルであるため、第１のラッチブロック１２及び第２のラッチブロック１３は共に共通データバス線対ＤＢ，／ＤＢと電気的に接続されることはない。
【００６７】
これに対し、例えば、第１の比較回路３５Ａからの一致検出結果信号６１Ａがハイレベルの場合、すなわち外部アドレス信号Ｅｘｔ．ＡＤＤＲが第１のプログラムアドレス信号ＰＲＧ１と一致した場合には、第１の救済信号ＣＭＰ１はハイレベルとなるため、第１のラッチブロック１２のデータバス線接続制御回路２２に入力され、ハイレベルのデータバス線イネーブル信号ＤＢＥによって第１の選択線ＲＴ１がハイレベルに遷移して、スイッチトランジスタ１６がオン状態となり、第１のラッチブロック１２が共通データバス線対ＤＢ，／ＤＢと電気的に接続されるようになる。また、第２の比較回路３５Ｂからの一致検出結果信号６１Ｂがハイレベルの場合には、第２のラッチブロック１３が共通データバス線対ＤＢ，／ＤＢと電気的に接続される。なお、この場合には、変換回路３８から出力される非救済信号ＣＭＰＡＬＬはローレベルとなるため、各メモリブロック１１のブロック選択線ＢＬＫもローレベルであり、その結果、いずれのメモリブロック１１も共通データバス線対ＤＢ，／ＤＢと電気的に接続されることはない。
【００６８】
ここで、切り換えリセット信号ＤＩＳがハイレベルとなり活性化された場合には、第１及び第２の比較回路３５Ａ，３５Ｂからの一致検出結果信号６１Ａ，６１Ｂの値に拘わらず、第１及び第２の切り換え回路３６Ａ，３６Ｂからの一致検出結果信号６２Ａ，６２Ｂはローレベルとなる。従って、第１及び第２のＴＥＳＴ回路３７Ａ，３７Ｂからの第１及び第２の救済信号ＣＭＰ１，ＣＭＰ２はローレベルで且つ非救済信号ＣＭＰＡＬＬはハイレベルとなるので、各メモリブロック１１が共通データバス線対ＤＢ，／ＤＢと強制的に接続される。このような構成により、各プログラムアドレスＰＲＧ１，ＰＲＧ２におけるプログラムの状態をプログラム前の状態に戻すことができるため、特に、物理的プログラムを採用している場合は、製造工程における不良解析に有効である。
【００６９】
また、例えば、第１のＴＥＳＴ回路３７Ａに入力される第１の強制切り換え信号ＴＥＳＴがハイレベルとなり活性化された場合には、第１の比較回路３５Ａからの一致検出結果信号６１Ａの値に拘わらず、第１のＴＥＳＴ回路３７Ａからの第１の救済信号ＣＭＰ１はハイレベルとなる。その結果、第１のラッチブロック１２が共通データバス線対ＤＢ，／ＤＢと強制的に接続される。同様に、第２のＴＥＳＴ回路３７ＡＢに入力される第２の強制切り換え信号ＴＥＳＴ２がハイレベルに設定された場合には、第２の比較回路３５Ｂからの一致検出結果信号６１Ｂの値に拘わらず、第２のラッチブロック１３が共通データバス線対ＤＢ，／ＤＢと強制的に接続される。このような構成により、冗長救済用のＳＲＡＭ回路１９自体が不良であるか否かをあらかじめ検査することが可能となる。
【００７０】
以上説明したように、第１の実施形態に係る半導体記憶装置は、外部アドレス信号Ｅｘｔ．ＡＤＤＲにより指定されるワード線ＷＬと、第１のプログラムアドレス信号ＰＲＧ１又は第２のプログラムアドレス信号ＰＲＧ２により指定される第１の選択線ＲＴ１又は第２の選択線ＲＴ２とを切り換えることができる。従って、第１のプログラムアドレスＰＲＧ１及び第２のプログラムアドレスＰＲＧ２として、不良ワード線のアドレスをあらかじめ設定しておくと、ロウ冗長方式の不良ワード線の救済を行なうことができる。
【００７１】
なお、第１の実施形態においては、第１の比較回路３５Ａ及び第２の比較回路３５Ｂの２つの比較回路を設けたが、これに限られず、１つ又は３つ以上の比較回路を設けても良い。
【００７２】
また、図示はしていないが、不良ワード線を特定するアドレス設定は、ヒューズ素子を用いれば物理的にプログラム可能であり、また、不揮発性記憶素子を用いれば電気的にプログラム可能である。
【００７３】
また、複数のビット線対ＢＬ，／ＢＬを含む配線層、複数のワード線ＷＬを含む配線層、及び複数の共通データバス線ＤＢ，／ＤＢを含む配線層からなる多層配線構造を有することが好ましい。
【００７４】
（読み出し動作）
以下、第１の実施形態に係る半導体記憶装置の読み出し動作の動作タイミングを図１及び図２に基づいて説明する。
【００７５】
図２は半導体記憶装置の読み出し動作時のタイミングチャートを示している。
【００７６】
まず、図２に示すように、制御回路３４に入力されるチップイネーブル信号／ＣＥをローレベルの活性状態として各メモリブロック１１及び周辺回路群をアクティブ状態とする。このとき、書き込み動作を許可するライトイネーブル信号／ＷＥ及びリフレッシュ信号／ＲＥＦはハイレベルの非活性状態に固定される。
【００７７】
その後、クロック信号ＣＬＫの立ち上がりによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲに対するデコード処理が開始される。
【００７８】
プリデコーダ３３によりデコードされ、外部アドレス信号Ｅｘｔ．ＡＤＤＲと対応するメモリブロック１１におけるブロック選択信号ＢＬＫＳＥＬ及びワード線選択信号ＷＬＳＥＬの電位がハイレベルとなって、選択されたワード線ＷＬがハイレベルに遷移する。これと同時に、各比較回路３５Ａ，３５Ｂによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲと各プログラムアドレス信号ＰＲＧ１，ＰＲＧ２とを比較する比較処理が開始される。比較結果が一致した場合は、第１の救済信号ＣＭＰ１又は第２の救済信号ＣＭＰ２の電位が上昇する。逆に、比較結果が一致しない場合は、各救済信号ＣＭＰ１，ＣＭＰ２の電位はローレベルとなって非活性となり、反転回路３８からの出力信号はハイレベルとなって活性化される。
【００７９】
その後、指定されたワード線ＷＬの電位の上昇により、制御回路３４からのセンスイネーブル信号ＳＥの電位が上昇する。このブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥがハイレベルに遷移することにより、対応するセンスアンプ１８が活性化される。さらに、指定されたワード線ＷＬの電位の上昇により、メモリセル１８の選択トランジスタがローインピーダンスとなって該選択トランジスタと接続されたビット線対ＢＬ，／ＢＬの電位差が徐々に拡大する。このビット線対ＢＬ，／ＢＬと接続され且つ活性化されたセンスアンプ１８によって、スイッチトランジスタ１６のドレインに、指定されたメモリセルのデータ（電荷）が蓄積される。
【００８０】
続いて、センスイネーブル信号ＳＥの電位がハイレベルに上昇した後、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥの電位も上昇する。この段階までには、ブロック選択信号ＢＬＫＳＥＬと各救済信号ＣＭＰ１，ＣＭＰ２とはいずれも所定の電位に遷移しているため、外部アドレス信号Ｅｘｔ．ＡＤＤＲで指定されたワード線ＷＬ又は各選択線ＲＴ１，ＲＴ２の選択処理は完了している。
【００８１】
従って、第１の実施形態に係る半導体記憶装置によると、ワード線ＷＬが選択された場合には、ビット線対ＢＬ，／ＢＬと共通データバス線対ＤＢ，／ＤＢとの間を開閉するスイッチトランジスタ１６がデータバス線接続制御回路２２によってオン状態となるとすぐに、該スイッチトランジスタ１６のドレインに蓄積されていたデータが共通データバス線対ＤＢ，／ＤＢに読み出され、読み出されたデータはリードライトアンプ１４を経由してデータ入出力バッファ１５に出力される。
【００８２】
これに対し、例えば第１の救済信号ＣＭＰ１がハイレベルとなって、第１の選択線ＲＴ１が選択された場合には、第１のラッチブロック１２に含まれるスイッチトランジスタ１６がオン状態となって、ラッチ回路１９に保持されていたデータはセンスされることなく決定されており、共通データバス線対ＤＢ，／ＤＢ及びリードライトアンプ１４を経由してデータ入出力バッファ１５に出力される。
【００８３】
このように、第１の実施形態によると、データの読み出し時において、プリデコーダ３３によるワード線ＷＬの選択処理と、各比較回路３５Ａ，３５Ｂによる不良ワード線を特定する冗長救済用アドレスを検出する比較処理とを並行して行なっているため、各メモリブロック１１と各ラッチブロック１２，１３との切り換え処理を高速に行なうことができる。
【００８４】
（書き込み動作）
次に、第１の実施形態に係る半導体記憶装置の書き込み動作の動作タイミングを図面に基づいて説明する。
【００８５】
図３は半導体記憶装置の書き込み動作時のタイミングチャートを示している。
【００８６】
まず、図３に示すように、制御回路３４に入力されるチップイネーブル信号／ＣＥをローレベルとして各メモリブロック１１及び周辺回路群をアクティブ状態とし、且つ書き込み動作を許可するライトイネーブル信号／ＷＥをローレベルとして活性化する。このとき、リフレッシュ信号／ＲＥＦはハイレベルの非活性状態に固定される。
【００８７】
その後は、読み出し動作と同様に、クロック信号ＣＬＫの立ち上がりによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲに対するデコード処理が開始される。すなわち、プリデコーダ３３によりデコードされ、外部アドレス信号Ｅｘｔ．ＡＤＤＲと対応するメモリブロック１１におけるブロック選択信号ＢＬＫＳＥＬ及びワード線選択信号ＷＬＳＥＬの電位がハイレベルとなって、選択されたワード線ＷＬがハイレベルに遷移する。これと同時に、各比較回路３５Ａ，３５Ｂによって、外部アドレス信号Ｅｘｔ．ＡＤＤＲと各プログラムアドレス信号ＰＲＧ１，ＰＲＧ２とを比較する比較処理が開始される。比較結果が一致した場合は、第１の救済信号ＣＭＰ１又は第２の救済信号ＣＭＰ２の電位が上昇する。
【００８８】
その後、指定されたワード線ＷＬの電位の上昇により、制御回路３４からのセンスイネーブル信号ＳＥの電位が上昇する。このブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥがハイレベルに遷移することにより、対応するセンスアンプ１８が活性化される。さらに、指定されたワード線ＷＬの電位の上昇により、メモリセル内の選択トランジスタがローインピーダンスとなって該選択トランジスタと接続されたビット線対ＢＬ，／ＢＬの電位差が徐々に拡大する。
【００８９】
続いて、センスイネーブル信号ＳＥの電位がハイレベルに上昇した後、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥの電位も上昇する。この段階までには、ブロック選択信号ＢＬＫＳＥＬと各救済信号ＣＭＰ１，ＣＭＰ２とはいずれも所定の電位に遷移しているため、外部アドレス信号Ｅｘｔ．ＡＤＤＲで指定されたワード線ＷＬ又は各選択線ＲＴ１，ＲＴ２の選択処理は完了している。
【００９０】
ここで、メモリブロック１１のワード線ＷＬが選択されている場合には、メモリブロック１１に含まれるスイッチトランジスタ１６がオン状態となるとすぐに、データ入出力バッファ１５からリードライトアンプ１４、共通データバス線対ＤＢ，／ＤＢ及びビット線対ＢＬ，／ＢＬを経由して所定のメモリセル１７に所望のデータが書き込まれる。
【００９１】
一方、第１のラッチブロック１２が選択されている場合には、該第１のラッチブロック１２に含まれるスイッチトランジスタ１６がオン状態となるとすぐに、ラッチ回路１９に対して、データ入出力バッファ１５からリードライトアンプ１４及び共通データバス線対ＤＢ，／ＤＢを経由して所望のデータが書き込まれる。
【００９２】
このように、書き込み動作時においても、プリデコーダ３３によるワード線ＷＬの選択処理と、各比較回路３５Ａ，３５Ｂによる不良ワード線を特定する冗長救済用アドレスを検出する比較処理とを並行して行なっているため、通常のメモリブロック１１と各ラッチブロック１２，１３との切り換え処理を高速に行なうことができる。
【００９３】
（リフレッシュ動作）
次に、第１の実施形態に係る半導体記憶装置におけるデータのリフレッシュ時のワード線の選択動作を説明する。
【００９４】
リフレッシュ時には、制御回路３４にローレベルで活性化されたリフレッシュ信号／ＲＥＦを入力する。これにより、制御回路３４は、セレクタ３１に対してローレベルの活性化されたリフレッシュ内部信号／ＲＥＦＥを出力する。セレクタ３１は、リフレッシュアドレス発生回路３０から出力された内部アドレス信号Ｉｎｔ．ＡＤＤＲを選択し、選択された内部アドレス信号Ｉｎｔ．ＡＤＤＲはアドレスラッチ回路３２を経てプリデコーダ３３に入力される。このとき、制御回路３４から出力されるデータバス線イネーブル信号ＤＢＥはローレベルの非活性状態に固定される。
【００９５】
内部アドレスＩｎｔ．ＡＤＤＲは、読み出し又は書き込み動作時における外部アドレス信号Ｅｘｔ．ＡＤＤＲと同様に、デコード処理及び比較処理が行なわれ、各プログラムアドレス信号ＰＲＧ１，ＰＲＧ２のいずれとも一致しない場合には、非救済信号ＣＭＰＡＬＬはハイレベルとなって活性化され、いずれか一方と一致する場合にはローレベルとなって非活性化される。
【００９６】
非救済信号ＣＭＰＡＬＬは、各メモリブロック１１のデータバス線接続制御回路２２に入力されているが、他の入力信号であるデータバス線イネーブル信号ＤＢＥがローレベルであるため、非救済信号ＣＭＰＡＬＬの電位に拘わらずブロック選択線ＢＬＫはローレベルのままである。従って、メモリブロック１１は共通データバス線対ＤＢ，／ＤＢとは電気的に接続されない。
【００９７】
続いて、内部アドレス信号Ｉｎｔ．ＡＤＤＲにより指定されたワード線ＷＬにおけるデータの読み出し動作及びそれに続く書き込み動作が行なわれて、データのリフレッシュが実行される。
【００９８】
ここでも、第１のラッチブロック１２及び第２のラッチブロック１３を選択する第１の選択線ＲＴ１及び第２の選択線ＲＴ２は、前述したようにデータバス線イネーブル信号ＤＢＥが非活性状態にあるため、そのいずれもが選択されることはない。
【００９９】
このように、第１の実施形態によると、リフレッシュ動作時には、各プログラムアドレスＰＲＧ１，ＰＲＧ２と内部アドレス信号Ｉｎｔ．ＡＤＤＲとの比較結果に拘わらず、内部アドレス信号Ｉｎｔ．ＡＤＤＲにより指定されたワード線ＷＬに対してリフレッシュ動作を行なう。
【０１００】
ところで、各比較回路３５Ａ，３５Ｂは、入力される複数のアドレス値及び該アドレスと同数のプログラムアドレス値に対し、排他的論理和及び論理積演算等を組み合わせることにより容易に作製することができ且つ公知でもあるため、ここでは説明を省略する。
【０１０１】
また、リフレッシュアドレス発生回路３０についても、カウンタを用いて容易に作製でき且つ公知でもあるため説明を省略する。
【０１０２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１０３】
図４は本発明の第２の実施形態に係る半導体記憶装置のブロック構成を示している。図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略し、第１の実施形態との相違点のみを説明する。
【０１０４】
図４に示すように、第２の実施形態に係る半導体記憶装置は、変換回路３８から出力される非救済信号ＣＭＰＡＬＬが、各メモリブロック１１ごとに設けられたセンスアンプ１８を制御するセンスアンプ活性化制御回路２１にも入力されるように構成されている。
【０１０５】
第１の実施形態は、外部アドレス信号Ｅｘｔ．ＡＤＤＲ又は内部アドレス信号Ｉｎｔ．ＡＤＤＲにより指定されたセンスアンプ１８は、各比較回路３５Ａ，３５Ｂから出力される救済信号ＣＭＰ１，ＣＭＰ２の値に拘わらずブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥによって活性化される構成を採る。
【０１０６】
これに対し、第２の実施形態に係るセンスアンプ１８は、ブロック選択信号ＢＬＫＳＥＬ及びセンスイネーブル信号ＳＥの値だけでなく、各プログラムアドレスＰＲＧ１，ＰＲＧ２の比較結果である非救済信号ＣＭＰＡＬＬの値によっても制御される。
【０１０７】
すなわち、外部アドレス信号Ｅｘｔ．ＡＤＤＲ又は内部アドレス信号Ｉｎｔ．ＡＤＤＲの値と、プログラムアドレスＰＲＧ１，ＰＲＧ２の値とが一致しない場合には、各救済信号ＣＭＰ１，ＣＭＰ２は共にローレベルとなるため、変換回路３８から出力される非救済信号ＣＭＰＡＬＬはハイレベルとなるので、第１の実施形態と同様に、指定されたワード線ＷＬを有するメモリブロック１１のセンスアンプ１８は活性化される。これに対し、外部アドレス信号Ｅｘｔ．ＡＤＤＲ又は内部アドレス信号Ｉｎｔ．ＡＤＤＲがプログラムアドレスＰＲＧ１，ＰＲＧ２の一方と一致して救済信号ＣＭＰ１，ＣＭＰ２のいずれかがハイレベルとなり冗長救済が行なわれる場合には、非救済信号ＣＭＰＡＬＬはローレベルとなるので、指定されたワード線ＷＬを有するメモリブロック１１のセンスアンプ１８は活性化されなくなる。
【０１０８】
このように、第２の実施形態によると、指定されたアドレスと対応するワード線ＷＬがプログラムアドレスＰＲＧ１，ＰＲＧ２と一致する場合には、第１の実施形態と同様に、指定されたワード線ＷＬを第１のラッチブロック１２における第１の選択線ＲＴ１又は第２のラッチブロック１３における第２の選択線ＲＴ２と切り換えることが可能となる。
【０１０９】
その上、第１のラッチブロック１２又は第２のラッチブロック１３が選択された場合には、メモリブロック１１に含まれるセンスアンプ１８が活性化されることがないため、リフレッシュ時をも含め、センス動作による消費電力を削減することができる。
【０１１０】
【発明の効果】
本発明に係る半導体記憶装置によると、メモリブロックに生じた不良ワード線及び該ワード線にアクセスされるメモリセルをラッチ回路と置き換えるため、冗長セルを各メモリブロックに配置する構成や、ＤＲＡＭによる冗長ブロックを配置する構成と比べて回路面積の増大を抑制することができる。また、ラッチ回路は共通データバス線により共有されるため、不良ワード線がいずれのメモリブロックに生じてもラッチ回路と置き換えることができるので、救済効率が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置における読み出し動作時を示すタイミング図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置における書き込み動作時を示すタイミング図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置を示すブロック図である。
【図５】第１の従来例に係るロウ冗長方式を採用したＤＲＡＭ装置を示すブロック図である。
【符号の説明】
１１ メモリブロック
１２ 第１のラッチブロック
１３ 第２のラッチブロック
１４ リードライトアンプ
１５ データ入出力バッファ
１６ スイッチトランジスタ（選択スイッチ）
１７ メモリセル
１８ センスアンプ
１９ ＳＲＡＭセル（ラッチ回路）
２０ ロウデコーダ
２１ センスアンプ活性化制御回路
２２ データバス線接続制御回路
３０ リフレッシュアドレス発生回路
３１ セレクタ
３２ アドレスラッチ回路
３３ プリデコーダ
３４ 制御回路
３５Ａ 第１の比較回路
３５Ｂ 第２の比較回路
３６Ａ 第１の切り換え回路
３６Ｂ 第２の切り換え回路
３７Ａ 第１のＴＥＳＴ回路
３７Ｂ 第２のＴＥＳＴ回路
３８ 変換回路
ＷＬ ワード線
ＢＬ，／ＢＬ ビット線対
ＤＢ，／ＤＢ 共通データバス線
ＢＬＫ ブロック選択線
ＲＴ１ 第１の選択線
ＲＴ２ 第２の選択線
６１Ａ 一致検出結果信号
６１Ｂ 一致検出結果信号
６２Ａ 一致検出結果信号
６２Ｂ 一致検出結果信号
ＣＭＰ１ 第１の救済信号
ＣＭＰ２ 第２の救済信号
ＣＭＰＡＬＬ 非救済信号
ＢＬＫＳＥＬ ブロック選択信号
ＷＬＳＥＬ ワード線選択信号
ＳＥ センスイネーブル信号
ＤＢＥ データバス線イネーブル信号
Ｅｘｔ．ＡＤＤＲ 外部アドレス信号
Ｉｎｔ．ＡＤＤＲ 内部アドレス信号
／ＣＥ チップイネーブル信号
ＣＬＫ クロック信号
／ＷＥ ライトイネーブル信号
／ＲＥＦ リフレッシュ信号
／ＲＥＦＥ リフレッシュ内部信号
ＰＲＧ１ 第１のプログラムアドレス信号
ＰＲＧ２ 第２のプログラムアドレス信号
ＤＩＳ 切り換えリセット信号
ＴＥＳＴ 第１の強制切り換え信号
ＴＥＳＴ２ 第２の強制切り換え信号
Claims (16)
- それぞれが、互いに交差する複数のワード線及び複数のビット線対、前記各ワード線と前記各ビット線対とのそれぞれの交差部分に設けられた複数のメモリセル、並びに前記各ビット線対とそれぞれ対応して設けられた複数のセンスアンプを有する複数のメモリブロックと、
前記各メモリブロックとそれぞれ電気的に接続される複数の共通データバス線対と、
前記各共通データバス線対とそれぞれ第１の選択スイッチを介して電気的に接続され、
前記複数のメモリブロックの外部に配置されたラッチ回路と、
前記各メモリブロックに対してデータの読み出し動作及び書き込み動作を行なうリードライトアンプと、
外部から入力される外部アドレスの値とあらかじめプログラムされたプログラムアドレスの値とを比較する比較回路とを備え、
前記各メモリブロックにおけるいずれかの前記ビット線対がそれぞれ第２の選択スイッチを介して電気的にいずれかの前記共通データバス線対と接続されることにより、前記各メモリブロックと前記各共通データバス線対とが電気的に接続されており、
全ての前記共通データバス線対は、全ての前記メモリブロックを横断するように配線され、且つ、前記リードライトアンプと直接に接続されており、
前記比較回路は、活性化された際に前記外部アドレスの値と前記プログラムアドレスの値とを比較し、比較した値が一致した場合には、前記外部アドレスと対応するセンスアンプを選択する代わりに、前記ラッチ回路を選択することを特徴とする半導体記憶装置。 - 前記ラッチ回路はＳＲＡＭ回路であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ラッチ回路は、前記各メモリブロックに対する一アクセス周期内に活性化される前記センスアンプの数と同一の個数分だけ設けられていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ラッチ回路は前記共通データバス線対と同一の個数分だけ設けられていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ラッチ回路は、前記各センスアンプと同一の配置パターンで配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記複数のメモリブロックに対して前記共通データバス線対を介してデータの読み出し動作及び書き込み動作を行なうリードライトアンプをさらに備え、
前記ラッチ回路は、前記メモリブロックと前記リードライトアンプとの間に配置されていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記複数のビット線対、前記複数のワード線及び前記複数の共通データバス線対は、少なくとも３層からなる多層配線構造を有することを特徴とする請求項１に記載の半導体記憶装置。
- 前記外部アドレスと前記プログラムアドレスとの比較処理と並行して前記外部アドレスをデコードするデコーダ回路をさらに備え、
前記比較回路は、前記外部アドレスと対応するセンスアンプ又はラッチ回路が選択される前に比較処理を完了することを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリブロックにおける前記外部アドレスにより指定されたワード線及びセンスアンプは、前記比較回路から出力される比較結果に拘わらず活性化されることを特徴とする請求項１に記載の半導体記憶装置。
- 前記メモリブロックにおける前記外部アドレスにより指定されたワード線は、前記比較回路から出力される比較結果に拘わらず活性化され、且つ、前記外部アドレスにより指定されたセンスアンプは、前記比較回路から出力される比較結果が真である場合には活性化されないことを特徴とする請求項１に記載の半導体記憶装置。
- 前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ動作のための内部アドレスを生成する内部アドレス発生回路と、
リフレッシュ動作時に、前記内部アドレス発生回路により生成されたリフレッシュアドレスと対応するワード線を選択する選択回路とをさらに備え、
リフレッシュ動作時に、前記ラッチ回路は、前記リフレッシュアドレスとプログラムアドレスとの比較結果に拘わらず選択されないことを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリブロックにおける前記リフレッシュアドレスにより指定されたセンスアンプは、前記リフレッシュアドレスと前記プログラムアドレスとの比較結果が一致した場合には活性化されないことを特徴とする請求項１１に記載の半導体記憶装置。
- 前記プログラムアドレスはヒューズ素子によってプログラムされることを特徴とする請求項１に記載の半導体記憶装置。
- 前記プログラムアドレスは不揮発性記憶素子によってプログラムされることを特徴とする請求項１に記載の半導体記憶装置。
- 第１の強制切換え信号が活性化されたときには、前記外部アドレスと対応するセンスアンプは前記比較回路から出力される比較結果に拘わらずに選択されず、前記ラッチ回路が強制的に選択されることを特徴とする請求項１に記載の半導体記憶装置。
- 第２の強制切換え信号が活性化されたときには、前記ラッチ回路は前記比較回路から出力される比較結果に拘わらずに選択されず、前記外部アドレスと対応するセンスアンプが強制的に選択されることを特徴とする請求項１に記載の半導体記憶装置。
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