JPH05258591A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、多数の欠陥メモリセルを救済
するため、冗長メモリセルを高効率で利用し、アクセス
遅延を低減する半導体集積回路を提供することである。 【構成】各メモリアレイブロックに冗長ワード線、アド
レス比較回路／冗長デコーダ回路を配備し、欠陥メモリ
セルを含むメモリアレイブロック以外の任意のメモリア
レイブロックに配備されているアドレス比較回路に欠陥
メモリセルが接続されているワード線のアドレスをプロ
グラムし、欠陥ワード線をプログラムしたアドレス比較
回路を含むメモリアレイブロックの冗長ワード線により
置き換えて、欠陥救済を行う。 【効果】欠陥救済時のアクセス時間の遅延が回避され、
冗長メモリセルを効率よく使用して多数の欠陥メモリセ
ルを冗長メモリセルに置き換え、欠陥救済を行うことが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置を含
む半導体集積回路に係り、高効率かつ高速で欠陥メモリ
セルを冗長メモリセルに置き換える欠陥救済回路方式に
関する。

【０００２】

【従来の技術】従来の欠陥救済回路は、特開平２−２１
５００号公報および米国特許第５、０２１、９４４号公
報に開示されている。この従来例においては、第１のメ
モリアレイブロックにランダムなｎ個の欠陥メモリセル
が存在することを考慮し、上記ｎ個の欠陥メモリセルに
接続されているワード線を置き換えるための冗長ワード
線を、それぞれｎ個の定められた第２、第３、……、第
（ｎ＋１）のメモリアレイブロックに配備する。上記ｎ
個の欠陥メモリセルのいずれかを救済する場合、第１の
メモリアレイブロックの欠陥ワード線が選択されるのと
同時に第２、第３、……、第（ｎ＋１）のメモリアレイ
ブロックの冗長ワード線をすべて活性化し、第１のメモ
リアレイブロックにおいて欠陥メモリセルのデータが読
み出されて第１のセンスアンプに到達するのと同時に第
２、第３、……、第（ｎ＋１）のメモリアレイブロック
においてそれぞれ冗長メモリセルのデータが読み出され
て第２、第３、……、第（ｎ＋１）のセンスアンプに到
達する。第１のセンスアンプを非活性化すると共に、第
２、第３、……、第（ｎ＋１）のセンスアンプのいずれ
かを活性化することにより、ｎ個の欠陥メモリセルのう
ち任意の１個の欠陥メモリセルに接続されている欠陥ワ
ード線を、第２、第３、……、第（ｎ＋１）のメモリア
レイブロックに配備された冗長ワード線のいずれかに置
き換えることにより欠陥救済がなされ、かつ冗長ワード
線選択を非救済ワード線選択と同時に行うことにより欠
陥救済に伴うアクセス時間の遅れをなくしている。

【０００３】

【発明が解決しようとする課題】上記従来の欠陥救済回
路の問題点は、同一メモリアレイブロックに多数（ｎ個
とする）のランダムな欠陥メモリセルが存在する場合、
上記欠陥メモリセルを含むメモリアレイブロック以外の
ｎ個のメモリアレイブロックに配備される冗長ワード線
をすべて同時に活性化する必要があり、メモリセルに流
れる定常電流が（ｎ＋１）倍に大幅増加するという問題
があった。また、同一メモリアレイブロック中に存在す
る最大ｎ個のランダムな欠陥メモリセルを救済するため
には、あらかじめ各メモリアレイブロックにｎ本ずつの
冗長ワード線を配備しておく必要があり、配備する冗長
メモリセルが多くなり非効率であった。従って本発明の
目的とするところは、今後の微細プロセス技術による大
容量半導体メモリを含む半導体集積回路において生じる
と予想される多数の欠陥メモリセルを、高効率でかつア
クセス時間の遅延なく冗長メモリセルに置き換えること
のできる、自由度の高い欠陥救済回路を提供することに
ある。

【０００４】

【課題を解決するための手段】上記目的は、欠陥救済回
路を次のように構成することにより達成される。即ち、
図１に示すように、各メモリアレイブロック（１、…、
Ｎ）には、通常のメモリセル（Ｃ１、…、ＣＮ）および
この通常のメモリセルに接続される通常のワード線（Ｗ
１１、…、ＷＮ１）、冗長メモリセル（ＣＲ１、…、Ｃ
ＲＮ）および上記冗長メモリセルに接続される冗長ワー
ド線（ＷＲ１、…、ＷＲＮ）、欠陥メモリセルに接続さ
れている欠陥ワード線のアドレスをプログラムするため
のアドレス比較回路（ＡＣ１、…、ＡＣＮ）と欠陥アド
レスをデコードするための冗長デコーダ（ＲＤ１、…、
ＲＤＮ）を配備し、また、冗長メモリアレイブロックに
は冗長メモリセル（Ｃｒ）およびこの冗長メモリセル
（Ｃｒ）に接続される冗長ビット線（ｂｒ）、欠陥メモ
リセルに接続されている欠陥ビット線のアドレスをプロ
グラムするためのアドレス比較回路（ＡＣｂ）と欠陥ビ
ット線のアドレスをデコードするための冗長デコーダ
（ＲＤｂ）を配備する。

【０００５】あるメモリアレイブロック（例えば、メモ
リアレイブロック１とする）に欠陥メモリセル（Ｃ１）
が存在し、この欠陥メモリセル（Ｃ１）をワード線置き
換えにより救済する場合には、当該のメモリアレイブロ
ック以外の任意のメモリアレイブロック（例えば、メモ
リアレイブロックＮとする）に配備されているアドレス
比較回路（ＡＣＮ）に欠陥メモリセル（Ｃ１）に接続さ
れている欠陥ワード線（Ｗ１１）のアドレスをプログラ
ムする。こうすれば、欠陥ワード線（Ｗ１１）のアドレ
スが入力された場合には、メモリアレイブロック１にお
いて欠陥メモリセル（Ｃ１）に接続される欠陥ワード線
（Ｗ１１）がワードドライバ（ＷＤ）によって活性化さ
れ欠陥メモリセル（Ｃ１）のデータがビット線（ｂ１）
に読み出されセンスアンプ（Ｓ１）に到達すると共に、
メモリアレイブロックＮにおいて冗長メモリセル（ＣＲ
Ｎ）に接続される冗長ワード線（ＷＲＮ）が冗長ワード
ドライバ（ＷＤＲ）によって活性化され冗長メモリセル
（ＣＲＮ）のデータが冗長ビット線（ｂＮ）に読み出さ
れセンスアンプ（ＳＮ）に到達する。すなわち、入力ア
ドレスがアドレス比較回路（ＡＣＮ）の中にプログラム
された欠陥メモリセル（Ｃ１）のアドレスと一致する
と、冗長デコーダ（ＲＤＮ）の出力信号によりメモリア
レイブロックＮのセンスアンプ（ＳＮ）および書き込み
回路（ＷＮ）を活性化することにより、冗長ビット線
（ｂＮ）に読み出された冗長メモリセル（ＣＲＮ）のデ
ータがメモリアレイブロックＮのセンスアンプ（ＳＮ）
から出力され、あるいは書き込み回路（ＷＮ）により入
力データが冗長ビット線を経て冗長メモリセルに書き込
まれる。これと同時に、冗長デコーダ（ＲＤＮ）の出力
によりブロック非活性化信号発生回路よりブロック非活
性化信号が出力され、メモリアレイブロック１のセンス
アンプ（Ｓ１）および書き込み回路（Ｗ１）を非活性化
する。このようにして、メモリアレイブロック１の欠陥
メモリセルがメモリアレイブロックＮの冗長メモリセル
に置き換えられる。

【０００６】また、あるメモリアレイブロック（メモリ
アレイブロック１とする）に欠陥メモリセル（Ｃ１とす
る）が存在し、この欠陥メモリセル（Ｃ１）をビット線
置き換えにより救済する場合には、当該のメモリアレイ
ブロック（メモリアレイブロック１）の欠陥メモリセル
（Ｃ１）に接続されている欠陥ビット線（ｂ１）のアド
レスを左の冗長メモリアレイブロックに配備されている
アドレス比較回路（ＡＣｂ）にプログラムする。こうす
ることにより、欠陥ビット線（ｂ１）のアドレスが入力
された場合には、メモリアレイブロック１において欠陥
メモリセル（Ｃ１）のデータがビット線（ｂ１）に読み
出されセンスアンプ（Ｓ１）に到達すると共に、冗長メ
モリアレイブロックの冗長ワードドライバ（ＷＤｂ）に
よって冗長ワード線（ＷＲ１）が活性化され、冗長メモ
リアレイブロックにおいて入力アドレスがアドレス比較
回路（ＡＣｂ）の欠陥ビット線（ｂ１）のアドレスと一
致することによって冗長デコーダ出力ｒｙにより冗長Ｙ
デコーダ（Ｗｂ）が冗長ビット線（ｂｒ）を選択し、冗
長メモリセル（Ｃｒ）のデータが冗長ビット線（ｂｒ）
に読み出されセンスアンプ（Ｓｂ）に到達する。ここ
で、冗長デコーダ（ＲＤｂ）の出力信号（ｒｙ）により
ブロック非活性化信号発生回路よりブロック非活性化信
号が出力され、メモリアレイブロック１のセンスアンプ
（Ｓ１）および書き込み回路（Ｗ１）を非活性化し、冗
長メモリアレイブロックのセンスアンプ（Ｓｂ）および
書き込み回路（Ｗｂ）を活性化することにより、欠陥メ
モリセル（Ｃ１）のデータはメモリアレイブロック１の
センスアンプ（Ｓ１）から出力されず、あるいは入力デ
ータは書き込み回路（Ｗ１）から書き込まれず、冗長メ
モリセル（Ｃｒ）のデータが冗長メモリアレイブロック
のセンスアンプ（Ｓｂ）から出力され、あるいは入力デ
ータが書き込み回路（Ｗｂ）からビット線（ｂｒ）に書
き込まれる。このようにして、欠陥メモリセル（Ｃ１）
が冗長メモリアレイブロック内の冗長メモリセル（Ｃ
ｒ）に置き換えられる。

【０００７】

【作用】上で述べた手段を用いれば、欠陥メモリセルを
ワード線置き換えにより冗長メモリセルに置き換える場
合、欠陥メモリセルが存在するメモリアレイブロック
（ブロックＡとする）以外の任意のメモリアレイブロッ
ク（ブロックＢとする）のアドレス比較回路に欠陥メモ
リセルが接続される欠陥ワード線のアドレスをプログラ
ムすることにより欠陥救済がなされる。このときブロッ
クＡの欠陥メモリセルに接続される欠陥ワード線および
ブロックＢの冗長メモリセルに接続される欠陥ワード線
の２本のワード線が同時に活性化されるだけであるの
で、メモリセルに流れる定常電流は欠陥救済を行わない
場合の高々２倍であり、大幅に増加することがない。ま
た、各メモリアレイブロックには、最低１本の冗長ワー
ド線を配備することにより、ある特定のメモリアレイブ
ロックに多数のランダムな欠陥メモリセルが存在する場
合でも、欠陥メモリセルを有するメモリアレイブロック
以外のメモリアレイブロックの数まで上記ランダムな欠
陥メモリセルの救済を行うことができる。すなわち、冗
長ワード線の数を最小限に配備することにより、きわめ
て効率よく多数の欠陥メモリセルの救済を行うことがで
きる。現在あるいは今後の高集積半導体メモリ装置にお
いては、メモリアレイ部は多数のメモリアレイブロック
に分割されるので、同一メモリアレイブロック内にラン
ダムな多数の欠陥メモリセルが存在する場合でも、当該
メモリアレイブロック以外のメモリアレイブロックの数
だけ欠陥救済が可能となる。欠陥メモリセルが異なるメ
モリアレイブロックに存在する場合は、メモリアレイブ
ロックの数まで欠陥救済が可能となる。また、アドレス
入力から冗長ワード線を選択するまでの経路は、アドレ
ス入力から通常のワード線を選択する経路に比較してゲ
−ト段数が少なくまた配線長が短いので、欠陥救済に起
因するアクセス時間の遅延は生じない。

【０００８】

【実施例】以下、本発明の第１の実施例を図１により説
明する。半導体メモリの構成 図１において、メモリアレイはＮ個のメモリアレイブロ
ック１、…、Ｎおよび左の冗長メモリアレイブロックに
分けられている。メモリアレイブロック１、…、Ｎに
は、欠陥救済が行われない通常の状態で書き込みおよび
読み出しが行われるメモリセルＣ１、…、ＣＮおよび欠
陥救済用の冗長メモリセルＣＲ１、…、ＣＲＮが設けら
れている。Ｗ１１、…、ＷＮ１は、通常のメモリセルに
接続される通常のワード線、ＷＲ１、…、ＷＲＮは冗長
メモリセルに接続される冗長ワード線であり、ＷＤは通
常のワード線を選択するためのワードデコーダ、ＷＤＲ
は冗長ワード線を選択するための冗長ワードデコーダで
ある。さらに、メモリアレイブロック１、…、Ｎには、
ビット線ｂ１、…、ｂＮを選択するためのＹデコーダＹ
１、…、ＹＮ、Ｙデコーダにより選択されたビット線の
信号を増幅しデータバスに出力するためのセンスアンプ
Ｓ１、…、ＳＮあるいはデータバスに伝達された入力デ
ータをＹデコーダにより選択されたビット線に書き込む
ための書き込み回路Ｗ１、…、ＷＮが設けられている。
データバスには入出力回路が接続され、入出力回路を通
して外部からデータの入力あるいは外部へデータの出力
を行う。また、メモリアレイブロック１、…、Ｎには、
ブロック選択デコーダが設けられており、ブロック選択
デコーダには上位Ｙアドレスが入力され、ブロック選択
デコーダの出力はＡＮＤ回路Ａｂ１、…、ＡｂＮに入力
される。メモリアレイブロック１、…、Ｎには、アドレ
ス比較回路ＡＣ１、…、ＡＣＮおよび冗長デコーダ回路
ＲＤ１、…、ＲＤＮがそれぞれ少なくとも１組設けら
れ、アドレス比較回路には、任意のワード線のアドレス
をプログラムできるようＸアドレス信号およびブロック
選択用の上位Ｙアドレス信号が入力される。冗長デコー
ダはアドレス比較回路にプログラムされたアドレスと一
致したアドレス信号をデコードして高電位を出力する。
冗長デコーダの出力信号ｒｘ１、…、ｒｘＮはＯＲ回路
Ｂ１、…、ＢＮおよびＧ１、…、ＧＮに入力され、ＯＲ
回路Ｂ１、…、ＢＮの出力はＹデコーダに、Ｇ１、…、
ＧＮの出力はセンスアンプ／書き込み回路に入力され
る。ＯＲ回路Ｂ１、…、ＢＮには、メモリアレイブロッ
ク選択のための上位Ｙアドレスも入力される。Ｙデコー
ダには、各メモリアレイブロック内でのビット線選択の
ための下位Ｙアドレス信号も入力される。冗長デコーダ
出力はまた冗長ワードデコーダＷＤＲにも入力される。
冗長メモリアレイブロックには、冗長メモリセルＣｒ、
冗長ビット線ｂｒ、ワード線ＷＲ１、ワード線を選択す
るための冗長ワードデコーダＷＤｂ、冗長ビット線を選
択するための冗長ＹデコーダＹｂ、冗長Ｙデコーダによ
り選択された冗長ビット線の信号を増幅するためのセン
スアンプＳｂ、および入力データを冗長ビット線ｂｒに
書き込むための書き込み回路Ｗｂが配備され、また、上
記冗長メモリアレイブロックには、メモリアレイブロッ
ク１、…、Ｎの任意のビット線のアドレスをプログラム
するためのアドレス比較回路ＡＣｂおよび上記欠陥ビッ
ト線のアドレスをデコードするための冗長デコーダＲＤ
ｂが配備されている。また、ブロック非活性化信号発生
回路が左下に設けられ、各メモリアレイブロックおよび
冗長メモリアレイブロックの冗長デコーダの出力信号ｒ
ｘ１、…、ｒｘＮ、ｒｙはすべて上記ブロック非活性化
信号発生回路に入力され、ブロック非活性化信号発生回
路の出力ｒｘｔＢはＡＮＤ回路Ａｂ１、…、ＡｂＮに入
力され、Ａｂ１、…、ＡｂＮの出力はそれぞれＯＲ回路
Ｇ１、…、ＧＮに入力される。ブロック非活性化信号発
生回路は、通常時(欠陥救済が行われない時、すなわ
ち、すべての冗長デコーダ出力が低電位の時)、出力電
位ｒｘｔＢが高電位となり、少なくとも一つの冗長デコ
ーダの出力電位が高電位となった時出力ｒｘｔＢが低電
位となるよう構成されている。半導体メモリの通常動作 従って、通常時にメモリアレイブロック１においてメモ
リセルＣ１は次のようにして読み出しあるいは書き込み
が行われる。まず、ワードデコーダＷＤによりワード線
Ｗ１１が高電位となり、メモリセルＣ１のデータがビッ
ト線ｂ１に読み出される。ＹデコーダＹ１は下位Ｙアド
レスおよびＯＲ回路Ｂ１に入力される上位Ｙアドレスに
より活性化されビット線ｂ１のデータがセンスアンプＳ
１に伝達される。通常時はすべての冗長デコーダの出力
が低電位にあるので、ブロック非活性化信号発生回路の
出力ｒｘｔＢは高電位であり、また上位Ｙアドレス信号
によりブロック選択デコーダの出力が高電位となるの
で、ＡＮＤ回路Ａｂ１の出力が高電位となりＯＲ回路Ｇ
１によりセンスアンプＳ１および書き込み回路Ｗ１が活
性化される。従って、ビット線ｂ１のデータがセンスア
ンプＳ１により増幅されデータバスに出力される。ある
いは、データバスより入力データが書き込み回路Ｗ１、
ＹデコーダＹ１を経てビット線ｂ１に伝達されメモリセ
ルＣ１に書き込まれる。

【０００９】ワード線置換による欠陥救済 次に、メモリアレイブロック１、…、Ｎのいずれかのメ
モリアレイブロック（例えば、メモリアレイブロック１
とする）に欠陥メモリセル（Ｃ１とする）が存在し、欠
陥メモリセルＣ１をワード線置き換えにより欠陥救済を
行う場合、救済しようとする欠陥メモリセルＣ１を含む
メモリアレイブロック１以外の任意のメモリアレイブロ
ック（例えば、メモリアレイブロックＮとする）におけ
るアドレス比較回路ＡＣＮに、救済しようとする欠陥メ
モリセルＣ１に接続されている欠陥ワード線Ｗ１１のア
ドレスに相当するＸアドレスおよびブロック選択用上位
Ｙアドレスをプログラムする。こうすることにより、欠
陥ワード線Ｗ１１のアドレスが入力された時に欠陥ワー
ド線Ｗ１１が選択されて高電位となると共に、アドレス
比較回路ＡＣＮにプログラムされたアドレスと一致した
欠陥ワード線Ｗ１１のアドレスが冗長デコーダＲＤＮに
よりデコードされて冗長デコーダ出力ｒｘＮが高電位と
なり、冗長ワードデコーダＷＤＲ、ＹデコーダＹＮ、お
よびセンスアンプＳＮおよび書き込み回路ＷＮを活性化
させる。従って、冗長メモリセルＣＮのデータがビット
線ｂＮに読み出され、ＹデコーダＹＮを経てセンスアン
プＳＮにより増幅されデータバスに出力される。あるい
は、データバスに伝達された入力データが書き込み回路
ＷＮ、ＹデコーダＹＮを経てビット線ｂＮに伝達され冗
長メモリセルＣＲＮに書き込まれる。それと同時に、ブ
ロック非活性化信号発生回路の出力ｒｘｔＢが低電位と
なり、冗長デコーダ出力が高電位となるメモリアレイブ
ロックＮ以外のすべてのメモリアレイブロックにおいて
センスアンプおよび書き込み回路が非活性化される。そ
れ故、欠陥メモリセルＣ１を含むメモリアレイブロック
１において、欠陥メモリセルＣ１のデータはビット線ｂ
１に読み出されＹデコーダＹ１を経てセンスアンプＳ１
に到達するが、センスアンプＳ１が非活性となるのでデ
ータバスにデータは出力されない。あるいは、書き込み
回路Ｗ１が非活性となるのでデータバスから欠陥メモリ
セルＣ１にデータは書き込まれない。このようにして、
欠陥メモリセルＣ１(欠陥ワード線Ｗ１１)が冗長メモリ
セルＣＮ(冗長ワード線ＷＲＮ)に置き換えられ、欠陥救
済がなされる。以上説明した動作において、欠陥メモリ
セルを含む欠陥ワード線と冗長メモリセルを含む冗長ワ
ード線とが常に同時に活性化されるので、冗長ワード線
の選択時に遅延が生じることはない。また、冗長メモリ
セルに対するセンスアンプ／書き込み回路の活性化につ
いては、通常の経路に比較してアドレス比較回路、ブロ
ック非活性化回路、ＡＮＤ回路、およびＯＲ回路を通過
するための遅延を生じるが、この遅延時間は冗長メモリ
セルデータがビット線に読み出され、Ｙデコーダを経て
センスアンプに入力されるのに必要な時間と同等以下で
あり、読み出し時間に遅延は生じない。また、本発明に
よれば、欠陥ワード線を、欠陥ワード線を含むメモリア
レイブロック以外の任意のメモリアレイブロックの冗長
ワード線により置き換えることができるので、メモリア
レイが多数のメモリアレイブロックに分割される現在お
よび今後の高集積メモリにおいて、きわめて自由度が大
きく高効率な欠陥救済が実現できる。

【００１０】ビット線置換による欠陥救済 次に、メモリアレイブロック１、…、Ｎのいずれかのメ
モリアレイブロック（例えばメモリアレイブロック１と
する）に欠陥メモリセル（Ｃ１とするとする）が存在
し、欠陥メモリセルＣ１をビット線置き換えにより欠陥
救済を行う場合、欠陥メモリセルが接続されている欠陥
ビット線ｂ１のＹアドレスを冗長メモリアレイブロック
に配備されているアドレス比較回路Ａｃｂにプログラム
する。こうすることにより、欠陥ビット線ｂ１のアドレ
スが入力された時にはワード線Ｗ１１が選択されて高電
位となり欠陥メモリセルＣ１のデータが欠陥ビット線ｂ
１に読み出され、ＹデコーダＹ１を経てセンスアンプＳ
１に到達するとと共に、欠陥ビット線ｂ１のアドレスが
アドレス比較回路Ａｃｂにプログラムされたアドレスと
一致し、冗長デコーダＲＤｂの出力ｒｙが高電位とな
り、冗長ＹデコーダＹｂ、冗長センスアンプＳｂ、およ
び冗長書き込み回路Ｗｂを活性化させる。この時、冗長
メモリアレイブロックの冗長ワード線Ｗｂ１はＸアドレ
ス信号に応答する冗長ワードドライバＷＤＲにより選択
されるので、冗長メモリセルＣｒからデータがビット線
ｂｒに読み出され、冗長ＹデコーダＹｒを経て冗長セン
スアンプＳｂにより増幅されデータバスに出力される。
あるいは、データバスに伝達された入力データが冗長書
き込み回路Ｗｂ、冗長ＹデコーダＹｂを経てビット線ｂ
ｒに伝達され冗長メモリセルＣｒに書き込まれる。それ
と同時に、ブロック非活性化信号発生回路の出力ｒｘｔ
Ｂが低電位となり、冗長デコーダ出力が高電位となる冗
長メモリアレイブロック以外のすべてのメモリアレイブ
ロックにおいてセンスアンプおよび書き込み回路が非活
性とされる。それ故、欠陥メモリセルＣ１のデータはセ
ンスアンプＳ１に到達するが、センスアンプＳ１が非活
性となるのでデータバスにデータは出力されない。ある
いは、書き込み回路Ｗ１が非活性となるのでデータバス
から欠陥メモリセルＣ１にデータは書き込まれない。こ
のようにして、欠陥メモリセルＣ１(欠陥ビット線ｂ１)
が冗長メモリセルＣｒ(冗長ビット線ｂｒ)に置き換えら
れ、欠陥救済がなされる。

【００１１】図２、図３はやはり本発明の実施例であ
り、図１の実施例におけるワード線置き換えによる欠陥
救済方式をより詳細に記述したもので、特に図４は図
２、図３におけるワード線選択のためのデコーダ部分を
詳細に示した図である。

【００１２】図２は、図１のメモリセルブロック１、
…、Ｎの部分について詳しく示してあり、ＷＤは通常の
ワード線を選択するためのワードデコーダでありＡＮＤ
回路Ａ１、Ａ２、…、ＡＮからなり、ＷＤＲは冗長ワー
ド線を選択するための冗長ワードデコーダでありＡＮＤ
回路ＡＲ１、ＡＲ２、…、ＡＲＮからなる。上位のＸア
ドレスをデコードするためのＸデコーダが少なくとも一
つ右上に設けられ、Ｘデコーダの出力信号はメインワー
ド線ＭＡ１により伝達され、メインワード線ＭＡ１は各
メモリアレイブロックにおいてワードデコーダのＡＮＤ
回路Ａ１、Ａ２、…、ＡＮに入力される。また、各メモ
リアレイブロックには、プリワードデコーダ、および冗
長プリワードデコーダが設けられ、プリワードデコーダ
には下位のＸアドレスおよびメモリアレイブロック選択
のための上位Ｙアドレスが入力され、プリワードデコー
ダ出力信号はワードデコーダＷＤに入力される。冗長プ
リワードデコーダにはプリワードデコーダに入力される
のと同じ下位Ｘアドレスが入力され、冗長プリワードデ
コーダの出力は冗長ワードデコーダＷＤＲに入力され
る。図２においてワード線置き換えによる欠陥救済動作
は図１と同様であり、通常のワード線および冗長ワード
の選択方式を説明すると、通常のワード線はメインワー
ド線およびプリワードデコーダによるＡＮＤ論理出力に
より選択され、冗長ワード線は冗長プリワードデコーダ
および冗長デコーダ出力によるＡＮＤ論理出力により選
択される。

【００１３】図３は、図２とほとんど同様の構成である
が、Ｙデコーダの選択方法のみ異なる。即ち、図２にお
いては欠陥メモリセルが存在するメモリアレイブロック
のＹデコーダと、欠陥メモリセルを置き換える冗長メモ
リセルが存在するメモリアレイブロックのＹデコーダを
両方同時に選択し、センスアンプおよび書き込み回路の
切り替えにより欠陥メモリセルと冗長メモリセルとの切
り替えを行うが、図３においてはＯＲ回路Ｇ１、Ｇ２、
…、ＧＮの出力信号によりセンスアンプ／書き込み回路
と共にＹデコーダも切り替えることにより欠陥救済を行
う。図２および図３においては、１つのメモリアレイブ
ロックにおいて、一本のメインワード線により制御され
るワード線および一本の冗長デコーダ出力線により制御
される冗長ワード線がそれぞれ１本である場合を示した
が、これら制御されるワード線あるいは冗長ワード線が
２本以上の場合も考えられる。

【００１４】このような場合の一例として、図４にワー
ドデコーダおよび冗長ワードデコーダ部分を詳しく示
す。図４は、図２および図３の第ｋ番目のメモリアレイ
ブロックのワードデコーダおよび冗長ワードデコーダ部
分について詳細に示した。図４に示した以外の部分は図
２あるいは図３と同一である。図４において、Ｗｋ１、
…、Ｗｋｍは通常のメモリセルＣｋ１、…、Ｃｋｍに接
続されるワード線、ＷＲｋ１、…、ＷＲｋｍは冗長メモ
リセルＣＲｋ１、…、ＣＲｋｍに接続される冗長ワード
線、ＷＤは通常のワード線を選択するためのワードデコ
ーダ、ＷＤＲは冗長ワード線を選択するための冗長ワー
ドデコーダである。Ｘデコーダ出力信号を伝達するメイ
ンワード線は、ワードデコーダＷＤ中のｍ個のＡＮＤ回
路Ａｋ１〜Ａｋｍに入力し、冗長デコーダ出力ｒｘｋは
冗長ワードデコーダＷＤＲ内のｍ個のＡＮＤ回路ＡＲｋ
１〜ＡＲｋｍに入力する。プリワードデコーダは下位の
Ｘアドレスおよびブロック選択用上位Ｙアドレスをデコ
ードし、下位のＸアドレスの組合せの数であるｍ本の信
号ｐｗ１〜ｐｗｍを出力する。メモリアレイブロックｋ
が選択状態にある時、これらｍ本の信号のうち同時に高
電位となるのは唯１本である。これらｍ本の信号線ｐｗ
１〜ｐｗｍはそれぞれワードデコーダ中のＡＮＤ回路Ａ
ｋ１〜Ａｋｍに入力され、ＡＮＤ回路Ａｋ１〜Ａｋｍに
入力されるメインワード線が高電位となった場合に、ｐ
ｗ１〜ｐｗｍのうちいずれかが高電位となることにより
ＡＮＤ回路Ａｋ１〜Ａｋｍのいずれか１個の出力が高電
位となり、従ってワード線Ｗｋ１〜Ｗｋｍのいずれか１
本が高電位となり、高電位となったワード線に接続され
ているメモリセルのデータがビット線に読み出される。
一方、冗長デコーダ出力信号ｒｘｋは冗長ワードデコー
ダのＡＮＤ回路ＡＲｋ１〜ＡＲｋｍに入力されており、
冗長プリワードデコーダは下位のＸアドレス信号をデコ
ードし、ｍ本の信号ｐｒｗ１〜ｐｒｗｍを出力する。メ
モリアレイブロックｋに配備されている冗長ワード線に
より他のメモリアレイブロックの欠陥ワード線を置き換
える場合は、入力Ｘアドレスおよび上位Ｙアドレスがア
ドレス比較回路にプログラムされたアドレスと一致し、
冗長デコーダによりデコードされて冗長デコーダ出力が
高電位となる。この時冗長プリワードデコーダ出力ｐｒ
ｗ１〜ｐｒｗｍのうち唯一本だけが高電位となるので、
それに応じてＡＮＤ回路ＡＲｋ１〜ＡＲｋｍのうち唯一
個のＡＮＤ回路の出力が高電位となり、従って冗長ワー
ド線ＷＲｋ１〜ＷＲｋｍのうち唯一本が高電位となり、
冗長セルのデータがビット線に読み出される。あるい
は、ビット線から冗長メモリセルにデータが書き込まれ
る。

【００１５】図５および図６に本発明の他の実施例を示
す。図５および図６は、図１において欠陥メモリセルを
ビット線置き換えにより欠陥救済を行う場合についてさ
らに詳細に示した図である。

【００１６】図５においては、図１に示した以外に、メ
モリアレイブロック１、…、ＮのワードデコーダＷＤに
ＡＮＤ回路Ａｋ１、…、ＡＮ、冗長メモリアレイブロッ
クの冗長ワードデコーダにＡＮＤ回路ＡＲを配備し、メ
モリアレイブロック１、…、Ｎには、下位Ｘアドレスお
よび上位Ｙアドレスをデコードするプリワードデコーダ
を、冗長メモリアレイブロックには下位Ｘアドレスをデ
コードするプリワードデコーダを配備し、また上位Ｘア
ドレス信号をデコードするＸデコーダをすくなくともひ
とつ右上に配備し、Ｘデコーダ出力はメインワード線Ｍ
Ａ１にて伝達され、ＡＮＤ回路Ａｋ１、…、ＡＮ、ＡＲ
に入力され、プリワードデコーダ出力は各メモリアレイ
ブロックおよび冗長メモリアレイブロックにおいてそれ
ぞれＡＮＤ回路Ａｋ１、…、ＡＮ、ＡＲに入力される。
ブロック非活性化信号発生回路としてＮＯＲ回路ＮＯＲ
Ａが用いられている。図５において、通常のワード線Ｗ
１１、…、ＷＮ１はメインワード線とプリワードデコー
ダ出力のＡＮＤ論理出力により選択される。それ以外の
動作は図１に示したのと同様である。

【００１７】図６が図５と異なるのはメモリアレイブロ
ック１、…、ＮにおけるＹデコーダの活性／非活性化の
方法である。図５では、欠陥救済が行われる場合も行わ
れないに場合も被救済メモリアレイブロックにおいてＹ
デコーダの活性化、ビット線の選択がなされるが、図６
では、欠陥救済が行われる場合(欠陥ビット線が冗長ビ
ット線に置き換えられる場合)には欠陥ビット線を含む
メモリアレイブロックではセンスアンプ／書き込み回路
に加えてＹデコーダも非活性化される。

【００１８】本発明の他の実施例を図７に示す。図７は
やはり欠陥ビット線を冗長ビット線に置き換えることに
より欠陥救済を行う実施例である。メモリアレイブロッ
ク１、２、…、Ｎには、それぞれ通常時(欠陥救済を行
わない時)用のメモリセルＣ１、Ｃ２、…、ＣＮが設け
られ、メモリアレイブロック１にはさらに冗長メモリセ
ルＣＲ１が設けられている。図７では、メモリアレイブ
ロック１において通常ビット線ｂ１を選択する通常のＹ
デコーダと冗長ビット線ｂＲを選択する冗長Ｙデコーダ
が配備されている。メモリアレイブロック２、…、Ｎに
欠陥メモリセルが存在する場合に欠陥メモリセルに接続
されている欠陥ビット線は、メモリアレイブロック１の
冗長ビット線ｂＲに置き換えることができる。この場
合、メモリアレイブロック１の通常メモリセルに欠陥メ
モリセルが存在する場合は救済できないが、冗長メモリ
セルを含むメモリアレイブロック１と同じメモリアレイ
ブロックを複数個設けることにより、すべての欠陥メモ
リセルを含む欠陥ビット線を冗長ビット線に置き換える
ことができる。図７の実施例の動作は次のようになる。
通常時は、冗長デコーダ出力ｒｙが低電位であるので、
ＮＯＲ回路ＮＯＲＡの出力が高電位であり、上位Ｙアド
レス信号によりメモリアレイブロック２、…、Ｎのうち
の１つのブロック選択デコーダの出力が高電位となり、
従って、ＡＮＤ回路Ａｂ１、…、ＡｂＮのうちの１つの
ＡＮＤ回路の出力が高電位となり、センスアンプ／書き
込み回路が活性化される。同じメモリアレイブロックに
おいて、ワード線が高電位となりメモリセルからデータ
がビット線に読み出されてＹデコーダを経てセンスアン
プにより増幅されてデータバスに出力される。あるい
は、データバスから書き込み回路、Ｙデコーダ、ビット
線を経てメモリセルにデータが書き込まれる。さて、図
７において欠陥救済は次のようになされる。今、メモリ
アレイブロック２のメモリセルＣ２が欠陥メモリセルだ
とする。欠陥メモリセルＣ２を含む欠陥ビット線ｂ２を
冗長ビット線ｂＲで置き換えるためには、欠陥ビット線
ｂ２のＹアドレスをメモリアレイブロック１に配備され
ているアドレス比較回路にプログラムする。欠陥ビット
線ｂ２に相当するＹアドレスが入力されると上記アドレ
ス比較回路にプログラムされたアドレスと入力アドレス
が一致し、入力アドレスが冗長デコーダによりデコード
されて冗長デコーダ出力ｒｙが高電位となる。この時、
メインワード線ＭＡ１が高電位になっているとすれば、
プリワードデコーダ出力が高電位になることによりＡＮ
Ｄ回路Ａ１の出力が高電位とされ、ワード線Ｗ１１が高
電位となり、メモリセルＣ１のデータがビット線ｂ１
に、冗長メモリセルＣＲ１のデータが冗長ビット線ｂＲ
にそれぞれ出力される。今、Ｙアドレスはビット線ｂ２
に相当するアドレスであるので、メモリアレイブロック
２のＹデコーダのみ活性化され、メモリアレイブロック
１のＹデコーダは非活性であり、メモリセルＣ１のデー
タはセンスアンプに出力されない。一方、冗長デコーダ
出力ｒｙが高電位になることによりメモリアレイブロッ
ク１において冗長Ｙデコーダ、センスアンプ／書き込み
回路が活性化され、冗長メモリセルＣＲ１のデータは冗
長ビット線ｂＲ、冗長Ｙデコーダを経てセンスアンプに
より増幅されデータバスに出力される。あるいは、デー
タバスより入力データが書き込み回路、冗長Ｙデコー
ダ、冗長ビット線ｂＲを経て冗長メモリセルＣＲ１に書
き込まれる。一方、冗長デコーダ出力ｒｙが高電位とな
ることによりＮＯＲ回路ＮＯＲＡの出力が低電位とな
り、メモリアレイブロック１以外のすべてのメモリアレ
イブロックにおいてＡＮＤ回路Ａｂ１、…、ＡｂＮの出
力が低電位になる。従って、メモイアレイブロック２に
おいて、欠陥メモリセルのデータはビット線ｂ２に読み
出されＹデコーダを経てセンスアンプに入力されるが、
センスアンプが非活性化されるのでデータバスにデータ
は出力されない。あるいは、書き込み回路が非活性化さ
れるのでデータバスからメモリセルＣ２にデータは書き
込まれない。このようにして、ビット線ｂ２が冗長ビッ
ト線ｂＲに置き換えられ欠陥救済がなされる。

【００１９】本発明の他の実施例を図８に示す。図７で
は、通常のメモリセルおよび冗長メモリセルを含むメモ
リアレイブロック１の通常メモリセル中に欠陥メモリセ
ルが存在する場合は、冗長メモリセルへの置き換えがで
きない。これは、図７の実施例では、欠陥メモリセル
（Ｃ１とする）を冗長メモリセル（ＣＲ１とする）でお
きかえる場合に、欠陥メモリセルが接続されているビッ
ト線ｂ１を選択するＹデコーダが非活性化されず、冗長
ビット線ｂＲのデータと競合するためである。図８の実
施例では、この競合を避けるために、ブロック選択デコ
ーダおよびＡＮＤ回路ＡＹを配備し、上位Ｙアドレスを
直接Ｙデコーダに入力せず、ＡＮＤ回路ＡＹの出力をＹ
デコーダに入力する。この構成によれば、メモリアレイ
ブロック１のメモリセルＣ１が欠陥メモリセルである場
合、欠陥メモリセルＣ１を含むビット線ｂ１のアドレス
をアドレス比較回路にプログラムすることにより欠陥救
済が可能となる。すなわち、ビット線ｂ１のアドレスが
入力されると、入力アドレスがプログラムされたアドレ
ス比較回路と一致し、冗長デコーダによりデコードされ
て冗長デコーダ出力ｒｙが高電位となる。従って、プリ
ワードデコーダ、ワードデコーダＷＤによりワード線Ｗ
１１が高電位となり、冗長メモリセルＣＲ１のデータが
冗長ビット線ｂＲに読み出され、高電位となった冗長デ
コーダ出力ｒｙにより活性化された冗長Ｙデコーダ、セ
ンスアンプにより冗長ビット線のデータが増幅されてデ
ータバスに読み出される。あるいは、活性化された書き
込み回路によりデータバスから冗長メモリセルに入力デ
ータが書き込まれる。同時に欠陥メモリセルＣ１のデー
タがビット線ｂ１に読み出されるが、冗長デコーダ出力
ｒｙが高電位になることによりＮＯＲ回路ＮＯＲＡの出
力が低電位となるためＡＮＤ回路ＡＹの出力が低電位と
なり、Ｙデコーダが非活性化される。従って、ビット線
ｂ１のデータはセンスアンプへ入力されないので、冗長
ビット線ｂＲのデータと競合しない。このように、図８
の実施例によれば、すべての欠陥メモリセルをビット線
置き換えにより冗長メモリセルに置き換え、欠陥救済が
なされる。

【００２０】本発明の他の実施例を図９に示す。一般に
半導体メモリにおいては、あるアドレス信号が入力され
た場合に同時に読み出しあるいは書き込みできるデータ
数が１個または複数個(多ビット構成)であり、図５〜図
８の実施例においては複数個のデータが読み出し書き込
み可能(多ビット構成)の場合には、あるアドレス信号に
より同時に読み出し書き込みが行われる複数のビット線
のうちの一部のビット線にのみ欠陥メモリセルが存在す
る場合でも、上記すべての複数のビット線を冗長ビット
線へ置き換えることにより欠陥救済が行われる。しかし
この方式は、同時読み出し書き込みビット数が増加する
につれて、冗長ビット線数が非常に多くなり、欠陥救済
の効率が悪くなる。この問題点を解決するのが図９の実
施例である。図９は、同時読み出し書き込みビット数が
８の場合について示したものであるが、一般に同時読み
出し書き込みビット数が２以上であれば同様の方式で欠
陥救済が可能である。図９において、センスアンプ／書
き込み回路は８組あり、これらを１〜４の組(これをＡ
組とする)および４〜８の組(これをＢ組とする)の２組
に分ける。冗長メモリアレイブロックにおいて、冗長Ｙ
デコーダおよびセンスアンプ／書き込み回路はＡ組とＢ
組とで独立に制御され、活性化あるいは非活性化され
る。メモリアレイブロック１〜Ｎにおいては、メインワ
ード、プリワードデコーダ、およびＹデコーダは通常の
アドレス入力信号をデコードすることにより、欠陥救済
が行われる場合も行われない場合も同様に動作する。デ
ータバスは、Ａ組用のデータバスＡおよびＢ組用のデー
タバスＢの２組があり、データバスＡはＡ組のセンスア
ンプ／書き込み回路とのデータの入出力、データバスＢ
はＢ組のセンスアンプ／書き込み回路とのデータの入出
力を行う。冗長メモリアレイブロックには、アドレス比
較回路および冗長デコーダが少なくとも１組配備され、
冗長デコーダ出力はＡＮＤ回路ＡＲａおよびＡＲｂに入
力される。ＡＮＤ回路ＡＲａにはＩ／Ｏ選択Ａ信号が入
力され、ＡＮＤ回路ＡＲａの出力信号ｒｙａによりＡ組
の冗長デコーダおよびセンスアンプ／書き込み回路が制
御される。ＡＮＤ回路ＡＲｂにはＩ／Ｏ選択Ｂ信号が入
力され、ＡＮＤ回路ＡＲｂの出力信号ｒｙｂによりＢ組
の冗長デコーダおよびセンスアンプ／書き込み回路が制
御される。信号ｒｙａはまた、ＮＯＲ回路ＮＯＲＡに入
力されＮＯＲＡの出力がＡＮＤ回路ＡｂＡ１、…、Ａｂ
ＡＮに入力され、ＡＮＤ回路ＡｂＡ１、…、ＡｂＡＮの
出力によりメモリアレイブロック１、…、ＮにおいてＡ
組のセンスアンプ／書き込み回路が制御される。信号ｒ
ｙｂはまた、ＮＯＲ回路ＮＯＲＢに入力されＮＯＲＢの
出力がＡＮＤ回路ＡｂＢ１、…、ＡｂＢＮに入力され、
ＡＮＤ回路ＡｂＢ１、…、ＡｂＢＮの出力によりメモリ
アレイブロック１、…、ＮにおいてＢ組のセンスアンプ
／書き込み回路が制御される。アドレス比較回路／冗長
デコーダが複数組配備されている場合は、ｒｙａおよび
ｒｙｂに相当する信号が複数組あり、それらがそれぞれ
ＮＯＲ回路ＮＯＲＡおよびＮＯＲＢに入力される。今、
図９においてビット線ｂ１がセンスアンプ／書き込み回
路１に接続されているビット線だとし、メモリセルＣ１
が欠陥メモリセルであるとする。この時、従来の欠陥救
済方式の場合には、同時読み出し／書き込みビット数す
なわち図９のような場合には８組のビット線が同時に冗
長ビット線に置き換えなければならなかった。これに対
して、図９の実施例では、欠陥メモリセルＣ１に接続さ
れている欠陥ビット線ｂ１を含むＡ組の１〜４に対応す
る４組のビット線を冗長ビット線に置き換えればよく、
配備が必要となる冗長ビット線数が従来の半分ですむ。
欠陥救済は次のようにしてなされる。欠陥ビット線ｂ１
に相当するＹアドレスをアドレス比較回路にプログラム
する。さらに、Ａ組に関するビット線のみ冗長ビット線
に置き換えるため、Ｉ／Ｏ選択回路ＡにプログラムしＩ
／Ｏ選択回路Ａの出力を高電位とする。従って、ビット
線ｂ１に相当するＹアドレスが入力された場合、アドレ
ス比較回路にプログラムされたＹアドレスと一致し、冗
長デコーダによりデコードされ冗長デコーダ出力ｒｙが
高電位となる。ここで、Ｉ／Ｏ選択回路Ａの出力は高電
位、Ｉ／Ｏ選択回路Ｂの出力は低電位であるので、ＡＮ
Ｄ回路ＡＲａの出力ｒｙａは高電位、ＡＮＤ回路ＡＲｂ
の出力ｒｙｂは低電位となる。従って、１〜４のＡ組に
相当する冗長ワードデコーダおよびセンスアンプ／書き
込み回路および冗長Ｙデコーダが活性化され、欠陥ビッ
ト線ｂ１を含む１〜４に相当する４組のビット線が冗長
メモリアレイブロックにおける４組の冗長ビット線に置
き換えられる。同時に、信号ｒｙａが高電位となること
により、ＮＯＲ回路ＮＯＲＡの出力が低電位となり、Ａ
ＮＤ回路ＡｂＡ１、…、ＡｂＡＮの出力がすべて低電位
となりメモリアレイブロック１におけるセンスアンプ／
書き込み回路が非活性となり、欠陥メモリセルＣ１のデ
ータはデータバスＡに出力されない。あるいは、データ
バスから欠陥メモリセルＣ１にデータバスからデータは
書き込まれない。一方、ＮＯＲ回路ＮＯＲＢの入力はす
べて低電位にありＮＯＲＢの出力が高電位にあるので、
今メモリアレイブロック１が選択状態にあれば、メモリ
アレイブロック１のブロック選択デコーダ出力が高電位
にあり、ＡＮＤ回路ＡｂＢ１の出力は高電位となり、メ
モリアレイブロック１における５〜８のＢ組に相当する
センスアンプ／書き込み回路は活性化にあり、通常通り
データの読み出し書き込みが行われる。このようにし
て、欠陥ビット線ｂ１を含む１〜４のＡ組に相当するビ
ット線のみ冗長ビット線に置き換えられ、欠陥救済がな
される。

【００２１】図１０は本発明の他の実施例であり、図９
の実施例において冗長Ｙデコーダの選択方式を変えた実
施例である。すなわち、図９において冗長デコーダ出力
により冗長ビット線に置き換えられるビット１〜４ある
いは５〜８に対応する冗長Ｙデコーダが選択されが、図
１０では、置き換えられるビットにかかわらず１〜８の
全ビットに対して冗長Ｙデコーダが選択され、センスア
ンプ／書き込み回路の選択により１〜４あるいは５〜８
のビット選択がなされる。

【００２２】図１１、図１２、および図１３は本発明の
他の実施例である。いずれの実施例も、欠陥メモリセル
を含む欠陥ビット線を冗長ビットに置き換えることみよ
り欠陥救済をおこなうが、図１１、図１２、および図１
３の実施例においては、アドレス比較回路に、Ｙアドレ
スに加えて上位Ｘアドレスをもプログラムできるように
し、同一の冗長ビット線を上位ＸアドレスによりＸ１か
らＸｍまでのｍ個の部分に分割して、それぞれの分割さ
れたビット線ごとに独立に欠陥メモリセルの置き換えに
使えるようにした。このような方法を用いれば、冗長メ
モリセル数を増加させずに多くの欠陥メモリセルを救済
することができる。

【００２３】

【発明の効果】本発明によれば、高集積の半導体メモリ
において予想される多数の欠陥を高効率で救済すること
ができ、かつ欠陥救済に起因する読み出し時間あるいは
書き込み時間の遅れを生じることがない。欠陥救済は、
欠陥メモリセルを含む欠陥ワード線を冗長ワード線に置
き換えるか、あるいは欠陥メモリセルを含む欠陥ビット
線を冗長ビット線に置き換えることによりなされる。ま
た、同時読み出し書き込みビット数が多い半導体メモリ
において冗長メモリセルを効率よく利用し欠陥救済を行
うことができる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体メモリ集積回路で
あり、欠陥ワード線を冗長ワード線に置き換えるかある
いは欠陥ビット線を冗長ワード線に置き換えることによ
り欠陥メモリセルを冗長メモリセルに置き換え欠陥救済
を行うものである。

【図２】本発明の実施例による半導体メモリ集積回路で
あり、欠陥ワード線を冗長ワード線に置き換えることに
より欠陥救済を行うものである。

【図３】本発明の実施例による半導体メモリ集積回路で
あり、欠陥ワード線を冗長ワード線に置き換えることに
より欠陥救済を行うもので、Ｙデコーダ選択の方法が図
２と異なるものである。

【図４】本発明の実施例による図１、図２、および図３
の半導体メモリ集積回路のワードデコーダ部分および冗
長ワードデコーダ部分を詳細に示したものである。

【図５】本発明の実施例による半導体メモリ集積回路で
あり、冗長メモリアレイブロックを通常のメモリアレイ
ブロックと独立に配備し、欠陥ビット線を冗長ビット線
に置き換えることにより欠陥救済を行うものである。

【図６】本発明の実施例による半導体メモリ集積回路で
あり、冗長メモリアレイブロックを通常のメモリアレイ
ブロックと独立に配備し、欠陥ビット線を冗長ビット線
に置き換えることにより欠陥救済を行うもので、Ｙデコ
ーダ選択の方法が図５と異なるものである。

【図７】本発明の実施例による半導体メモリ集積回路で
あり、特定のメモリアレイブロックに通常のメモリセル
および冗長メモリセルを共に配備し、冗長メモリセルを
含まないメモリアレイブロックの欠陥ビット線を冗長ビ
ット線に置き換えることにより欠陥救済を行うものであ
る。

【図８】本発明の実施例による半導体メモリ集積回路で
あり、特定のメモリアレイブロックに通常のメモリセル
および冗長メモリセルを共に配備し、すべての通常メモ
リセルに欠陥が存在する場合に、欠陥ビット線を冗長ビ
ット線に置き換えることにより欠陥救済を行うことがで
きるものである。

【図９】本発明の実施例による半導体メモリ集積回路で
あり、複数ビットを同時読み出し書き込みを行う半導体
メモリにおいて、同時読み出し書き込みを行うビットを
２組に分けて、それぞれの組で独立に欠陥ビット線を冗
長ビット線に置き換えることにより欠陥救済を行うもの
で、その際に冗長Ｙデコーダおよびセンスアンプ／書き
込み回路両方を上記２組に分けて選択／非選択の制御を
行うものである。

【図１０】本発明の実施例による半導体メモリ集積回路
であり、複数ビットを同時読み出し書き込みを行う半導
体メモリにおいて、同時読み出し書き込みを行うビット
を２組に分けて、それぞれの組で独立に欠陥ビット線を
冗長ビット線に置き換えることにより欠陥救済を行う。
その際、冗長Ｙデコーダは常に全ビットについて選択／
非選択の制御を行い、センスアンプ／書き込み回路を上
記２組に分けて選択／非選択の制御を行うものである。

【図１１】本発明の実施例による半導体メモリ集積回路
であり、冗長メモリアレイブロックを通常のメモリアレ
イブロックと独立に配備し、欠陥メモリセルを含むビッ
ト線を複数の部分に分割し、それぞれの部分を独立に冗
長ビット線に置き換えることにより欠陥救済を行うもの
である。

【図１２】本発明の実施例による半導体メモリ集積回路
であり、特定のメモリアレイブロックに通常のメモリセ
ルおよび冗長メモリセルを共に配備し、冗長メモリセル
を含まないメモリアレイブロックの欠陥ビット線を冗長
ビット線に置き換えることにより欠陥救済を行い、この
時欠陥メモリセルを含むビット線を複数の部分に分割
し、それぞれの部分を独立に冗長ビット線に置き換える
ことにより欠陥救済を行い、その際冗長Ｙデコーダおよ
びセンスアンプ／書き込み回路両方を上記２組に分けて
選択／非選択の制御を行う。この時、欠陥メモリセルを
含むビット線を複数の部分に分割し、それぞれの部分を
独立に冗長ビット線に置き換えることにより欠陥救済を
行うものである。

【図１３】本発明の実施例による半導体メモリ集積回路
であり、複数ビットを同時読み出し書き込みを行う半導
体メモリにおいて、同時読み出し書き込みを行うビット
を２組に分けて、それぞれの組で独立に欠陥ビット線を
冗長ビット線に置き換えることにより欠陥救済を行い、
その際冗長Ｙデコーダは常に全ビットについて選択／非
選択の制御を行い、センスアンプ／書き込み回路を上記
２組に分けて選択／非選択の制御を行い、この時欠陥メ
モリセルを含むビット線を複数の部分に分割し、それぞ
れの部分を独立に冗長ビット線に置き換えることにより
欠陥救済を行うものである。

【符号の説明】

Ｃ１…ＣＮ：通常のメモリセル、ｂ１…ｂＮ：通常のメ
モリセルからデータを読み出すためのビット線、Ｗ１
１：通常時のメモリセルに接続されるワード線、ＷＲ
１：冗長メモリセルに接続されるワード線、ＷＤ：ワー
ドデコーダ、ＷＤＲ：冗長ワードデコーダ、Ｙ１…Ｙ
Ｎ、Ｙｂ：Ｙデコーダ、Ｓ１…ＳＮ、Ｓｂ：センスアン
プ、Ｗ１…ＷＮ、Ｗｂ：書き込み回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体メモリを含む半導体集積回路であっ
   て、 （１）上記半導体メモリは複数個のメモリアレイブロッ
   クからなり、上記メモリアレイブロックはすくなくとも
   １個のメモリセルおよびすくなくとも１個の冗長メモリ
   セルを有し、 （２）上記複数個のメモリアレイブロックはそれぞれ、
   上記メモリセルに接続されるワード線を選択するための
   ワードデコーダ、上記冗長メモリセルに接続される冗長
   ワード線を選択するための冗長ワードデコーダ、上記メ
   モリセルあるいは上記冗長メモリセルのデータを読み出
   すためのビット線、および上記ビット線を選択するため
   のＹデコーダを有し、 （３）上記複数個のメモリアレイブロックのそれぞれに
   対して、Ｙデコーダにより選択されたビット線の信号を
   増幅するセンスアンプ、入力データをビット線に書き込
   むための書き込み回路、および欠陥メモリセルに接続さ
   れているワード線のアドレスをプログラムするためのす
   くなくともアドレス比較回路と冗長デコーダが配備さ
   れ、 （４）上記冗長デコーダの出力信号が入力され、上記複
   数個のメモリアレイブロックに配備されたセンスアンプ
   および書き込み回路の活性化／非活性化を制御する信号
   を発生するブロック非活性化信号発生回路が設けられ、 当該メモリアレイブロックに欠陥メモリセルを含まない
   場合には、上記ワードデコーダにより一本のワード線が
   選択され、またＹデコーダによりすくなくとも一組のビ
   ット線が選択され、当該メモリアレイブロックのセンス
   アンプあるいは書き込み回路が活性化され、メモリセル
   からビット線に読み出されたデータがデータバスへ出力
   され、あるいはデータバスからビット線を経てメモリセ
   ルへ書き込みが行われ、 当該メモリアレイブロック(ブロックＡとする)に欠陥メ
   モリセルを含む場合には、上記欠陥メモリセルを含む当
   該メモリアレイブロック（ブロックＡ）以外の任意のメ
   モリアレイブロック(ブロックＢとする)に配備されたア
   ドレス比較回路に上記欠陥メモリセルに接続されている
   ワード線のアドレスをプログラムし、上記欠陥メモリセ
   ルに接続されているワード線に相当するアドレスが入力
   されたときには、ブロックＡにおいて上記欠陥メモリセ
   ルに接続されているワード線が選択され、欠陥メモリセ
   ルのデータがビット線、Ｙデコーダを経てセンスアンプ
   入力端まで伝達されるか、あるいはビット線を経てＹデ
   コーダ入力端まで伝達されるとともに、ブロックＢにお
   いて入力アドレスが上記プログラムされたアドレス比較
   回路と一致し、冗長デコーダを経て冗長ワードデコーダ
   により冗長ワード線が選択され、冗長メモリセルのデー
   タがビット線に読み出され、読み出されたデータはＹデ
   コーダを経てセンスアンプに入力され、ブロックＡにお
   いてセンスアンプおよび書き込み回路、あるいはＹデコ
   ーダがブロック非活性化信号発生回路により非活性化さ
   れて、ビット線に読み出されたデータがデータバスに出
   力されず、あるいはデータバスから書き込み回路、ビッ
   ト線を経てメモリセルに入力データが書き込まれること
   はなく、ブロックＢのセンスアンプおよび書き込み回
   路、あるいはセンスアンプ、書き込み回路、およびＹデ
   コーダは上記冗長デコーダの出力信号により活性化さ
   れ、冗長メモリセルのデータをセンスアンプにより増幅
   しデータバスへ出力しあるいはデータバスから書き込み
   回路を経て冗長メモリセルに入力データを書き込むこと
   により、欠陥メモリセルが冗長メモリセルに置き換えら
   れることを特徴とする半導体集積回路。
2. 【請求項２】半導体メモリを含む半導体集積回路であっ
   て、 （１）上記半導体メモリは複数個のメモリアレイブロッ
   クおよびすくなくとも１個の冗長メモリアレイブロック
   を有し、 （２）上記複数個のメモリアレイブロックはすくなくと
   も１個のメモリセルを、上記冗長メモリアレイブロック
   はすくなくとも１個の冗長メモリセルを有し、 （３）上記複数個のメモリアレイブロックには、上記メ
   モリセルに接続されるワード線を選択するためのワード
   デコーダ、メモリセルのデータを読み出すためのビット
   線、およびビット線を選択するＹデコーダを有し、 （４）上記冗長メモリアレイブロックには、上記冗長メ
   モリセルに接続される冗長ワード線を選択するための冗
   長ワードデコーダ、冗長メモリセルのデータを読み出す
   ための冗長ビット線、および冗長ビット線を選択する冗
   長Ｙデコーダを有し、 （５）上記複数個のメモリアレイブロックのそれぞれに
   対して、Ｙデコーダにより選択されたビット線の信号を
   増幅するセンスアンプおよび入力データをビット線に書
   き込むための書き込み回路が配備され、 （６）上記冗長メモリアレイブロックには、冗長Ｙデコ
   ーダにより選択された冗長ビット線の信号を増幅するセ
   ンスアンプ、入力データを冗長ビット線に書き込むため
   の書き込み回路、および上記複数個のメモリアレイブロ
   ックのいずれかにおいて欠陥メモリセルが存在すると
   き、上記欠陥メモリセルを冗長メモリセルに置き換える
   ために上記欠陥メモリセルに接続されているビット線の
   アドレスをプログラムするためのアドレス比較回路およ
   び上記アドレスをデコードする冗長デコーダが配備さ
   れ、 上記複数個のメモリアレイブロックに欠陥メモリセルを
   含まない場合には、上記ワードデコーダにより一本のワ
   ード線が選択され、またＹデコーダにより少なくとも一
   組のビット線が選択され、上記複数個のメモリアレイブ
   ロックのセンスアンプあるいは書き込み回路が選択さ
   れ、センスアンプによりビット線信号が増幅されデータ
   バスへメモリセルデータの読み出しが行われ、あるいは
   データバスからビット線へ入力データの書き込みが行わ
   れ、 上記複数個のメモリアレイブロックのいずれかのメモリ
   アレイブロック(ブロックＡとする)に欠陥メモリセルを
   含む場合には、上記冗長メモリアレイブロック(ブロッ
   クＢとする)に配備されたアドレス比較回路に上記欠陥
   メモリセルに接続されているビット線のアドレスをプロ
   グラムし、上記欠陥メモリセルに接続されているビット
   線に相当するアドレスが入力されたときには、ブロック
   Ａにおいて欠陥メモリセルのデータがビット線、Ｙデコ
   ーダを経てセンスアンプ入力端まで伝達されるか、ある
   いはビット線を経てＹデコーダ入力端まで伝達されると
   ともに、ブロックＢにおいて入力されたアドレスが上記
   プログラムされたアドレス比較回路と一致し、上記アド
   レスが冗長デコーダによりデコードされ、冗長ワードデ
   コーダを活性化させて冗長ワード線が選択され、冗長メ
   モリセルのデータが冗長ビット線に読み出され、読み出
   されたデータは冗長Ｙデコーダを経てセンスアンプに入
   力され、ブロックＡのセンスアンプおよび書き込み回
   路、あるいはＹデコーダは非活性化されてデータバスに
   データを出力せずあるいはデータバスからメモリセルに
   書き込みが行われず、ブロックＢのＹデコーダ、センス
   アンプ、および書き込み回路は上記冗長デコーダの出力
   信号により活性化されて、冗長メモリセルデータを増幅
   しデータバスへ出力し、あるいはデータバスから書き込
   み回路、冗長ビット線を経て冗長メモリセルに入力デー
   タを書き込むことにより、欠陥メモリセルが冗長メモリ
   セルに置き換えられることを特徴とする半導体集積回
   路。
3. 【請求項３】半導体メモリを含む半導体集積回路であっ
   て、 （１）上記半導体メモリは複数個のメモリアレイブロッ
   クおよびすくなくとも１個の冗長メモリアレイブロック
   を有し、 （２）上記複数個のメモリアレイブロックはすくなくと
   も１個のメモリセルを、上記冗長メモリアレイブロック
   はすくなくとも１個のメモリセルとすくなくとも１個の
   冗長メモリセルを有し、 （３）上記複数個のメモリアレイブロックには、上記メ
   モリセルに接続されるワード線を選択するためのワード
   デコーダ、メモリセルのデータを読み出すためのビット
   線、およびビット線を選択するＹデコーダを有し、 （４）上記冗長メモリアレイブロックには、上記メモリ
   セルおよび冗長メモリセルに接続されるワード線を選択
   するためのワードデコーダ、メモリセルのデータを読み
   出すためのビット線、ビット線を選択するＹデコーダ、
   および冗長メモリセルのデータを読み出すための冗長ビ
   ット線、冗長ビット線を選択する冗長Ｙデコーダを有
   し、 （５）上記複数個のメモリアレイブロックのそれぞれに
   対して、Ｙデコーダにより選択されたビット線の信号を
   増幅するセンスアンプおよび入力データをビット線に書
   き込むための書き込み回路が配備され、 （６）上記冗長メモリアレイブロックに対して、Ｙデコ
   ーダにより選択されたビット線あるいは冗長Ｙデコーダ
   により選択された冗長ビット線の信号を増幅するセンス
   アンプ、入力データをビット線あるいは冗長ビット線に
   書き込むための書き込み回路、および欠陥メモリセルに
   接続されているビット線のアドレスをプログラムするた
   めのアドレス比較回路および上記アドレスをデコードす
   る冗長デコーダが配備され、 上記複数個のメモリアレイブロックおよび冗長メモリセ
   ルアレイ内のメモリセルに欠陥メモリセルを含まない場
   合には、上記ワードデコーダにより一本のワード線が選
   択され、またＹデコーダによりすくなくとも一組のビッ
   ト線が選択され、当該メモリアレイブロックあるいは冗
   長メモリアレイブロックにおいてセンスアンプおよび書
   き込み回路が選択され、データバスへビット線信号の読
   み出しが行われ、あるいはデータバスからビット線へ書
   き込みが行われ、 上記複数個のメモリアレイブロック(ブロックＡとする)
   に欠陥メモリセルを含む場合には、上記冗長メモリアレ
   イブロック(ブロックＢとする)に配備されたアドレス比
   較回路に上記欠陥メモリセルに接続されているビット線
   のアドレスをプログラムし、上記欠陥メモリセルに接続
   されているビット線が選択されたときには、ブロックＡ
   において欠陥メモリセルのデータがビット線、Ｙデコー
   ダを経てセンスアンプ入力端まで伝達されるか、あるい
   はビット線を経てＹデコーダ入力端まで伝達されるとと
   もに、ブロックＢにおいて上記入力アドレスすなわち上
   記欠陥メモリセルに接続されているビット線のアドレス
   が上記プログラムされたアドレス比較回路と一致し、上
   記入力アドレスが冗長デコーダによりデコードされ、冗
   長デコーダの出力信号によりワードデコーダを活性化さ
   せて一本のワード線が選択されると共に、上記冗長デコ
   ーダ出力により冗長Ｙデコーダが活性化され冗長メモリ
   セルのデータが冗長ビット線に読み出され、読み出され
   たデータは冗長Ｙデコーダを経てセンスアンプに入力さ
   れ、ブロックＡのセンスアンプおよび書き込み回路、あ
   るいはＹデコーダはブロック非活性化信号発生回路によ
   り非活性化されてデータバスにデータを出力せずあるい
   はデータバスより入力データの書き込みを行うことがで
   きず、ブロックＢのセンスアンプおよび書き込み回路は
   上記冗長デコーダの出力信号により活性化されて、冗長
   ビットに読み出された冗長メモリセルのデータを増幅し
   てデータバスへ出力し、あるいはデータバスから書き込
   み回路を経て冗長ビット線に入力データを書き込むこと
   により、欠陥メモリセルが冗長メモリセルに置き換えら
   れ、 上記冗長メモリアレイブロック内のメモリセル中に欠陥
   メモリセルを含む場合には、上記冗長メモリアレイブロ
   ックに配備されたアドレス比較回路に上記欠陥メモリセ
   ルに接続されているビット線のアドレスをプログラム
   し、上記欠陥メモリセルに接続されているビット線に相
   当するアドレスが入力されたときには、上記冗長メモリ
   アレイブロックにおいて欠陥メモリセルのデータがビッ
   ト線を経てＹデコーダ入力端まで伝達されるとともに、
   上記冗長メモリアレイブロックブロックにおいて入力ア
   ドレスすなわち上記欠陥メモリセルに接続されているビ
   ット線のアドレスが上記プログラムされたアドレス比較
   回路と一致し、上記アドレスが冗長デコーダによりデコ
   ードされ、冗長デコーダの出力信号により冗長Ｙデコー
   ダが活性化され冗長ビット線に読み出された冗長メモリ
   セルのデータが、冗長Ｙデコーダを経てセンスアンプに
   入力され、上記冗長メモリアレイブロックブロックのＹ
   デコーダはブロック非活性化信号発生回路により非活性
   化されてデータバスに欠陥メモリセルのデータを出力せ
   ずあるいはデータバスより欠陥メモリセルに入力データ
   の書き込みを行うことができず、かわりに冗長ビット線
   データを増幅してデータバスへ出力しあるいはデータバ
   スから書き込み回路を経て冗長ビット線に入力データを
   書き込むことにより、欠陥メモリセルが冗長メモリセル
   に置き換えられることを特徴とする半導体集積回路。
4. 【請求項４】請求項１から請求項３までのいずれかに記
   載の半導体集積回路であって、特に上記半導体メモリが
   複数ビットを同時に書き込みおよび読み出し可能な半導
   体メモリであることを特徴とする半導体集積回路。
5. 【請求項５】請求項２もしくは請求項３に記載の半導体
   集積回路であって、特に上記半導体メモリが複数ビット
   を同時に書き込みあるいは読み出し可能な半導体メモリ
   であり、欠陥メモリセルを含むビット線を冗長ビット線
   に置き換える際に、上記書き込み読み出しが可能な全ビ
   ットについて置き換えを行うことを特徴とする半導体集
   積回路。
6. 【請求項６】請求項２もしくは請求項３に記載の半導体
   集積回路であって、特に上記半導体メモリが複数ビット
   を同時に書き込みあるいは読み出し可能な半導体メモリ
   であり、欠陥メモリセルを含むビット線を冗長ビット線
   に置き換える際に、上記同時に書き込み読み出しが可能
   なビットのうち一部について置き換えを行うことを特徴
   とする半導体集積回路。
7. 【請求項７】請求項２から請求項６までのいずれかに記
   載の半導体集積回路であって、特にアドレス比較回路
   に、欠陥メモリセルに接続されているビット線のＹアド
   レスに加えて、ワード線選択アドレスのうちの一部の上
   位Ｘアドレスをもプログラムすることにより、上記ビッ
   ト線に接続されているメモリセルのうち欠陥メモリセル
   を含む一部のメモリセルを冗長メモリセルにて置き換え
   ることにより欠陥救済をおこなうことを特徴とする半導
   体集積回路。