CN100454436C - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置，既控制由于冗余元件引起的电路面积增大，又可得到救助效率优良的冗余救助方法。在半导体存储装置中，设置了具有各自交错的复数个字线及复数个位线对(BL，/BL)、设置在各字线和位线对的每一个交叉部分上的复数个存储单元(17)、并且与各个位线对对应设置的具有复数个读取放大器(18)的复数个存储块(11)。设置了在各存储块(11)上介于开关晶体管(16)连接的复数个共通数据总线对DB，/DB，对各存储块11介于各共通数据总线对进行读出操作及写入操作的读写放大器14，设置了各共同数据总线对介于各自开关晶体管电连接的SRAM元件(19)。

Description

半导体存储装置
技术领域
本发明涉及包括动态型随机存取器(Dynamic Random Access Memory)的半导体装置。
背景技术
存储容量相对大的动态型随机存取器(亦简称为DRAM)装置，在它的制造工序中在存储元件生成不良的元件时用准备的预备存储元件置换不良元件以至补救，也就是冗余的补救技术被一般的使用，由此提高了制造工程的成品率。
至今为止冗余的补救技术中有各种各样的方式，但是其中特别采用了以下的三种方式。
第1，配置预备用行(字线)及列(位线或者是数据线)等的线，包含不良存储器的行或者是列线用预备线置换的线系冗余方式、
第2，用任意的方块单位准备预备用存储元件，以方块单位用预备元件置换不良元件的方块冗余方式、
第3，以一位单位置换位冗余方式。
在这当中，由于配置预备存储元件电路面积的空设(overhead)、救助的灵激活，例如对于扩散层的形成工序或者是元件的形成工序等工序中发生的少数位不良或者是在金属配线的形成工序等工序中发生的线不良的救助，还要考虑控制冗余救助的控制电路自身的复杂性等，作为第1救助方式的线系救助方式有利性最高，在现实中也被广泛应用。
(第1以前例)
以下，作为第1以前例，说明线冗余方式之一的行冗余方式。所谓的行冗余方式是置换字线进行冗余救助的方式。
图5，是表示第1以前例，采用行冗余方式的动态型随机存取器装置的方块构成图。
如图5所示，以前的动态型随机存取器装置，各自具有存储元件部分101、冗余字线102及由读取放大列103构成的复数个存储块100、从各存储元件部分101进行数据的读出或者是写入的读写(R/W)放大器104、进行与外部的数据的输出入的数据输出入(I/O)缓冲器105、进行比较外部输入的输入地址和已经检出的不良地址的比较电路107。
各个存储块100中的读取放大列103和读写放大器104，通过复数根共同的数据总线106电连接。
在此，输入地址和不良地址输入比较电路107，输入地址与不良地址一致的话选择各存储块100中的冗余字线102，若是不一致的话选择属于存储元件部分101的字线。
这样的在每一个存储块100上设置冗余字线102的方法，方块数增加且与其成正比的冗余字线102也增加，为此就出现了电路面积增大的问题。
还有，为了谋求高速化和低电耗，分割存储块100并减少每单位块的存储元件数量的方法是有效的，但是，这种情况也是在每一个存储块100上设置冗余字线102，电路面积增大的缺点变大。
还有，在各个存储块100内不设置冗余字线102，而是设置其他的冗余存储块的情况下，也因为动态型随机存取器元件中必须有读取放大器，也就增大了与读取放大器相应的电路面积。
(第2以前例)
接下来，作为第2以前例，是采用位冗余方式的动态型随机存取装置(例如，参照专利文献1)。根据专利文献1，各存储块内包含的读取放大列，以及行解码器和列解码器区域的一部分作为SRAM冗余元件，进行着元件单位的置换。
(发明所要解决的课题)
上述第1的以前例所涉及的动态型随机存取装置的冗余救助技术，因为在每一个存储块100上设置了冗余字线102，电路面积的增大变得显著，就有救助效率差的问题。
还有，上述第2的以前例所涉及的动态型随机存取装置的冗余救助技术，是位冗余方式，无法救助线系的不良。还有，伴随着工序的精细化，专利文献1所示的区域上确保配置SRAM元件空间就变得困难的问题。在这以上，工艺程序成熟的情况下，每一个存储块上配置冗余SRAM元件的方法救助效率降低是没有办法的。
发明内容
本发明，其目的是鉴于上述以前的问题，既控制由于冗余元件引起的电路面积增大，又可得到救助效率优良的冗余救助方法。
(专利文件1)
特开2002-298596号公报。
(解决课题的方法)
为达成上述目的，本发明是将半导体装置构成为设置共有复数个存储块介于选择开关连接于共同数据总线的可能保持数据的门闩电路。
具体地讲，本发明所涉及的半导体存储装置，包括：具有各自相互交错的复数个字线及复数个位线对、设置在各字线和位线对的每一个交叉部分上的复数个存储单元、以及与各个位线对对应设置的具有复数个读取放大器的复数个存储块、分别介于选择开关与各存储块电连接的复数个共同数据总线、以及分别介于选择开关与各共同数据总线电连接的门闩电路。
根据本发明的半导体存储装置，因为包括分别介于选择开关与各共同数据总线电连接的门闩电路，在存储块上生成的不良字线及存取该字线的存储元件可以与该门闩电路置换。因此，与以前的在各个存储块中配置预备元件(冗余元件)的构成，或者是动态型随机存取器的冗余块配置的构成相比，可以控制电路面积的增大。还有，因为门闩电路通过共同数据总线被共有，不良字线无论在哪一个存储块上生成都可以和门闩电路置换，所以提高了救助效率。
在本发明的半导体存储装置中，最好的是门闩电路为静态随机存取电路(SRAM电路)。这样做的话，因为动态型随机存取器的工序世代和同一工序世代可以使用静态随机存取元件(SRAM元件)，电路面积的削减和总图布置工时数的削减就为可能。
在本发明的半导体存储装置中，最好的是，门闩电路只设置与各存储块在一个存取周期内被激活的读取放大器的个数相同的个数。这样做的话，相当于一个行(位线)的数据可由门闩电路存储。
还有，本发明的半导体存储装置中，最好的是，门闩电路只设置与共同数据总线的个数相同的个数。就是这样做，相当于一个行(位线)的数据可由门闩电路存储。
本发明的半导体存储装置中，最好的是，门闩电路配置为与各读取放大器相同的配置类型。这样做的话，因为在门闩电路的配置上可借用各个存储块中读取放大器的配置类型，提高了门闩电路的配置(总图配置)效率。
本发明的半导体存储装置，还包括介于共同的数据总线对复数个存储块进行读出操作以及写入操作的读写放大器，最好的是，门闩电路配置在存储块和读写放大器之间。这样做的话，因为门闩电路与读写放大器接近配置，门闩电路的高速读取就成为了可能。
本发明的半导体存储装置中，最好的是，复数个位线对、复数个字线以及复数个共同数据总线具有至少由三层构成的多层配线构造。使用这样的多层配线构造，可以确实削减芯片的面积。
本发明的半导体存储装置，还包括比较从外部输入的外部地址值和预先编程了的程序地址值的比较电路，最好的是，在激活时比较外部地址值和程序地址值，当比较值一致时，选择门闩电路以取代选择与外部地址值对应的读取放大器。这样做的话，确实可以将门闩电路做为冗余电路进行置换。
这种情况下，本发明的半导体存储装置，还包括与比较处理外部地址和程序地址同时进行解码的外部地址解码电路，最好的是，比较电路在选择与外部地址对应于的读取放大器或者是门闩电路以前完成比较处理。这样做的话，即便是在选择了门闩电路作为冗余元件列的情况下，高速读取也是可能的。
还有，在包括比较电路的情况下，最好的是，存储块中由外部地址指定的字线及读取放大器不拘泥于比较电路输出的比较结果而被激活。这样做的话，即便是在由程序地址选择了门闩电路的情况下，高速读出操作及写入操作也是可能的。
还有，在包括比较电路的情况下，最好的是，存储块中由外部地址指定的字线不拘泥于比较电路输出的比较结果而被激活，且外部地址指定的读出放大器就是在比较电路输出的比较结果为“真”的情况下也不被激活。这样做的话，由程序地址选择了门闩电路的情况下，因为由外部地址指定的读取放大器不被激活，就可以削减由读取操作而引起的电力消费。
还有，在包括比较电路的情况下，本发明的半导体存储装置，还包括：为更新复数个存储元件中存储的数据的更新操作，生成内部地址的内部地址生成电路；在更新操作时，选择对应于由内部地址生成电路所生成的更新地址的字线的选择电路，在更新操作时，最好的是，门闩电路不拘泥于更新地址和程序地址的比较结果而不被选择。这样做的话，即便是门闩电路作为冗余电路进行置换的情况下，可以没有障碍地进行更新操作。
这种情况下，最好的是，存储块中由更新地址指定的读取放大器，在更新地址与程序地址的比较结果一致时不被激活。这样做的话，可以削减由更新操作引起的电力消费。
还有，在包含比较电路的情况下，最好的是，程序地址由熔丝元件程序化。这样做的话，通过物理的切断熔丝元件，就可以容易且确实地生成程序地址。
还有，在包含比较电路的情况下，最好的是，程序地址由不易消存储元件程序化。这样做的话，由于可以电生成程序地址，与物理的程序化相比可以简化制造工序。
还有，在包含比较电路的情况下，当第1强制切换信号被激活时，最好的是，不拘泥于从比较电路输出的比较结果不选择与外部地址对应的读取放大器，而强制选择门闩电路。这样做的话，预先检查由于门闩电路引起的冗余元件自身是否不良就成为可能。
还有，在包含比较电路的情况下，当第2强制切换信号激活时，最好的是，不拘泥于从比较电路输出的比较结果不选择门闩电路，而强制选择与外部地址对应的读取放大器。这样做的话，可以将地址程序的状态返回到程序化前的状态。特别是采用物理程序化时，在制造工序中对不良的解析是有效的。
附图说明
图1，是表示本发明的第1实施方式所涉及的半导体存储装置的方块图。
图2，是表示本发明的第1实施方式所涉及的半导体存储装置中读出动作时的时刻图。
图3，是表示本发明的第1实施方式所涉及的半导体存储装置中写入动作时的时刻图。
图4，是表示本发明的第2实施方式所涉及的半导体存储装置的方块图。
图5，是表示第1以前例所涉及的采用行冗余方式的DRAM装置的方块图。
(符号说明)
11    存储块                  36B    第2切换电路
12    第1门闩块               37A    第1TEST电路
13    第2门闩块               37B    第2TEST电路
14    读写放大器              38    转换电路
15    数据输出入缓冲器        WL    字线
16    开关晶体管(选择开关)    BL，/BL    位线对
17    存储单元                DB，/DB    共同数据总线
18    读出放大器              BLK    块选择线
19    SRAM元件(门闩电路)      RT1    第1选择线
20    行解码器                RT2    第2选择线
21    读出放大器激活控制电路  61A    一致检出结果信号
22    数据总线连接控制电路    61B    一致检出结果信号
30    更新地址发生电路        62A    一致检出结果信号
31    选择器                  62B    一致检出结果信号
32    地址门闩电路            CMP1    第1救助信号
33    前置解码器              CMP2    第2救助信号
34    控制电路                CMPALL    非救助信号
35A    第1比较电路            BLKSEL    块选择信号
35B    第2比较电路            WLSEL    字线选择信号
36A    第1切换电路            SE    读出启动信号
DBE       数据总线启动信号    /REFE   更新内部信号
Ext.ADDR  外部地址信号        PRG1    第1程序地址信号
Int.ADDR  内部地址信号        PRG2    第2程序地址信号
/CE       芯片启动信号        DIS     切换复原信号
CLK       时钟信号            TEST    第1强制切换信号
/WE       写入启动信号        TEST2   第2强制切换信号
/REF      更新信号
具体实施方式
(第1实施方式)
参照图面说明本发明的第1实施方式。
图1，是表示本发明的第1实施方式所涉及的半导体存储装置的方块图。
如图1所示，第1实施方式所涉及的半导体存储装置，包括：各自沿列方向配置的，复数个存储块11、冗余救助用第1门闩块12及第2门闩块13、对各存储块11进行读取及写入数据的读写放大器14、控制数据输入输出的数据输出入缓冲器。
读写放大器14，与复数个存储块11、第1门闩块12及第2门闩块13介于各个开关晶体管16通过共同数据总线对DB，/DB电连接。
各存储块11上，配置了与共同数据总线对DB，/DB同方向延伸的复数个位线对BL，/BL、以及，与复数个位线对BL，/BL交叉方向，也就是沿着行方向上延伸的复数个字线WL。
在各字线WL和各位线对BL，/BL的交叉部位上设置了存储单元17。各存储单元17，是由栅极与字线WL连接的选择晶体管和由该选择晶体管控制来自外部的读取的电容构成的。
在存储块11上的各位线对BL，/BL的一端连接了读取放大器18。读取放大器18，是由各自并列连接的两组p型晶体管及两组n型晶体管制成。一组p型晶体管及一组n型晶体管的源极共同连接在位线BL上，且各栅极共同连接在位线的互补线/BL上。还有，另一组p型晶体管及另一组n型晶体管的源极与共同的位线互补线/BL连接，且各栅极与共同的位线BL相连。
第1门闩块12和第2门闩块13，包含各自由两组转换器触发(flip-flop)连接制成的作为门闩电路的静态随机存取存储(SRAM＝Static RandomAccess Memory)元件19。在此，静态随机存取存储电路19，最好的是与各读取放大器18配置为相同配置类型。
各存储块11上，连接着：各自有选择地激活复数个由AND电路制成的字线WL的行解码器20、激活读取放大器18的读取放大器激活控制电路21、介于块选择线BLK及开关晶体管16与共同数据总线对DB，/DB连接且由AND电路制成的数据总线连接控制电路22。
还有，与存储块11相同，在第1门闩块12和第2门闩块13上也设置了数据总线连接控制电路22，数据总线连接控制电路22的各个输出终端介于第1选择线RT1或者是第2选择线RT2和开关晶体管16与共同数据总线对DB，/DB各自连接。
读取放大器激活控制电路21，是由：漏极与构成读取放大器18的两组n型晶体管的漏极相连、源极接地、栅极接收AND电路输出的n型晶体管，以及漏极与构成读取放大器18的两组p型晶体管的漏极相连、源极与电源相连、栅极介于变换电路接收AND电路的输出的p型晶体管所组成。
以下，说明地址控制系统电路及操作时刻控制系统电路。
(上述电路)设置了：输出在进行更新操作的时候输出生成内部地址信号Int.ADDR的更新地址发生电路30；选择内部地址信号Int.ADDR或者由外部输入的外部地址信号Ext.ADDR中的任何一个的选择器31；更新选择了的地址信号的地址更新电路32；前置解码更新了的地址信号的前置解码器33；向这些选择器31、地址更新电路32、前置解码器33输出各种控制信号的控制电路34；以及救助不良字线的冗余救助用地址上设置了：输出比较预先检测出程序化了的第1程序地址信号PRG1和与来自地址更新信号电路32的地址信号的第1比较电路35A；与第1程序地址信号PRG1同样输出比较预先检测出程序化了的第2程序地址信号PRG2和与来自地址更新信号电路32的地址信号的第2比较电路35B。
控制电路34，接收从外部输入的控制操作时刻的时钟信号CLK，切换操作形式的芯片启动信号/CE，允许写入操作的写入启动信号/WE，以及更新各存储元件17的更新信号/REF。对选择器31输出切换内部地址信号Int.ADDR和外部地址信号Ext.ADDR的更新内部信号/REFE。还有，控制电路34，对前置解码器33输出字线驱动时机信号WD，对读取放大器激活控制电路21输出读取启动信号SE，对数据总线连接控制电路22输出数据总线启动信号DBE。
在此，如芯片起动信号/CE等那样在信号名称的前面加上的“/”，是表示该信号在低电平时有意义，即表示为低激活信号。
前置解码器33，对行解码器20、读取放大器激活控制电路21及数据总线连接控制电路22输出选择存储块11的块选择信号BLKSEL，还向行解码器20输出选择字线WL的字线选择信号WLSEL。
第1比较电路35A，比较第1程序地址信号PRG1和来自地址门闩电路32的地址信号，将比较的结果作为一致检出结果信号61A输出。输出的一致检出结果信号61A，被输入到附有逆向终端的由AND电路制成的第1切换电路36A的正向。
在第1切换电路的逆向输入终端上，输入切换复原信号DIS，当这个切换复原信号DIS处于高电平时输出常处于低电平的一致检出结果信号62A。
由OR电路制成的第1TEST电路37A，在一端的终端上接收一致检出结果信号62A，另一端的输入终端上接收第1强制切换信号TEST，将其输出第1救助信号CMP1输出给第1门闩块12的数据总线连接控制电路22。
同样，第2比较电路35B，比较第2程序地址信号PRG2和来自地址门闩电路32的地址信号，将比较的结果作为一致检出结果信号61B输出。一致检出结果信号61B，经过第2切换电路36B及第2TEST电路37B，作为第2救助信号CMP2输入给第2门闩块13的数据总线连接控制电路22。
第1救助信号CMP1及第2救助信号CMP2同处于低电平的时候，第1门闩块12及第2门闩块13不与共同数据总线对DB，/DB连接，而为使各存储块11与共同数据总线对DB，/DB连接，设置了向各存储块11的数据总线连接控制电路22输出生成的高电平非救助信号CMPALL的并由NOR电路制成的变换电路38。
接下来，说明数据读出及写入时的字线WL的选择操作。
首先，因为操作方式不是更新方式，在控制电路上输入高电平的表示非激活状态的更新信号/REF，因此对选择器31也输出高电平的非激活状态的更新内部信号/REFE。输入了这个非激活状态的更新内部信号/REFE的选择器31，选择并行(parallel)输入的外部地址信号Ext.ADDR，所选择的地址信号介于地址门闩电路32输入给前置解码器33。
其次，接受了外部地址信号Ext.ADDR和字线驱动时机信号WD的前置解码器33，将并行的块选择信号BLKSEL输出给行解码器20、读取放大器激活控制电路21及数据总线连接控制电路22，还将并行的字线选择信号WLSEL输出给行解码器20。
行解码器20，解码处理输入的块选择信号BLKSEL及字线选择信号WLSEL，选择从复数个存储块11中指定的一条字线WL。与此同时，在读取放大器激活控制电路21中，由来自前置解码器31的高电平块选择信号BLKSEL、来自控制电路34高电平读取启动信号SE激活读取放大器18。
在第1比较电路35A上，输入地址门闩电路32输出的外部地址信号Ext.ADDR和预先准备好的冗余救助用第1程序地址信号PRG1，输出比较结果不一致时成为低电平，而比较结果一致时则成为高电平的一致检出信号61A。
接收了一致检出信号61A的第1切换电路36A，在切换复原信号DIS处于低电平非激活状态下，输出保持了输入的一致检出信号61A的信号电平的一致检出信号62A。
还有，接受了一致检出信号62A的第1TEST电路37A，当第1强制切换信号TEST的信号电平处于低电平非激活状态下，输出保持了输入的一致检出信号62A的信号电平原样的第1救助信号CMP1。第2比较电路35B也同样。
在此，例如，当第1救助信号CMP1和第2救助信号CMP2同时处于低电平的情况下，也就是外部地址信号Ext.ADDR与第1及第2程序地址信号PRG1、PRG2的任何一个都不一致时，从变换电路38输出的非救助信号CMPALL成为高电平，由从前置解码器33输出的块选择信号BLKSEL和从控制电路34输出的数据总线启动信号DBE共同控制块选择线BLK的电位。因此，这些块选择信号BLKSEL及数据总线启动信号DBE都处于高电平的情况下，块选择线BLK过度到高电平开关晶体管16变成接通状态，对应的存储块11就变成与共同数据总线对DB，/DB电连接的状态。且，这种情况下，因为第1选择线RT1及第2选择线RT2同处于低电平，第1门闩块12及第2门闩块13不会同时与共同数据总线对DB，/DB电连接。
与此相反，例如，当来自第1比较电路35A的一致检出结果信号61A处于高电平时，也就是外部地址信号Ext.ADDR与第1程序地址信号PRG1一致时，因为第1救助信号CMP1成为高电平，输入到第1门闩块12的数据总线连接控制电路22，由高电平的数据总线启动信号DBE第1选择线RT1过渡到高电平，开关晶体管16变成接通状态，第1门闩块12就变得与共同数据总线对DB，/DB电连接。还有，来自第2比较电路35B的一致检出结果信号61B处于高电平时，第2门闩块13就与共同数据总线对DB，/DB电连接。且，这种情况下，因为从变换电路38输出的非救助信号CMPALL处于低电平，各存储块11的块选择线BLK也处于低电平，其结果，任何一个存储块11也不会同时与共同数据总线对DB，/DB电连接。
在此，切换复原信号DIS变成高电平被激活时，不拘泥于第1及第2比较电路35A、35B输出的一致检出结果信号61A、61B的值，第1及第2切换电路36A、36B输出的一致检出结果信号62A、62B变成低电平。因此，第1及第2TEST电路37A、37B输出的第1及第2救助信号CMP1、CMP2处于低电平且非救助信号CMPALL变为高电平，所以，将各存储块11与共同数据总线对DB，/DB强制性电连接。根据这样的构成，因为可以将各程序地址PRG1、PRG2的程序化状态复原到程序化前的状态，特别是采用物理程序化的情况，对制造中的不良解析有效。
还有，例如，输入第1TEST电路37A的第1强制切换信号TEST变成高电平被激化的情况下，不拘泥于第1比较电路35A输出的一致检出结果信号61A的值，来自第1TEST电路37A的第1救助信号CMP1变成高电平。其结果，第1门闩块12被强制连接到共同数据总线对DB，/DB上。同样，输入第2TEST电路37B的第2强制切换信号TEST2设定成高电平的情况下，不拘泥于第2比较电路35B输出的一致检出结果信号61B的值，第2门闩块13被强制连接到共同数据总线对DB，/DB上。根据这样的构成，预先检查冗余救助用SRAM电路19自身是否不良就成为可能。
如以上的说明，第1实施方式所涉及的半导体存储装置，可以切换由外部地址信号Ext.ADDR指定的字线WL和由第1程序地址信号PRG1或者是第2程序地址信号PRG2指定的第1选择线RT1或者是第2选择线RT2。因此，作为第1程序地址信号PRG1及第2程序地址信号PRG2，可以预先设定不良字线的地址和进行行冗余方式的不良字线的救助。
且，第1实施方式中，设置了第1比较电路35A及第2比较电路35B两个比较电路，但并不只限于此，设置一个或者是三个以上比较电路亦可。
还有，尽管图中没有表示，特定不良字线的地址设定，只要使用熔丝元件，物理程序化是可能的，还有，只要使用不易消存储元件，电程序化是可能的。
还有，最好的是，具有由包含复数个位线对BL，/BL的配线层、包含复数个字线WL的配线层、包含复数个共同数据总线DB，/DB的配线层所制成的多层配线构成。
(读出操作)
以下，基于图1及图2说明第1实施方式所涉及的半导体存储装置的读出操作的操作时刻。
图2，是表示半导体存储装置中读出动作时的时刻图。
如图2所示，首先设定输入控制电路34的芯片启动信号/CE为低电平激活状态，各存储块11及周围的电路组为激活状态。这时，允许写入操作的写入启动信号/WE及更新信号/REF固定在高电平非激活状态。
其后，由时钟信号的启动，开始对外部地址信号Ext.ADDR的解码处理。
由前置解码器33的解码，与外部地址信号Ext.ADDR对应的存储块11中块选择信号BLKSEL及字线选择信号WLSEL的电位变成高电位，所选择的字线WL过渡到高电位。与此同时，由各比较电路35A、35B，开始比较外部地址信号Ext.ADDR和各程序地址信号PRG1、PRG2的比较处理。比较结果一致时，第1救助信号CMP1或者是第2救助信号CMP2的电位上升。相反，比较结果不一致时，各救助信号CMP1、CMP2的电位降至低电平成为非激活状态，自反转电路38输出的输出信号成为高电平而被激活。
其后，由于指定的字线WL的电位上升，控制电路34输出的读取启动信号SE的电位上升。通过这个块选择信号BLKSEL及读取启动信号SE过渡到高电平，所对应的读取放大器18被激活。还有，由于指定的字线WL的电位上升，存储块18的选择晶体管变为低阻抗，与该选择晶体管连接的位线对BL，/BL的电位差渐渐增大。由与这个位线对BL，/BL连接且激活了的读取放大器18，在开关晶体管16的漏极上积累了指定存储单元的数据(电荷)。
接下来，读取启动信号SE的电位上升到高电平后，控制电路34输出的数据总线启动信号DBE的电位上升。到这个阶段为止，因为块选择信号BLKSEL和各救助信号CMP1、CMP2的任何一个过渡到所规定的电位，由外部地址信号Ext.ADDR指定的字线WL或者是各选择线RT1、RT2的选择处理已经完成。
因此，根据第1实施方式所涉及的半导体存储装置，选择了字线WL时，开闭位线对BL，/BL和共同数据总线对DB，/DB之间的开关晶体管16由数据总线连接控制电路22变为接通状态时马上向共同数据总线对DB，/DB读出积存在该开关晶体管16的漏极上的数据，读出的数据经过读写放大器14输出给数据输出缓冲器15。
与此相对，例如，第1救助信号CMP1变成高电平，选择第1选择线RT1时，包含第1门闩块12的开关晶体管16变为接通状态，决定不读取保存在门闩电路19上的数据，通过共同数据总线对DB，/DB及读写放大器14输出给数据输出缓冲器15。
这样，根据第1实施方式，在数据读出时，因为由前置解码器33的字线WL的选择处理，以及，由各比较电路35A、35B的检出特定不良字线的冗余救助用地址的比较处理是并行的，所以可以高速进行各存储块11和各门闩块12、13的切换。
(写入操作)
接下来，基于附图说明第1实施方式所涉及的半导体存储装置的写入操作的操作时刻。
图3，是半导体存储装置中写入动作时的时刻图。
如图3所示，首先设定输入控制电路34的芯片启动信号/CE为低电平激活状态，各存储块11及周围的电路组为激活状态，且允许写入操作的写入启动信号/WE处于低电平激活状态。这时，更新信号/REF固定在高电平非激活状态。
其后，与读出操作同样，时钟信号的启动，开始对外部地址信号Ext.ADDR的解码处理。也就是，由前置解码器33解码，与外部地址信号Ext.ADDR对应的存储块11中块选择信号BLKSEL及字线选择信号WLSEL的电位变成高电位，所选择的字线WL过渡到高电位。与此同时，由各比较电路35A、35B，开始比较外部地址信号Ext.ADDR和各程序地址信号PRG1、PRG2的比较处理。比较结果一致时，第1救助信号CMP1或者是第2救助信号CMP2的电位上升。
其后，由于指定的字线WL的电位上升，控制电路34输出的读取启动信号SE的电位上升。通过这个块选择信号BLKSEL及读取启动信号SE过渡到高电平，所对应的读取放大器18被激活。还有，由于指定的字线WL的电位上升，存储块18的选择晶体管变为低阻抗，与该选择晶体管连接的位线对BL，/BL的电位差渐渐增大。
接下来，读取启动信号SE的电位上升到高电平后，控制电路34输出的数据总线启动信号DBE的电位上升。到这个阶段为止，因为块选择信号BLKSEL和各救助信号CMP1、CMP2的任何一个过渡到所规定的电位，由外部地址信号Ext.ADDR指定的字线WL或者是各选择线RT1、RT2的选择处理已经完成。
在此，选择了存储块11的字线WL时，包含在存储块11内的开关晶体管16一变为接通状态马上从数据输出入缓冲器15向读写放大器14通过共同数据总线对DB，/DB及位线对BL，/BL向所规定的存储元件17写入所希望的数据。
另一方面，选择了第1门闩块12时，包含在该第1门闩块12内的开关晶体管16一变为接通状态马上对门闩电路19，通过数据输出入缓冲器15向读写放大器14及共同数据总线对DB，/DB写入所希望的数据。
这样，在数据写入读出时，也因为由前置解码器33的字线WL的选择处理，以及，由各比较电路35A、35B的检出特定不良字线的冗余救助用地址的比较处理是并行的，所以可以高速进行各存储块11和各门闩块12、13的切换。
(更新操作)
接下来，说明第1实施方式所涉及半导体存储装置中数据更新时字线的选择操作。
更新时，向控制电路34输入低电平的激活了的更新信号/REF。由此，控制电路34对选择器31输出低电平的激活了的更新内部信号/REFE。选择器31，选择更新地址发生电路30输出的内部地址信号Int.ADDR，所选择的内部地址信号Int.ADDR，经过地址门闩电路32输入到前置解码器33。这时，由控制电路输出的数据总线启动信号DBE固定为低电平的非激活状态。
内部地址Int.ADDR，与读出或者是写入操作时的外部地址信号Ext.ADDR相同，进行解码处理及比较处理，在与各个程序地址信号PRG1、PRG2的任何一方都不一致时，非救助信号CMPALL变成高电平而被激活，与任何一方一致时变为低电平不被激活。
非救助信号CMPALL，被输入到各存储块11的数据总线连接控制电路22，但是因为其他信号的数据总线信号DBE为低电平，不拘泥于非救助信号CMPALL块选择线BLK为低电平原样。因此，存储块11不与共同数据总线对DB，/DB电连接。
接下来，由内部地址信号Int.ADDR指定的字线WL中进行数据的读出操作及其之后的写入操作，实行着数据的更新。
在此也是，选择第1门闩块12及第2门闩块13的第1选择线RT1及第2选择线RT2，如前所述那样因为数据总线启动信号DBE为非激活状态，所以不选择它们的任何一个。
这样，根据第1实施方式，更新操作时，不拘泥于各程序地址PRG1、PRG2和内部地址信号Int.ADDR的比较结果，对内部地址信号Int.ADDR指定的字线WL进行更新操作。
然而，各比较电路35A、35B，对输入的复数个地址值及与该地址值相同个数的程序地址值，因为能够由组合“异或”及“逻辑积分”演算容易地制作并且已为公众所知，在此省略其说明。
还有，关于更新地址发生电路30，可用计数方式简单地制作且亦为公众所知，在此同样省略其说明。
(第2实施方式)
以下，参照图面说明本发明第2实施方式。
图4，是表示本发明的第2实施方式所涉及的半导体存储装置的方块图。图4中，由于与图1所示构成要素相同的构成要素标以同一个符号，所以省略其说明，只说明与第1实施方式的不同点。
如图4所示，第2实施方式所涉及的半导体存储装置，其构成为从变换电路38输出的非救助信号CMPALL也输入到设置在每个存储块11上控制读取放大器18的读取放大器激活控制电路21中的构成。
第1实施方式采用了由外部地址信号Ext.ADDR或者是内部地址信号Int.ADDR指定的读取放大器18，是不拘泥于各比较电路35A、35B输出的救助信号CMP1、CMP2的值由块选择信号BLKSEL及读取启动信号SE激活的构成。
对此，第2实施方式所涉及的读取放大器18，不只受块选择信号BLKSEL及读取启动信号SE的控制，也受作为各程序地址PRG1、PRG2的比较结果的非救助信号CMPALL的值的控制。
也就是，外部地址信号Ext.ADDR或者是内部地址信号Int.ADDR与各程序地址PRG1、PRG2的值不一致时，因为各救助信号CMP1、CMP2同为低电平，变换电路38输出的非救助信号CMPALL为高电平，所以与第1实施方式一样，具有所指定的字线WL的存储块11的读取放大器18被激活。与此相对，外部地址信号Ext.ADDR或者是内部地址信号Int.ADDR与各程序地址PRG1、PRG2之一相一致时，各救助信号CMP1、CMP2任何一个为高电平而进行冗余救助时，非救助信号CMPALL为低电平，所以，具有所指定的字线WL的存储块11的读取放大器18不再被激活。
这样，根据第2实施方式，指定的地址对应的字线WL与各程序地址PRG1、PRG2一致时，与第1实施方式一样，将指定的字线WL与第1门闩块12中的第1选择线RT1或者是第2门闩块13中的第2选择线RT2切换就成为可能。
在此基础上，在选择了第1门闩块12或者是第2门闩块13时，包含在存储块11中的读取放大器18不会被激活，也包括更新时候，可以削减读取操作时的消耗电力。
(发明的效果)
根据本发明所涉及的半导体存储装置，为将在存储块上生成的不良字线及将读取该字线的存储元件与门闩电路置换，将冗余元件配置在存储块中的构成或者是由动态型随机存取器配置冗余块的构成相比可以控制电路面积的增大。还有，因为门闩电路通过共同数据总线被共有，无论不良字线发生在哪一块存储块中都能和门闩电路置换，所以提高了救助效率。

Claims (17)

1.一种半导体存储装置，其特征为：
包括：
复数个存储块，上述复数个存储块的每一个都具有互相交错的复数个字线及复数个位线对、设置在上述各字线和上述各位线对的每一个交叉部分上的复数个存储单元、以及与上述各个位线对所对应设置的复数个读取放大器，和
复数个共同数据总线，上述复数个共同数据总线分别经由第1选择开关与上述各存储块电连接，以及
至少一个门闩电路，上述门闩电路分别经由第2选择开关与上述各共同数据总线电连接，
通过第1选择开关和第2选择开关进行第1状态与第2状态之间的转换，
在上述第1状态下，上述共同数据总线与对应的复数个存储块连接，
在上述第2状态下，上述共同数据总线与至少一个门闩电路连接，
在上述第1状态下，上述第1选择开关导通而上述第2选择开关断开，在上述第2状态下，上述第1选择开关断开而上述第2选择开关导通。
2.根据权利要求1所述的半导体存储装置，其特征为：
上述门闩电路为静态随机存取电路。
3.根据权利要求1所述的半导体存储装置，其特征为：
上述门闩电路，只设置了与上述各存储块在一个存取周期内被激活的上述读取放大器的个数相同的个数。
4.根据权利要求1所述的半导体存储装置，其特征为：
上述门闩电路，只设置与上述共同数据总线的个数相同的个数。
5.根据权利要求1所述的半导体存储装置，其特征为：
上述门闩电路，配置为与上述各读取放大器相同的配置类型。
6.根据权利要求1所述的半导体存储装置，其特征为：
还包括介于上述共同数据总线向上述复数个存储块进行读出操作以及写入操作的读写放大器；
上述门闩电路，配置在上述存储块和读写放大器之间。
7.根据权利要求1所述的半导体存储装置，其特征为：
上述复数个位线对、上述复数个字线以及上述复数个共同数据总线具有至少由三层构成的多层配线构造。
8.根据权利要求1所述的半导体存储装置，其特征为：
还包括比较从外部输入的外部地址值和预先编程了的程序地址值的比较电路；
在激活时比较上述外部地址值和上述程序地址值，当比较值一致时，选择上述门闩电路取代选择与上述外部地址值对应的读取放大器。
9.根据权利要求8所述的半导体存储装置，其特征为：
还包括与比较处理上述外部地址和上述程序地址同时进行的解码上述外部地址的解码电路，以及
上述比较电路，在选择对应上述外部地址的读取放大器或者是上述门闩电路以前完成比较处理。
10.根据权利要求8所述的半导体存储装置，其特征为：
上述存储块中由上述外部地址指定的字线及读取放大器，不拘泥于上述比较电路输出的比较结果如何都被激活。
11.根据权利要求8所述的半导体存储装置，其特征为：
上述存储块中由上述外部地址指定的字线，不拘泥于比较电路输出的比较结果如何都被激活，且由上述外部地址指定的读出放大器，在从上述比较电路输出的比较结果是“真”时不被激活。
12.根据权利要求8所述的半导体存储装置，其特征为：
还包括为生成用以更新上述复数个存储单元所存储的数据的更新操作的内部地址的内部地址生成电路，和
在更新操作时，选择对应于由上述内部地址生成电路生成的更新地址的字线的选择电路；
在进行更新操作时，上述门闩电路，不拘泥于上述更新地址和程序地址的比较结果如何都不被选择。
13.根据权利要求12所述的半导体存储装置，其特征为：
上述存储块中由上述更新地址指定的读取放大器，在上述更新地址与上述程序地址的比较结果一致时不被激活。
14.根据权利要求8所述的半导体存储装置，其特征为：
上述程序地址由熔丝元件程序化。
15.根据权利要求8所述的半导体存储装置，其特征为：
上述程序地址由不易消存储元件程序化。
16.根据权利要求8所述的半导体存储装置，其特征为：
当第1强制切换信号被激活时，与上述外部地址对应的读取放大器，不拘泥于从上述比较电路输出的比较结果如何都不被选择，强制选择上述门闩电路。
17.根据权利要求8所述的半导体存储装置，其特征为：
当第2强制切换信号被激活时，上述门闩电路不拘泥于从比较电路输出的比较结果如何都不被选择，强制选择与上述外部地址对应的读取放大器。
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