CN101040343A

CN101040343A - 用于静态随机存取存储器的字线驱动器电路及其方法

Info

Publication number: CN101040343A
Application number: CNA2005800347232A
Authority: CN
Inventors: 斯科特·I·雷明顿; 詹姆斯·D·伯内特
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2004-11-18
Filing date: 2005-10-25
Publication date: 2007-09-19
Anticipated expiration: 2025-10-25
Also published as: JP2008521157A; WO2006055190A1; CN101040343B; US20060104107A1; KR101227291B1; US7085175B2; JP4988588B2; KR20070084313A

Abstract

静态随机存取存储器(14)，其具有正常操作模式和低电压操作模式。存储器阵列(15)包括连接到第一电源结点(V_DD)的用于接收电源电压的存储器单元(16)。多个字线驱动器连接到存储器阵列(15)的字线并连接到第二电源结点(37)。字线驱动器电压降低电路(36)具有连接到第一电源结点(V_DD)的输入和连接到第二电源结点(37)的输出，用于响应低电源电压信号，相对于在输入上的电压而降低在输出上的电压，由此改进存储器单元(16)的静态噪声容限。

Description

用于静态随机存取存储器的字线驱动器电路及其方法

技术领域

本发明大体涉及数据处理系统，更具体地涉及用于静态随机存取存储器(SRAM)的字线驱动器电路及其方法。

背景技术

静态随机存取存储器(SRAM)通常用在需要高速的应用中，例如在数据处理系统中的高速缓冲存储器中。SRAM经常被实现为以行或列组织的存储器单元的阵列。每个SRAM单元存储一位数据并被实现为一对反相器，该对反相器的输入和输出在差分存储结点处交叉连接。SRAM是“双稳态”的，也就是，其在两个可能的逻辑电平之一都是稳态。单元的逻辑状态由两个反相器输出的哪一个是逻辑高来确定，以及通过对适当的单元输入施加足够大小的电压和持续时间，可以对其改变状态。

现在用于嵌入式SRAM的很多应用需要在低功率模式下操作集成电路的同时存取存储器阵列的性能。然而，随着电源电压的降低，单元的静态噪声容限也降低。如果单元不具有充分的噪声容限，则当为了读取操作而访问单元时，存储在单元中的逻辑状态可能无意中被改变。这通常被称为“读取干扰”。

因此，需要的一种存储器以及操作该存储器的方法，允许具有充分静态噪声容限的、在较低电压下的操作。

附图说明

附图以部分示意性图的形式以及部分框图的形式来示出了根据本发明的数据处理系统。

具体实施方式

通常，本发明提供一种具有嵌入式SRAM的数据处理系统。在低功率操作模式下，提供给字线驱动器电路的电源电压被减少预定电压，以低于提供给存储器单元的电源电压。通过减少字线驱动器电压使之低于电源电压，对于低电压操作改善了存储器阵列的静态噪声容限。

附图以部分示意性图的形式以及部分框图的形式示出了根据本发明的数据处理系统10。数据处理系统10包括中央处理单元(CPU)12、存储器14、字线驱动器电源控制电路36、熔丝块电路64和寄存器72。存储器14包括存储器阵列15、行译码器46、字线驱动器电路48以及列逻辑器62。存储器阵列15具有代表性的SRAM单元16、18、20和22。存储器单元16是传统的六晶体管单元，并包括P沟道上拉晶体管24和26、N沟道下拉晶体管28和30以及N沟道存取晶体管32和34。阵列15的所有存储器单元与存储器单元16相同。字线驱动器电源控制电路36包括多个晶体管，包括P沟道晶体管38、N沟道晶体管40、42和44、熔丝块电路64和寄存器72。字线驱动器电路48包括字线驱动器50和字线驱动器52。注意，数据处理系统10可以包括附图中没有示出的其他电路。

在存储器阵列15中，以行和列来组织存储器单元。存储器单元的列包括位线对及其所有连接到该位线对的存储器单元。例如，标记为“BL0”和“BL0*”的位线对以及单元16和20构成了一列。同样地，位线BLM和BLM*以及存储器单元18和22构成了在具有M+1个列的存储器阵列中的另一列，其中M是整数。注意，具有星号(*)的信号名称是具有相同名称但是没有星号的信号的逻辑补。存储器阵列15的行包括字线以及所有连接到该字线的存储器单元。例如，标记为“WL0”的字线以及存储器单元16和18构成了一行。同样地，字线WLN以及存储器单元20和22构成了在具有N+1个行的存储器阵列中的另一行，其中N是整数。虽然附图仅仅示出了两个列和行，存储器阵列通常包括很多行和列。

位线对中的每个位线连接到列逻辑62，该列逻辑62包括例如列译码器、读出放大器以及位线负载。标记为“R/W使能”的读/写使能信号被提供作为列逻辑62的输入，并确定是否要对存储器阵列写入或是否要从存储器阵列读取。在写操作期间，标记为“列地址”的列地址选择存储器阵列的哪个列将在标记为“I/O数据”的数据端处接收写入数据。在读操作期间，列地址选择哪个列将提供读数据给I/O数据端。行译码器46具有多个输入，用于接收标记为“行地址”的行地址。响应接收该行地址，行译码器在对于存储器阵列15的存取(读或写)期间，提供地址信号A₀-A_N来选择字线之一。地址信号A₀-A_N的每个被提供给由字线驱动器电路50和52表示的对应字线驱动器。在示出的实施例中，字线驱动器被实现为反相器。在另外实施例中，字线驱动器可以是不同的电路，例如非反相缓冲电路。注意，存储器14的读和写操作是传统的，稍后不会再描述。

字线驱动器50包括P沟道上拉晶体管54和N沟道下拉晶体管56。字线驱动器52包括P沟道上拉晶体管58和N沟道下拉晶体管60。在字线驱动器50中，N沟道晶体管56的源极端连接到标记为V_SS的电源电压端。晶体管54和56的共用连接漏极为字线电压WL0提供输出端。字线驱动器电路52的晶体管58和60以相同的方式连接到一起。

在低功率操作期间，字线驱动器电源控制电路36为每个比电源电压V_DD低预定电压的字线驱动器电路提供电源电压。在所示的实施例中，预定电压是晶体管的阈值电压(V_T)降。附图描述了在字线驱动器电源控制电路36中的三个N沟道晶体管40、42和44。在所示的实施例中，这些晶体管的每个当被选择时利用不同的V_T来实现以提供不同的电压降。晶体管40、42和44并行地连接在V_DD和内部电源结点37之间。P沟道晶体管54和58的源极端也连接到内部电源结点37。在另外实施例中，可以具有比三个晶体管40、42和44更多或更少的晶体管。N沟道晶体管40、42和44的栅极连接到寄存器72。寄存器72包括多个可编程位，这些可编程位通过CPU 12来读取和写入。CPU 12具有标记为“SI”的用于编程寄存器72的位的串行端以及用于提供标记为“CLK”的时钟信号给寄存器72的时钟端。寄存器72的每个位对应于晶体管40、42和44之一。

熔丝块64具有多个熔丝电路，其也连接到N沟道晶体管40、42和44的栅极。注意，为了说明本发明，熔丝电路的类型不重要，熔丝电路可以是传统的熔丝电路，例如用于实现在存储器中的冗余(redundancy)的一种熔丝电路。在一个实施例中，熔丝块电路可以包括激光可熔断熔丝(未示出)，其一端连接到V_DD，而第二端连接到N沟道晶体管的漏极(未示出)。在数据处理系统通电后，N沟道晶体管的栅极偏置为高。N沟道晶体管的漏极连接到交叉耦合的锁存电路(未示出)的输入。当熔丝完好时，交叉耦合锁存电路的输入被拉高，导致了交叉耦合锁存电路的输出为逻辑低。当熔丝熔断时，交叉耦合锁存电路的输入被拉低，导致了提供给N沟道晶体管40、42和44之一的交叉锁存电路的输出为逻辑高。在另一实施例中，可以以另一方式来实现熔丝电路。当熔丝之一被熔断时，对应的熔丝电路66、68或70分别地将电源电压V_DD连接到对应的晶体管40、42或44的栅极。

在存储器14的正常操作期间，标记为“低V_DD”的使能信号被提供在逻辑低电压，以使晶体管38导通。用于字线驱动器电路48的电源电压通过P沟道晶体管38来提供，基本等于V_DD。当选择了字线WL0～WLN之一时，字线驱动器电路提供基本等于V_DD的逻辑高字线电压。未选择的字线被保持在约等于接地电势(V_SS)。

在数据处理系统10的低电压操作期间，电源电压被降低以节约电力。低电源电压对于SRAM的操作可具有不利效果。例如，存储器单元的静态噪声容限可能被降低到存储器操作变得不可靠的程度。为了增加在低电源电压处的静态噪声容限，所描述的实施例使得字线电压减少了预定电压，使之低于电源电压，例如，V_T，低于V_DD。这将增加静态噪声容限，并因此允许在低电源电压下的可靠的存储器操作。

在存储器阵列15的测试期间，寄存器72用于依次选择晶体管40、42和44中每个，以提供低于V_DD的不同电源电压给字线驱动器。针对依次由晶体管40、42和44提供的字线驱动器电压的每个，来确定存储器单元阵列15的低V_DD操作。当确定晶体管40、42或44的哪个提供了存储器14的最佳低电压操作时，对应于提供了最佳低V_DD操作的晶体管40、42或44的栅极的熔丝电路66、68或70被熔断。熔丝电路的熔丝可以被电气熔断或可以被激光熔断。然后，当存在电源电压时，熔断熔丝永久地偏置晶体管的栅极。

当数据处理系统10进入低功率模式时，使能信号低V_DD被声明(assert)为逻辑高电压，以导致P沟道晶体管38基本不导通。注意，优选该使能信号低V_DD由数据处理系统10外部的电源提供。然而，在其他实施例中，使能信号低V_DD可以由在数据处理系统10上的另一电路(例如CPU 12)或在附图中没有显示出来的不同电路来提供。用于字线驱动器电路的电源经由N沟道晶体管40、42和44中选择的一个来提供。作为例子，如果数据处理系统10的电源电压正常为1.2伏特的额定电压，则在低功率模式下提供给V_DD的电源电压可以是0.8伏特或更低。N沟道晶体管40、42和44的阈值电压例如可以分别被选择为大约40毫伏(mV)、60mV以及80mV。如果例如由N沟道晶体管40提供的电压提供了最佳低功率操作，则熔丝电路66被熔断，字线电压WL0等于大约V_DD减去40mV。

在SRAM双单元设计中，一个重要的标准被称为beta(β)率。存储器单元的β率是下拉晶体管的宽/长(W/L)比与存取晶体管的W/L比的比率。β率影响存取速度和单元稳定性。通常，对于给出的单元尺寸，较高的β率以较低存取速度代价来改进单元的稳定性。降低字线电压具有增加β率的效果。

在本发明的其他实施例中，在低电压操作期间的字线电压可以以不同方式来控制。例如，晶体管40、42和44可以被电压驱动器所代替。同样，多个串联连接的晶体管可以被用来代替晶体管40、42和44。此外，电源电压可以在外部提供。

在低电压操作期间，通过使用多个字线驱动器电源晶体管来提供低于V_DD的字线电压，可以改进静态噪声容限以及由此改进了存储器的可靠性。并且，本发明还允许存储器在正常操作模式期间以等于大约用于高速操作的V_DD的字线电压来操作。

在上述的说明中，本发明已经参考特定实施例进行了描述。然而，本领域技术人员要知道，可以做出多个修改和变化，而不偏离如权利要求中阐明的本发明的范围。因此，说明书及其附图被认为是描述性的而不是限制性的，所有这样的修改意图包括在本发明的范围内。

以上参考特定实施例已经描述了益处、其他好处和问题的解决方案。然而，益处、好处、问题的解决方案以及任何可能导致任何益处、好处或解决方案产生或使之变得更加明显的要素不被解释作为任何或所有权利要求的重要的、必需的或本质的特征或要素。如这里使用的，术语“包括”、“包含”或其任何其他变化意图覆盖非排他性的包含，这样，包括一列要素的过程、方法、项目或设备不只是包括那些要素，而是还包括没有明白列出的或这些过程、方法、项目或设备所固有的其他要素。

Claims

1.一种电路，其包括：

存储器阵列，其包括存储器单元，所述存储器单元连接到第一电源结点，用于接收电源电压，并且连接到字线，以及连接到位线；

多个字线驱动器，其连接到字线并连接到第二电源结点；以及

电压降低电路，其具有连接到所述第一电源结点的输入和连接到所述第二电源结点的输出，用于响应低电源电压信号，相对于在输入上的电压而降低在输出上的电压，其中所述低电源电压信号表示降低电源电压。

2.根据权利要求1所述的电路，其中所述电压降低电路包括：

第一晶体管，其响应低电源电压信号激活，从第一电源结点和第二电源结点之间去耦；以及

第二晶体管，当低电源电压信号激活时，其连接在第一电源结点和第二电源结点之间。

3.根据权利要求2所述的电路，其中所述第一晶体管是P沟道晶体管，所述第二晶体管是N沟道晶体管。

4.根据权利要求3所述的电路，进一步包括熔丝块电路，其包括熔断熔丝，其中该熔丝块电路具有连接到第二晶体管的输出。

5.根据权利要求4所述的电路，还包括：

寄存器，其连接到第二晶体管；以及

中央处理单元，其连接到所述寄存器。

6.根据权利要求1所述的电路，还包括：

熔丝块电路，其包括多个熔丝，并连接到电压降低电路；以及

寄存器，其连接到所述电压降低电路；以及

中央处理单元，其连接到所述寄存器。

7.根据权利要求6所述的电路，其中所述电压降低电路包括多个晶体管，其中该多个晶体管的每一个连接到多个熔丝的对应熔丝。

8.根据权利要求7所述的电路，其中多个熔丝的一个熔丝被熔断，以及对应于该熔断熔丝的晶体管响应该熔断熔丝被熔断而导通。

9.根据权利要求1所述的电路，其中：

所述存储器单元的特征为静态随机存取存储器单元，其具有的静态噪声容限通过相对于在输入上的电压降低在输出上的电压的电压降低电路而被增加。

10.根据权利要求9所述的电路，其中所述电压降低电路包括：

第一晶体管，其响应低电源电压信号激活，从第一电源结点和第二电源结点之间去耦；

11.一种具有正常操作模式和电源电压被降低的降低功率操作模式的电路，利用低电源电压信号来指示降低功率操作模式，所述电路包括：

存储器阵列，其具有存储器单元，这些存储器单元连接到第一电源结点，用于接收电源电压，并连接到字线，以及连接到位线；以及

字线驱动器装置，其连接到字线，用于在正常操作模式期间提供施加到第一电源结点的电压，以及用于在降低功率操作模式期间提供减少到施加到第一电源结点的电压以下的电压。

12.根据权利要求11所述的电路，其中所述字线驱动器装置包括：

多个字线驱动器，其连接在字线和第二电源结点之间；

13.根据权利要求12所述的电路，其中所述第一晶体管是P沟道晶体管，所述第二晶体管是N沟道晶体管。

14.根据权利要求13所述的电路，还包括熔丝块电路，其包括熔断熔丝，其中所述熔丝块电路具有连接到所述第二晶体管的输出。

15.根据权利要求14所述的电路，还包括：

连接到所述第二晶体管的寄存器；以及

连接到所述寄存器的中央处理单元。

16.根据权利要求11所述的电路，还包括：

熔丝块电路，其包括多个熔丝，并连接到字线驱动器装置；

连接到所述字线驱动器装置的寄存器；以及

连接到所述寄存器的中央处理单元。

17.根据权利要求16所述的电路，其中所述字线驱动器装置包括多个晶体管，其中多个晶体管的每个连接到多个熔丝的对应熔丝。

18.根据权利要求17所述的电路，其中多个熔丝的一个熔丝被熔断，以及对应于该熔断熔丝的晶体管响应熔断熔丝被熔断而导通。

19.根据权利要求11所述的电路，其中：

存储器单元的特征在于其是静态随机存取存储器单元，其具有的静态噪声容限利用提供减少到小于施加到第一电源结点的电压的电压的字线驱动器装置而被增加。

20.根据权利要求19所述的电路，其中所述电压降低电路包括：

多个字线驱动器，其连接在字线和第二电源结点之间；

21.一种电路，其包括：

存储器阵列，其具有存储器单元，这些存储器单元连接到第一电源结点，用于接收电源电压，并连接到字线，以及连接到位线；

电压控制装置，其连接到第一电源结点和第二电源结点，用于在正常操作模式下将第一电源电压提供给第二电源结点，以及响应于进入电源电压被降低的第二操作模式，在第二操作模式期间，在第二电源结点上提供低于在第一电源结点上提供的电压的电压。

22.根据权利要求21所述的电路，其中所述电压控制装置包括：

第一晶体管，其响应进入第二操作模式，从第一电源结点和第二电源结点之间去耦；以及

第二晶体管，在第二操作模式期间，其连接在第一电源结点和第二电源结点之间。

23.根据权利要求22所述的电路，其中所述第一晶体管是P沟道晶体管，所述第二晶体管是N沟道晶体管。

24.根据权利要求23所述的电路，还包括熔丝块电路，其包括熔断熔丝，其中所述熔丝块电路具有连接到所述第二晶体管的输出。

25.根据权利要求24所述的电路，还包括：

连接到所述第二晶体管的寄存器；以及

连接到所述寄存器的中央处理单元。

26.根据权利要求21所述的电路，还包括：

熔丝块电路，其包括多个熔丝，并连接到电压控制装置；

连接到所述电压控制装置的寄存器；以及

连接到所述寄存器的中央处理单元。

27.根据权利要求26所述的电路，其中所述电压控制装置包括多个晶体管，其中多个晶体管的每个连接到多个熔丝的对应熔丝。

28.根据权利要求27所述的电路，其中多个熔丝的一个熔丝被熔断，以及对应于该熔断熔丝的晶体管响应该熔断熔丝被熔断而导通。

29.根据权利要求21所述的电路，其中：

存储器单元的特征在于，其是静态随机存取存储器单元，其具有的静态噪声容限利用响应进入第二操作模式降低在第二电源结点上的电压的电压控制装置而被增加。

30.根据权利要求9所述的电路，其中所述电压控制装置包括：

31.一种操作存储器的方法，该存储器包括：

多个字线驱动器，其连接到字线并连接到第二电源结点；

该方法包括：

在第一操作模式期间，将基本上等于第一电平的电压施加到第一电源结点和第二电源结点；以及

在第二操作模式期间，其中施加到第一电源结点的电压在第二电平处，其中第二电平低于第一电平，将低于第二电平的电压施加到第二电源结点。

32.根据权利要求31所述的方法，其中将低于第二电平的电压施加到第二电源结点的步骤包括：将第一晶体管从第一电源结点和第二电源结点之间去耦，以及同时使得第二晶体管连接在第一电源结点和第二电源结点之间。

33.根据权利要求32所述的方法，其中所述第一晶体管是P沟道晶体管，而所述第二晶体管是N沟道晶体管。

34.根据权利要求31所述的方法，

其中所述存储器单元进一步的特征为：其是静态随机存取存储器单元，其具有静态噪声容限；

将低于第二电平的电压施加到第二电源结点的步骤进一步的特征为：增加该静态噪声容限。

35.根据权利要求31所述的方法，其中所述的将低于第二电平的电压施加到第二电源结点的步骤进一步的特征为：在多个低于第二电平的电压电平之中进行选择。