JPH04339398A - 半導体メモリ装置のアドレス入力初段回路 - Google Patents
半導体メモリ装置のアドレス入力初段回路Info
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- JPH04339398A JPH04339398A JP3000464A JP46491A JPH04339398A JP H04339398 A JPH04339398 A JP H04339398A JP 3000464 A JP3000464 A JP 3000464A JP 46491 A JP46491 A JP 46491A JP H04339398 A JPH04339398 A JP H04339398A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置のア
ドレス入力初段回路に関する。
ドレス入力初段回路に関する。
【０００２】
【従来の技術】一般に近年の半導体メモリ装置において
は大容量化と共に高速化，低消費電力化の二つの特性の
向上が計られている。しかし、この二つの特性は相反す
る性格のものであり、通常高速化を優先させると消費電
力が増加し、消費電力を抑えると速度が落ちるという傾
向がある。
は大容量化と共に高速化，低消費電力化の二つの特性の
向上が計られている。しかし、この二つの特性は相反す
る性格のものであり、通常高速化を優先させると消費電
力が増加し、消費電力を抑えると速度が落ちるという傾
向がある。
【０００３】図２はアクセスタイム（後に述べる／ＣＳ
信号ｇが“Ｌ”レベルになってから出力が得られるまで
の時間）を短縮した、つまり高速化を優先させた半導体
メモリ装置のアドレス入力初段回路の回路図である。
信号ｇが“Ｌ”レベルになってから出力が得られるまで
の時間）を短縮した、つまり高速化を優先させた半導体
メモリ装置のアドレス入力初段回路の回路図である。
【０００４】図において、２０はアドレス入力ｄに応答
して動作するアドレス入力初段回路である。アドレス入
力初段回路２０は、ＰチャネルＭＯＳトランジスタ（以
下ＰＭＯＳという）１，２およびＮチャネルＭＯＳトラ
ンジスタ（以下ＮＭＯＳという）３，４よりなる。ＰＭ
ＯＳ１は、ソースが電源電圧Ｖｃｃに、ゲートがＧＮＤ
に各々接続されている。ＰＭＯＳ２は、ソースがＰＭＯ
Ｓ１のドレインに、ゲートが入力端子１００に各々接続
されている。ＮＭＯＳ３は、ドレインがＰＭＯＳ２のド
レインに、ソースがＧＮＤに、ゲートが入力端子１００
に各々接続されている。ＮＭＯＳ４は、ドレインがＰＭ
ＯＳ２のドレインとＮＭＯＳ３のドレインとの共通接続
点に、ソースおよびゲートがＧＮＤに各々接続されてい
る。
して動作するアドレス入力初段回路である。アドレス入
力初段回路２０は、ＰチャネルＭＯＳトランジスタ（以
下ＰＭＯＳという）１，２およびＮチャネルＭＯＳトラ
ンジスタ（以下ＮＭＯＳという）３，４よりなる。ＰＭ
ＯＳ１は、ソースが電源電圧Ｖｃｃに、ゲートがＧＮＤ
に各々接続されている。ＰＭＯＳ２は、ソースがＰＭＯ
Ｓ１のドレインに、ゲートが入力端子１００に各々接続
されている。ＮＭＯＳ３は、ドレインがＰＭＯＳ２のド
レインに、ソースがＧＮＤに、ゲートが入力端子１００
に各々接続されている。ＮＭＯＳ４は、ドレインがＰＭ
ＯＳ２のドレインとＮＭＯＳ３のドレインとの共通接続
点に、ソースおよびゲートがＧＮＤに各々接続されてい
る。
【０００５】６はメモリセル１１がスタンバイ状態時に
は“Ｈ”レベルの／ＣＳ信号ｇを、スタンバイ状態でな
い時に“Ｌ”レベルの／ＣＳ信号ｇを内部選択回路１０
に与える／ＣＳ系回路、１０はメモリセル１１を選択す
るアドレス入力初段回路２０以降の内部選択回路である
。
は“Ｈ”レベルの／ＣＳ信号ｇを、スタンバイ状態でな
い時に“Ｌ”レベルの／ＣＳ信号ｇを内部選択回路１０
に与える／ＣＳ系回路、１０はメモリセル１１を選択す
るアドレス入力初段回路２０以降の内部選択回路である
。
【０００６】次に動作について説明する。まずスタンバ
イ状態では、／ＣＳ系回路６から内部選択回路１０に“
Ｈ”レベルの／ＣＳ信号ｇを与える。“Ｈ”レベルに応
答して内部選択回路１０はオフ（非動作状態）する。 この状態ではメモリセル１１はデータ保持状態にある。 また、内部選択回路１０がオフしているのでアドレス入
力ｄが入力されても内部選択回路１０以降での電流の消
費はない。
イ状態では、／ＣＳ系回路６から内部選択回路１０に“
Ｈ”レベルの／ＣＳ信号ｇを与える。“Ｈ”レベルに応
答して内部選択回路１０はオフ（非動作状態）する。 この状態ではメモリセル１１はデータ保持状態にある。 また、内部選択回路１０がオフしているのでアドレス入
力ｄが入力されても内部選択回路１０以降での電流の消
費はない。
【０００７】一方、／ＣＳ系回路６から内部選択回路１
０に“Ｌ”レベルの／ＣＳ信号ｇを与えると内部選択回
路１０はオン（動作状態）する。この状態ではメモリセ
ル１１にはアドレス入力ｄに応じたデータが与えられる
。すなわち、アドレス入力ｄが“Ｈ”レベルだとアドレ
ス入力初段回路２０からメモリセル１１に“Ｌ”レベル
が与えられ、“Ｌ”レベルだと“Ｈ”レベルが与えられ
る。図２に示した回路ではＰＭＯＳ１が常にオンしてい
るのでアドレス入力ｄが入力されると即アドレス入力初
段回路２０からの信号が内部選択回路１０を介してメモ
リセル１１に与えられるので高速化が達成できる。
０に“Ｌ”レベルの／ＣＳ信号ｇを与えると内部選択回
路１０はオン（動作状態）する。この状態ではメモリセ
ル１１にはアドレス入力ｄに応じたデータが与えられる
。すなわち、アドレス入力ｄが“Ｈ”レベルだとアドレ
ス入力初段回路２０からメモリセル１１に“Ｌ”レベル
が与えられ、“Ｌ”レベルだと“Ｈ”レベルが与えられ
る。図２に示した回路ではＰＭＯＳ１が常にオンしてい
るのでアドレス入力ｄが入力されると即アドレス入力初
段回路２０からの信号が内部選択回路１０を介してメモ
リセル１１に与えられるので高速化が達成できる。
【０００８】しかし、ＰＭＯＳ１が常にオンしているの
で、スタンバイ状態であってもアドレス入力ｄが入力さ
れるとＰＭＯＳ２とＮＭＯＳ３との間に貫通電流が流れ
、消費電力が大きくなる。また、図示していないが、ア
ドレス入力初段回路２０と内部選択回路１０との間には
通常２〜３の回路が挿入されており、これらの回路には
常にアドレス入力初段回路２０からの信号が供給されて
おり、このことによっても消費電力が大きくなる。図４
の曲線Ａは図２の装置の電源電圧Ｖｃｃとアクセスタイ
ムの関係を示している。
で、スタンバイ状態であってもアドレス入力ｄが入力さ
れるとＰＭＯＳ２とＮＭＯＳ３との間に貫通電流が流れ
、消費電力が大きくなる。また、図示していないが、ア
ドレス入力初段回路２０と内部選択回路１０との間には
通常２〜３の回路が挿入されており、これらの回路には
常にアドレス入力初段回路２０からの信号が供給されて
おり、このことによっても消費電力が大きくなる。図４
の曲線Ａは図２の装置の電源電圧Ｖｃｃとアクセスタイ
ムの関係を示している。
【０００９】図３は低消費電力化を優先させたアドレス
入力初段回路２０を示す回路図である。図２との相違点
は、／ＣＳ系回路６をＰＭＯＳ１のゲートとＮＭＯＳ４
のゲートとの共通接続点に接続したこと、および内部選
択回路１０を常に動作可能状態にしたことである。その
他の構成は図２と同様である。
入力初段回路２０を示す回路図である。図２との相違点
は、／ＣＳ系回路６をＰＭＯＳ１のゲートとＮＭＯＳ４
のゲートとの共通接続点に接続したこと、および内部選
択回路１０を常に動作可能状態にしたことである。その
他の構成は図２と同様である。
【００１０】次に動作について説明する。まずスタンバ
イ状態では、／ＣＳ系回路６からＰＭＯＳ１のゲートに
“Ｈ”レベルの／ＣＳ信号ｇを与えると、ＰＭＯＳ１は
オフし、アドレス入力初段回路２０は不能化される。ア
ドレス入力初段回路２０が不能化されているので、アド
レス入力ｄが入力されてもＰＭＯＳ２とＮＭＯＳ３との
間には貫通電流が流れることはない。また、アドレス入
力初段回路２０が不能化されているので、アドレス入力
初段回路２０の出力と内部選択回路１０との間に介挿さ
れている回路（図示せず）も動化しない。
イ状態では、／ＣＳ系回路６からＰＭＯＳ１のゲートに
“Ｈ”レベルの／ＣＳ信号ｇを与えると、ＰＭＯＳ１は
オフし、アドレス入力初段回路２０は不能化される。ア
ドレス入力初段回路２０が不能化されているので、アド
レス入力ｄが入力されてもＰＭＯＳ２とＮＭＯＳ３との
間には貫通電流が流れることはない。また、アドレス入
力初段回路２０が不能化されているので、アドレス入力
初段回路２０の出力と内部選択回路１０との間に介挿さ
れている回路（図示せず）も動化しない。
【００１１】一方、／ＣＳ系回路６からＰＭＯＳ１のゲ
ートに“Ｌ”レベルの／ＣＳ信号ｇを与えるとＰＭＯＳ
１はオンし、アドレス入力初段回路２０は能動化される
。この場合、アドレス入力ｄに応じた信号が内部選択回
路１０を介してメモリセル１１に与えられ、従来と同様
の動作が行われる。ＰＭＯＳ１がオフした場合、前述の
ようにＰＭＯＳ２とＮＭＯＳ３との間には貫通電流が流
れないので、低消費電力化が図れる。また、ＰＭＯＳ１
がオフし、アドレス入力初段回路２０が不能化されてい
る時は、アドレス入力初段回路２０の出力と内部選択回
路１０との間に介挿されている回路も動作しない。この
ことによっても低消費電力化が図れる。
ートに“Ｌ”レベルの／ＣＳ信号ｇを与えるとＰＭＯＳ
１はオンし、アドレス入力初段回路２０は能動化される
。この場合、アドレス入力ｄに応じた信号が内部選択回
路１０を介してメモリセル１１に与えられ、従来と同様
の動作が行われる。ＰＭＯＳ１がオフした場合、前述の
ようにＰＭＯＳ２とＮＭＯＳ３との間には貫通電流が流
れないので、低消費電力化が図れる。また、ＰＭＯＳ１
がオフし、アドレス入力初段回路２０が不能化されてい
る時は、アドレス入力初段回路２０の出力と内部選択回
路１０との間に介挿されている回路も動作しない。この
ことによっても低消費電力化が図れる。
【００１２】しかし、／ＣＳ信号ｇが“Ｌ”レベルとな
り、初めてアドレス入力手段回路２０が能動化されるた
め、アクセスタイムは図２の場合より大きくなる。図４
の曲線Ｂは図３に示した装置の電源電圧Ｖｃｃとアクセ
スタイムの関係を示す図である。
り、初めてアドレス入力手段回路２０が能動化されるた
め、アクセスタイムは図２の場合より大きくなる。図４
の曲線Ｂは図３に示した装置の電源電圧Ｖｃｃとアクセ
スタイムの関係を示す図である。
【００１３】
【発明が解決しようとする課題】従来の半導体メモリ装
置のアドレス入力初段回路は以上のように構成されてい
るので、以下のような問題点があった。すなわち、通常
のアドレス入力初段回路２０は、電源電圧４．５Ｖ〜５
．５Ｖの範囲でアクセスタイムを保証している。
置のアドレス入力初段回路は以上のように構成されてい
るので、以下のような問題点があった。すなわち、通常
のアドレス入力初段回路２０は、電源電圧４．５Ｖ〜５
．５Ｖの範囲でアクセスタイムを保証している。
【００１４】図２の回路は速度性能においては優れてい
るが、消費電力が大きくなる。
るが、消費電力が大きくなる。
【００１５】一方、図３に示した回路の場合、消費電力
は小さいが、図４から明らかなように図２の装置に比べ
てアクセスタイムが大きく、電源電圧Ｖｃｃが４．５Ｖ
付近でアクセスタイムが保証規格Ｃギリギリとなり、ア
クセスタイムの保証が困難となるという問題点があった
。
は小さいが、図４から明らかなように図２の装置に比べ
てアクセスタイムが大きく、電源電圧Ｖｃｃが４．５Ｖ
付近でアクセスタイムが保証規格Ｃギリギリとなり、ア
クセスタイムの保証が困難となるという問題点があった
。
【００１６】この発明は上記のような問題点を解決する
ためになされたもので、速度性能を保ちつつ低消費電力
を実現できる半導体メモリ装置のアドレス入力初段回路
を得ることを目的する。
ためになされたもので、速度性能を保ちつつ低消費電力
を実現できる半導体メモリ装置のアドレス入力初段回路
を得ることを目的する。
【００１７】
【課題を解決するための手段】この発明は、半導体メモ
リ装置のアドレス入力初段回路に適応される。
リ装置のアドレス入力初段回路に適応される。
【００１８】この発明に係る半導体メモリ装置のアドレ
ス入力初段回路は、前記アドレス入力初段回路を能動化
する制御信号を付与する第１の付与手段と、前記アドレ
ス入力初段回路を能動化する制御信号と不能化する制御
信号とを選択的に付与する第２の付与手段と、電源の電
圧値が所定値より大きいか小さいかを感知する電源電圧
感知手段と、前記電源電圧感知手段の感知結果に応じて
前記第１および第２の付与手段のいずれか一方からの前
記制御信号を選択的に前記アドレス入力初段回路に与え
るスイッチング手段とを備えている。
ス入力初段回路は、前記アドレス入力初段回路を能動化
する制御信号を付与する第１の付与手段と、前記アドレ
ス入力初段回路を能動化する制御信号と不能化する制御
信号とを選択的に付与する第２の付与手段と、電源の電
圧値が所定値より大きいか小さいかを感知する電源電圧
感知手段と、前記電源電圧感知手段の感知結果に応じて
前記第１および第２の付与手段のいずれか一方からの前
記制御信号を選択的に前記アドレス入力初段回路に与え
るスイッチング手段とを備えている。
【００１９】
【作用】この発明における電源電圧感知手段は、電源の
電圧値が所定値より大きいか小さいかを感知する。スイ
ッチング手段は、電源電圧感知手段の感知結果に応じて
、第１，第２の付与手段のいずれか一方からの制御信号
を選択的にアドレス入力初段回路に与える。従って、電
源の電圧が所定値より大きいか小さいかによりアドレス
入力初段回路を常に能動化したり、選択的に能動化，不
能化したりすることができる。
電圧値が所定値より大きいか小さいかを感知する。スイ
ッチング手段は、電源電圧感知手段の感知結果に応じて
、第１，第２の付与手段のいずれか一方からの制御信号
を選択的にアドレス入力初段回路に与える。従って、電
源の電圧が所定値より大きいか小さいかによりアドレス
入力初段回路を常に能動化したり、選択的に能動化，不
能化したりすることができる。
【００２０】
【実施例】図１はこの発明に係る半導体メモリ装置のア
ドレス入力初段回路の一実施例を示す回路図である。図
において、図２，図３との相違点は、新たに電源電圧感
知回路３０、トランスミッションゲート４０，５０、イ
ンバータ６０，７０を設けたことである。電源電圧感知
回路３０は、バッファ部８０，抵抗３５，ＮＭＯＳ３１
およびダイオード接続されたＮＭＯＳ８５の直列回路体
よりなる。ＮＭＯＳ３１は、ドレインが抵抗３５を介し
て電源電圧Ｖｃｃに、ゲートが直接電源電圧Ｖｃｃに、
ソースがダイオード接続されたＮＭＯＳ８５の直列回路
体を介してＧＮＤに各々接続されている。バッファ部８
０は、ＰＭＯＳ８１，８２およびＮＭＯＳ８３，８４よ
りなる。ＰＭＯＳ８１とＮＭＯＳ８３およびＰＭＯＳ８
２とＮＭＯＳ８４は各々電源電圧ＶｃｃとＧＮＤとの間
に直列に接続されており、ＰＭＯＳ８１とＮＭＯＳ８３
およびＰＭＯＳ８２とＮＭＯＳ８４はインバータを構成
する。
ドレス入力初段回路の一実施例を示す回路図である。図
において、図２，図３との相違点は、新たに電源電圧感
知回路３０、トランスミッションゲート４０，５０、イ
ンバータ６０，７０を設けたことである。電源電圧感知
回路３０は、バッファ部８０，抵抗３５，ＮＭＯＳ３１
およびダイオード接続されたＮＭＯＳ８５の直列回路体
よりなる。ＮＭＯＳ３１は、ドレインが抵抗３５を介し
て電源電圧Ｖｃｃに、ゲートが直接電源電圧Ｖｃｃに、
ソースがダイオード接続されたＮＭＯＳ８５の直列回路
体を介してＧＮＤに各々接続されている。バッファ部８
０は、ＰＭＯＳ８１，８２およびＮＭＯＳ８３，８４よ
りなる。ＰＭＯＳ８１とＮＭＯＳ８３およびＰＭＯＳ８
２とＮＭＯＳ８４は各々電源電圧ＶｃｃとＧＮＤとの間
に直列に接続されており、ＰＭＯＳ８１とＮＭＯＳ８３
およびＰＭＯＳ８２とＮＭＯＳ８４はインバータを構成
する。
【００２１】ＰＭＯＳ８１とＮＭＯＳ８３よりなるイン
バータの入力には抵抗３５とＮＭＯＳ３１との共通接続
点からの出力ａが与えられる。ＰＭＯＳ８２とＮＭＯＳ
８４よりなるインバータの入力はＰＭＯＳ８１とＮＭＯ
Ｓ８３よりなるインバータの出力に接続されている。Ｐ
ＭＯＳ８２とＮＭＯＳ８４よりなるインバータの出力が
バッファ部８０の制御出力ｂとなる。制御出力ｂはイン
バータ６０，７０を介してトランスミッションゲート４
０を構成しているＰＭＯＳのゲートおよびトランスミッ
ションゲート５０を構成しているＮＭＯＳのゲートに各
々入力されるとともに、トランスミッションゲート４０
を構成しているＮＭＯＳのゲートおよびトランスミッシ
ョンゲート５０を構成するＰＭＯＳのゲートに各々直接
に入力される。トランスミッションゲート４０，５０は
制御出力ｂに応じてオン，オフする。トランスミッショ
ンゲート４０のオン，オフに応じてＰＭＯＳ１およびＮ
ＭＯＳ４のゲートにＧＮＤ電位が選択的に与えられる。 トランスミッションゲート５０のオン，オフに応じてＰ
ＭＯＳ１およびＮＭＯＳ４のゲートに／ＣＳ信号ｇが選
択的に与えられる。／ＣＳ系回路６の／ＣＳ信号ｇは内
部選択回路１０にも与えられている。その他の構成は図
２に示したのと同様である。
バータの入力には抵抗３５とＮＭＯＳ３１との共通接続
点からの出力ａが与えられる。ＰＭＯＳ８２とＮＭＯＳ
８４よりなるインバータの入力はＰＭＯＳ８１とＮＭＯ
Ｓ８３よりなるインバータの出力に接続されている。Ｐ
ＭＯＳ８２とＮＭＯＳ８４よりなるインバータの出力が
バッファ部８０の制御出力ｂとなる。制御出力ｂはイン
バータ６０，７０を介してトランスミッションゲート４
０を構成しているＰＭＯＳのゲートおよびトランスミッ
ションゲート５０を構成しているＮＭＯＳのゲートに各
々入力されるとともに、トランスミッションゲート４０
を構成しているＮＭＯＳのゲートおよびトランスミッシ
ョンゲート５０を構成するＰＭＯＳのゲートに各々直接
に入力される。トランスミッションゲート４０，５０は
制御出力ｂに応じてオン，オフする。トランスミッショ
ンゲート４０のオン，オフに応じてＰＭＯＳ１およびＮ
ＭＯＳ４のゲートにＧＮＤ電位が選択的に与えられる。 トランスミッションゲート５０のオン，オフに応じてＰ
ＭＯＳ１およびＮＭＯＳ４のゲートに／ＣＳ信号ｇが選
択的に与えられる。／ＣＳ系回路６の／ＣＳ信号ｇは内
部選択回路１０にも与えられている。その他の構成は図
２に示したのと同様である。
【００２２】次に動作について説明する。電源電圧Ｖｃ
ｃがＰＭＯＳ３１，８５のしきい値Ｖｔｈの和５Ｖｔｈ
（５．０〜５．５Ｖに設定）より小さい場合はＰＭＯＳ
３１，８５はオフし、このため出力ａは“Ｈ”レベルと
なる。 バッファ部８０はこの“Ｈ”レベルをバッファして制御
出力ｂとしてインバータ６０，７０に与える。インバー
タ６０，７０は“Ｈ”レベルの制御出力ｂを“Ｌ”レベ
ルに変換してトランスミッションゲート４０を構成して
いるＰＭＯＳのゲートおよびトランスミッションゲート
５０を構成しているＮＭＯＳのゲートに各々入力する。 また、トランスミッションゲート４０を構成しているＮ
ＭＯＳおよびトランスミッションゲート５０を構成して
いるＰＭＯＳのゲートには“Ｈ”レベルの制御出力ｂが
直接入力される。そのため、トランスミッションゲート
４０，５０は各々オン、オフする。そのため、図２の回
路と同様の動作をする。つまり、速度性能は良くなるが
、消費電力が大きくなる。
ｃがＰＭＯＳ３１，８５のしきい値Ｖｔｈの和５Ｖｔｈ
（５．０〜５．５Ｖに設定）より小さい場合はＰＭＯＳ
３１，８５はオフし、このため出力ａは“Ｈ”レベルと
なる。 バッファ部８０はこの“Ｈ”レベルをバッファして制御
出力ｂとしてインバータ６０，７０に与える。インバー
タ６０，７０は“Ｈ”レベルの制御出力ｂを“Ｌ”レベ
ルに変換してトランスミッションゲート４０を構成して
いるＰＭＯＳのゲートおよびトランスミッションゲート
５０を構成しているＮＭＯＳのゲートに各々入力する。 また、トランスミッションゲート４０を構成しているＮ
ＭＯＳおよびトランスミッションゲート５０を構成して
いるＰＭＯＳのゲートには“Ｈ”レベルの制御出力ｂが
直接入力される。そのため、トランスミッションゲート
４０，５０は各々オン、オフする。そのため、図２の回
路と同様の動作をする。つまり、速度性能は良くなるが
、消費電力が大きくなる。
【００２３】一方、電源電圧ＶｃｃがＰＭＯＳ３１，８
５のしきい値Ｖｔｈの和５Ｖｔｈより大きい場合はＰＭ
ＯＳ３１，８５はオンし、このため出力ａは“Ｌ”レベ
ルとなる。
５のしきい値Ｖｔｈの和５Ｖｔｈより大きい場合はＰＭ
ＯＳ３１，８５はオンし、このため出力ａは“Ｌ”レベ
ルとなる。
【００２４】バッファ部８０はこの“Ｌ”レベルをバッ
ファして制御出力ｂとしてインバータ６０，７０に与え
る。インバータ６０，７０は“Ｌ”レベルの制御出力ｂ
を“Ｈ”レベルに変換してトランスミッションゲート４
０を構成しているＰＭＯＳのゲートおよびトランスミッ
ションゲート５０を構成しているＮＭＯＳのゲートに各
々入力する。また、トランスミッションゲート４０を構
成しているＮＭＯＳおよびトランスミッションゲート５
０を構成しているＰＭＯＳのゲートには“Ｌ”レベルの
制御出力ｂが直接入力される。そのため、トランスミッ
ションゲート４０，５０は各々オフ、オンする。そのた
め、図３の回路と同様の動作をする。つまり、速度性能
は落ちるが、消費電力化が多くなる。
ファして制御出力ｂとしてインバータ６０，７０に与え
る。インバータ６０，７０は“Ｌ”レベルの制御出力ｂ
を“Ｈ”レベルに変換してトランスミッションゲート４
０を構成しているＰＭＯＳのゲートおよびトランスミッ
ションゲート５０を構成しているＮＭＯＳのゲートに各
々入力する。また、トランスミッションゲート４０を構
成しているＮＭＯＳおよびトランスミッションゲート５
０を構成しているＰＭＯＳのゲートには“Ｌ”レベルの
制御出力ｂが直接入力される。そのため、トランスミッ
ションゲート４０，５０は各々オフ、オンする。そのた
め、図３の回路と同様の動作をする。つまり、速度性能
は落ちるが、消費電力化が多くなる。
【００２５】一般にＭＯＳトランジスタは電源電圧Ｖｃ
ｃが高くなればその駆動能力が増すので速度性能は向上
するが、流れる電流が大きくなるので消費電力が増大す
る。一方、電源電圧Ｖｃｃが低い場合は駆動能力が低下
するので速度性能が低下するが、流れる電流が小さくな
るので消費電力は低下する。上記のように、電源電圧Ｖ
ｃｃの電圧値が高い場合、つまり５Ｖｔｈより大きい場
合には消費電力が小さくなるようにし、電源電圧Ｖｃｃ
の電圧値が低い場合、つまり５Ｖｔｈより小さい場合に
は速度性能を損なわないようにしているので、速度性能
をある程度維持しながら、消費電力を軽減することがで
きる。また、電源電圧Ｖｃｃが高い所では図４のＢの特
性、低い所ではＡの特性を使うようにしているので、ア
クセスタイムの保証が容易となる。
ｃが高くなればその駆動能力が増すので速度性能は向上
するが、流れる電流が大きくなるので消費電力が増大す
る。一方、電源電圧Ｖｃｃが低い場合は駆動能力が低下
するので速度性能が低下するが、流れる電流が小さくな
るので消費電力は低下する。上記のように、電源電圧Ｖ
ｃｃの電圧値が高い場合、つまり５Ｖｔｈより大きい場
合には消費電力が小さくなるようにし、電源電圧Ｖｃｃ
の電圧値が低い場合、つまり５Ｖｔｈより小さい場合に
は速度性能を損なわないようにしているので、速度性能
をある程度維持しながら、消費電力を軽減することがで
きる。また、電源電圧Ｖｃｃが高い所では図４のＢの特
性、低い所ではＡの特性を使うようにしているので、ア
クセスタイムの保証が容易となる。
【００２６】
【発明の効果】以上のようにこの発明によれば、電源の
電圧値が所定値より大きいか小さいかを感知する電源電
圧感知手段と、電源電圧感知手段の感知結果に応じて第
１および第２の付与手段のいずれか一方からの制御信号
を選択的にアドレス入力初段回路に与えるスイッチング
手段とを設けたので、電源の電圧が所定値より大きいか
小さいかにより、アドレス入力初段回路を常に能動化し
たり、選択的に能動化，不能化したりすることができる
。その結果、速度性能を維持しつつ、低消費電力化を実
現できるという効果がある。
電圧値が所定値より大きいか小さいかを感知する電源電
圧感知手段と、電源電圧感知手段の感知結果に応じて第
１および第２の付与手段のいずれか一方からの制御信号
を選択的にアドレス入力初段回路に与えるスイッチング
手段とを設けたので、電源の電圧が所定値より大きいか
小さいかにより、アドレス入力初段回路を常に能動化し
たり、選択的に能動化，不能化したりすることができる
。その結果、速度性能を維持しつつ、低消費電力化を実
現できるという効果がある。
【図面の簡単な説明】
【図１】この発明に係る半導体メモリ装置のアドレス入
力初段回路の一実施例を示す回路図である。
力初段回路の一実施例を示す回路図である。
【図２】半導体メモリの従来のアドレス入力初段回路を
示す回路図である。
示す回路図である。
【図３】半導体メモリの従来のアドレス入力初段回路を
示す回路図である。
示す回路図である。
【図４】図２および図３の動作を説明するための図であ
る。
る。
２０ アドレス入力初段回路
３０ 電源電圧感知回路
４０，５０ トランスミッションゲート６０，７０
インバータ
インバータ
Claims (1)
- 【請求項１】 半導体メモリ装置のアドレス入力初段
回路であって、前記アドレス入力初段回路を能動化する
制御信号を付与する第１の付与手段と、 前記アドレ
ス入力初段回路を能動化する制御信号と不能化する制御
信号とを選択的に付与する第２の付与手段と、電源の電
圧値が所定値より大きいか小さいかを感知する電源電圧
感知手段と、前記電源電圧感知手段の感知結果に応じて
前記第１および第２の付与手段のいずれか一方からの前
記制御信号を選択的に前記アドレス入力初段回路に与え
るスイッチング手段とを備えた半導体メモリ装置のアド
レス入力初段回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000464A JPH04339398A (ja) | 1991-01-08 | 1991-01-08 | 半導体メモリ装置のアドレス入力初段回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000464A JPH04339398A (ja) | 1991-01-08 | 1991-01-08 | 半導体メモリ装置のアドレス入力初段回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04339398A true JPH04339398A (ja) | 1992-11-26 |
Family
ID=11474522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000464A Pending JPH04339398A (ja) | 1991-01-08 | 1991-01-08 | 半導体メモリ装置のアドレス入力初段回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04339398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035091A (ja) * | 2005-07-22 | 2007-02-08 | Sony Corp | 半導体記憶装置 |
| JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
-
1991
- 1991-01-08 JP JP3000464A patent/JPH04339398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
| JP2007035091A (ja) * | 2005-07-22 | 2007-02-08 | Sony Corp | 半導体記憶装置 |
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