JPH10106261A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH10106261A JPH10106261A JP9204933A JP20493397A JPH10106261A JP H10106261 A JPH10106261 A JP H10106261A JP 9204933 A JP9204933 A JP 9204933A JP 20493397 A JP20493397 A JP 20493397A JP H10106261 A JPH10106261 A JP H10106261A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】 （修正有）
【課題】 アクティブパワーダウンモードにおける電源
消耗を減らす。 【解決手段】 電圧検出回路は、第１，第２プルアップ
スイッチング部３１０，３２０、第１，第２プルダウン
スイッチング部３７０，３８０、第１，第２プルアップ
部３３０，３４０、第１，第２プルダウン部３９０，３
９５、並びにスイッチングトランジスタ３５０及び駆動
部３６０を有し、プルアップスイッチング部及びプルダ
ウンスイッチング部は、モード制御信号に応じて選択的
にターンオンされて、各モードで異なる電流経路を形成
する。各プルアップ部は、直列に連結され、検出する電
圧によりゲーティングされる複数のＮＭＯＳトランジス
タよりなり、各プルダウン部は、直列に連結された複数
のＮＭＯＳトランジスタよりなる。アクティブパワ−ダ
ウンモードで選択された電流経路の有効チャネル長さ
は、正常動作モードで選択された電流経路の有効チャネ
ル長さより長く形成する。
消耗を減らす。 【解決手段】 電圧検出回路は、第１，第２プルアップ
スイッチング部３１０，３２０、第１，第２プルダウン
スイッチング部３７０，３８０、第１，第２プルアップ
部３３０，３４０、第１，第２プルダウン部３９０，３
９５、並びにスイッチングトランジスタ３５０及び駆動
部３６０を有し、プルアップスイッチング部及びプルダ
ウンスイッチング部は、モード制御信号に応じて選択的
にターンオンされて、各モードで異なる電流経路を形成
する。各プルアップ部は、直列に連結され、検出する電
圧によりゲーティングされる複数のＮＭＯＳトランジス
タよりなり、各プルダウン部は、直列に連結された複数
のＮＭＯＳトランジスタよりなる。アクティブパワ−ダ
ウンモードで選択された電流経路の有効チャネル長さ
は、正常動作モードで選択された電流経路の有効チャネ
ル長さより長く形成する。
Description
【０００１】
【発明の属する技術分野】本発明は電圧検出回路に係
り、特に、半導体メモリ装置においてアクティブパワー
ダウンモード（Active Power Down Mode) で昇圧電圧Ｖ
ＰＰを検出するための電圧検出回路に関する。
り、特に、半導体メモリ装置においてアクティブパワー
ダウンモード（Active Power Down Mode) で昇圧電圧Ｖ
ＰＰを検出するための電圧検出回路に関する。
【０００２】
【従来の技術】ＳＤＲＡＭ(Synchronous Dynamic Rando
m Access Memory)は様々な動作モードを有するが、その
中、アクティブパワーダウンモードは電源の消耗を減ら
すためのものであって、チップ内で消耗される電流の最
小化が求められる。
m Access Memory)は様々な動作モードを有するが、その
中、アクティブパワーダウンモードは電源の消耗を減ら
すためのものであって、チップ内で消耗される電流の最
小化が求められる。
【０００３】図４はアクティブパワーダウンモードにお
ける各信号のタイミング図であり、ＣＫはシステムクロ
ック、ＣＫＥはクロックイネーブル信号を示す。このＣ
ＫＥが“ハイ”となって作動された場合は正常なメモリ
動作が行われるのに対し、ＣＫＥが“ロー”となれば外
部からＣＫが印加されても半導体チップ内でクロックが
発生しない。これによって、正常なメモリ動作が行われ
ない。このように半導体メモリチップの動作モードがチ
ップ内の全ての動作が停止したアクティブパワーダウン
モードと設定される場合、チップ内部の電流消耗は大抵
内部のＤＣ電源駆動回路による。このような回路には外
部電源電圧より高いレベルで動作する昇圧電圧を検出す
る回路も含まれる。図４において／ＲＡＳ及び／ＣＳは
それぞれチップの外部から印加されるローアドレススト
ローブ信号及びチップ選択信号を示し、ＷＬはワードラ
インを、ＢＬはビットラインを示す。そして、ＰＡＰＤ
はＣＫＥに基づいたモード制御信号を示す。
ける各信号のタイミング図であり、ＣＫはシステムクロ
ック、ＣＫＥはクロックイネーブル信号を示す。このＣ
ＫＥが“ハイ”となって作動された場合は正常なメモリ
動作が行われるのに対し、ＣＫＥが“ロー”となれば外
部からＣＫが印加されても半導体チップ内でクロックが
発生しない。これによって、正常なメモリ動作が行われ
ない。このように半導体メモリチップの動作モードがチ
ップ内の全ての動作が停止したアクティブパワーダウン
モードと設定される場合、チップ内部の電流消耗は大抵
内部のＤＣ電源駆動回路による。このような回路には外
部電源電圧より高いレベルで動作する昇圧電圧を検出す
る回路も含まれる。図４において／ＲＡＳ及び／ＣＳは
それぞれチップの外部から印加されるローアドレススト
ローブ信号及びチップ選択信号を示し、ＷＬはワードラ
インを、ＢＬはビットラインを示す。そして、ＰＡＰＤ
はＣＫＥに基づいたモード制御信号を示す。
【０００４】図５は従来の技術による電圧検出回路であ
って、プルアップ部２００、プルダウン部２０１、スイ
ッチングトランジスタ２０２及び駆動部２０３を含めて
なる。前記プルアップ部２００は昇圧電圧ＶＰＰによっ
てゲーティングされる二つのＮＭＯＳトランジスタ２１
１，２１２からなり、プルダウン部２０１は電源電圧Ｖ
ＣＣによってゲーティングされるＮＭＯＳトランジスタ
２２１，２２２，２２３からなり、駆動部２０３はイン
バーター２１５，２１６，２１７からなる。スイッチン
グトランジスタ２０２のゲートには／ＲＡＳ信号に基づ
いた信号であるＰＲが印加される。従って、ＰＲ信号が
“ハイ”ならスイッチングトランジスタ２０２がターン
オンされプルアップ部のＮＭＯＳトランジスタ２１１，
２１２の各ゲートに印加される昇圧電圧ＶＰＰのレベル
によって駆動部２０３のロジック状態が変わる。
って、プルアップ部２００、プルダウン部２０１、スイ
ッチングトランジスタ２０２及び駆動部２０３を含めて
なる。前記プルアップ部２００は昇圧電圧ＶＰＰによっ
てゲーティングされる二つのＮＭＯＳトランジスタ２１
１，２１２からなり、プルダウン部２０１は電源電圧Ｖ
ＣＣによってゲーティングされるＮＭＯＳトランジスタ
２２１，２２２，２２３からなり、駆動部２０３はイン
バーター２１５，２１６，２１７からなる。スイッチン
グトランジスタ２０２のゲートには／ＲＡＳ信号に基づ
いた信号であるＰＲが印加される。従って、ＰＲ信号が
“ハイ”ならスイッチングトランジスタ２０２がターン
オンされプルアップ部のＮＭＯＳトランジスタ２１１，
２１２の各ゲートに印加される昇圧電圧ＶＰＰのレベル
によって駆動部２０３のロジック状態が変わる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな電圧検出回路は半導体メモリチップの動作モードに
係わらずに一定した電流経路を有するので、アクティブ
パワーダウンモードでは余計に電源が消耗されてしま
う。
うな電圧検出回路は半導体メモリチップの動作モードに
係わらずに一定した電流経路を有するので、アクティブ
パワーダウンモードでは余計に電源が消耗されてしま
う。
【０００６】従って、本発明は、従来の課題を解決する
めになされたものであり、その目的は、半導体メモリチ
ップのアクティブパワーダウンモードにおける電源消耗
を減らし得る電圧検出回路を提供することにある。
めになされたものであり、その目的は、半導体メモリチ
ップのアクティブパワーダウンモードにおける電源消耗
を減らし得る電圧検出回路を提供することにある。
【０００７】本発明の他の目的は、アクティブパワーダ
ウンモードで有効抵抗が最も高い電圧検出回路を提供す
ることにある。
ウンモードで有効抵抗が最も高い電圧検出回路を提供す
ることにある。
【０００８】本発明のさらに他の目的は、正常動作モー
ドで高速に動作し得る電圧検出回路を提供することにあ
る。
ドで高速に動作し得る電圧検出回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、請求項１記載の第１発明の電圧検出回路は、半導
体装置において、正常動作モードで作動して電圧レベル
の検出動作を行う第１検出回路部と、アクティブパワー
ダウンモードで作動して電圧レベルの検出動作を行う第
２検出回路部とを具備し、前記第２検出回路部のＭＯＳ
トランジスタの有効チャネル長さが前記第１検出回路部
のＭＯＳトランジスタの有効チャネル長さより長いこと
を要旨とする。従って、半導体メモリチップのアクティ
ブパワーダウンモードにおける電源消耗を減らすととも
に、アクティブパワーダウンモードで有効抵抗が最も高
くできる。
めに、請求項１記載の第１発明の電圧検出回路は、半導
体装置において、正常動作モードで作動して電圧レベル
の検出動作を行う第１検出回路部と、アクティブパワー
ダウンモードで作動して電圧レベルの検出動作を行う第
２検出回路部とを具備し、前記第２検出回路部のＭＯＳ
トランジスタの有効チャネル長さが前記第１検出回路部
のＭＯＳトランジスタの有効チャネル長さより長いこと
を要旨とする。従って、半導体メモリチップのアクティ
ブパワーダウンモードにおける電源消耗を減らすととも
に、アクティブパワーダウンモードで有効抵抗が最も高
くできる。
【００１０】請求項２記載の第２発明は、前記第１検出
回路部は、検出結果を出力する出力端子と、検出しよう
とする電圧のレベルによってプルアップ動作を行う第１
プルアップ部と、正常動作モードでオンされて前記第１
プルアップ部に電源を供給する第１プルアップスイッチ
ング部と、プルダウン動作を行う第１プルダウン部と、
正常動作モードでオンされて前記第１プルダウン部を前
記出力端子に電気的に結合させる第１プルダウンスイッ
チング部とを具備し、前記第２検出回路部は、検出しよ
うとする電圧のレベルによってプルアップ動作を行う第
２プルアップ部と、アクティブパワーダウンモードでオ
ンされて前記第２プルアップ部に電源を供給する第２プ
ルアップスイッチング部と、プルダウン動作を行う第２
プルダウン部と、アクティブパワーダウンモードでオン
されて前記第２プルダウン部を前記出力端子に電気的に
結合させる第２プルダウンスイッチング部とを具備する
ことを要旨とする。従って、半導体メモリチップのアク
ティブパワーダウンモードにおける電源消耗を減らすと
ともに、アクティブパワーダウンモードで有効抵抗が最
も高くできる。
回路部は、検出結果を出力する出力端子と、検出しよう
とする電圧のレベルによってプルアップ動作を行う第１
プルアップ部と、正常動作モードでオンされて前記第１
プルアップ部に電源を供給する第１プルアップスイッチ
ング部と、プルダウン動作を行う第１プルダウン部と、
正常動作モードでオンされて前記第１プルダウン部を前
記出力端子に電気的に結合させる第１プルダウンスイッ
チング部とを具備し、前記第２検出回路部は、検出しよ
うとする電圧のレベルによってプルアップ動作を行う第
２プルアップ部と、アクティブパワーダウンモードでオ
ンされて前記第２プルアップ部に電源を供給する第２プ
ルアップスイッチング部と、プルダウン動作を行う第２
プルダウン部と、アクティブパワーダウンモードでオン
されて前記第２プルダウン部を前記出力端子に電気的に
結合させる第２プルダウンスイッチング部とを具備する
ことを要旨とする。従って、半導体メモリチップのアク
ティブパワーダウンモードにおける電源消耗を減らすと
ともに、アクティブパワーダウンモードで有効抵抗が最
も高くできる。
【００１１】請求項３記載の第３発明は、前記出力端子
と前記第１プルダウンスイッチング部との間に連結さ
れ、メモリセルアクセス期間にオンされるスイッチング
トランジスタをさらに具備することを要旨とする。従っ
て、正常動作モードで高速に動作できる。
と前記第１プルダウンスイッチング部との間に連結さ
れ、メモリセルアクセス期間にオンされるスイッチング
トランジスタをさらに具備することを要旨とする。従っ
て、正常動作モードで高速に動作できる。
【００１２】請求項４記載の第４発明は、前記出力端子
の信号をバッファリングする駆動部をさらに具備するこ
とを要旨とする。従って、信号ＰＤＥＴのロジックが反
転及び遅延される。
の信号をバッファリングする駆動部をさらに具備するこ
とを要旨とする。従って、信号ＰＤＥＴのロジックが反
転及び遅延される。
【００１３】請求項５記載の第５発明は、半導体装置に
おいて、検出結果を出力する出力端子と、正常動作モー
ドでオンされる第１プルアップスイッチング部と、アク
ティブパワーダウンモードでオンされる第２プルアップ
スイッチング部と、前記第１プルアップスイッチング部
と前記出力端子との間に連結され、検出しようとする電
圧のレベルによってプルアップ動作を行う第１プルアッ
プ部と、前記第２プルアップスイッチング部と前記第１
プルアップ部との間に連結され、検出しようとする電圧
のレベルによってプルアップ動作を行う第２プルアップ
部と、正常動作モードでオンされる第１プルダウンスイ
ッチング部と、アクティブパワーダウンモードでオンさ
れる第２プルダウンスイッチング部と、前記第１プルダ
ウンスイッチング部を通じて出力端子に結合され、プル
ダウン動作を行う第１プルダウン部と、一端が前記第２
プルダウンスイッチング部を通じて前記出力端子に結合
され他端が前記第１プルダウン部に結合されており、プ
ルダウン動作を行う第２プルダウン部とを具備して、正
常動作モードにおける有効チャネルの長さよりアクティ
ブパワーダウンモードにおける有効チャネル長さが長い
ことを要旨とする。従って、半導体メモリチップのアク
ティブパワーダウンモードにおける電源消耗を減らすと
ともに、アクティブパワーダウンモードで有効抵抗が最
も高くできる。
おいて、検出結果を出力する出力端子と、正常動作モー
ドでオンされる第１プルアップスイッチング部と、アク
ティブパワーダウンモードでオンされる第２プルアップ
スイッチング部と、前記第１プルアップスイッチング部
と前記出力端子との間に連結され、検出しようとする電
圧のレベルによってプルアップ動作を行う第１プルアッ
プ部と、前記第２プルアップスイッチング部と前記第１
プルアップ部との間に連結され、検出しようとする電圧
のレベルによってプルアップ動作を行う第２プルアップ
部と、正常動作モードでオンされる第１プルダウンスイ
ッチング部と、アクティブパワーダウンモードでオンさ
れる第２プルダウンスイッチング部と、前記第１プルダ
ウンスイッチング部を通じて出力端子に結合され、プル
ダウン動作を行う第１プルダウン部と、一端が前記第２
プルダウンスイッチング部を通じて前記出力端子に結合
され他端が前記第１プルダウン部に結合されており、プ
ルダウン動作を行う第２プルダウン部とを具備して、正
常動作モードにおける有効チャネルの長さよりアクティ
ブパワーダウンモードにおける有効チャネル長さが長い
ことを要旨とする。従って、半導体メモリチップのアク
ティブパワーダウンモードにおける電源消耗を減らすと
ともに、アクティブパワーダウンモードで有効抵抗が最
も高くできる。
【００１４】請求項６記載の第６発明は、前記出力端子
と前記第１プルダウンスイッチング部との間に連結され
ており、メモリセルアクセス期間にオンされるスイッチ
ングトランジスタをさらに具備することを要旨とする。
従って、正常動作モードで高速に動作できる。
と前記第１プルダウンスイッチング部との間に連結され
ており、メモリセルアクセス期間にオンされるスイッチ
ングトランジスタをさらに具備することを要旨とする。
従って、正常動作モードで高速に動作できる。
【００１５】請求項７記載の第７発明は、前記出力端子
の信号をバッファリングする駆動部をさらに具備するこ
とを要旨とする。従って、信号ＰＤＥＴのロジックが反
転及び遅延される。
の信号をバッファリングする駆動部をさらに具備するこ
とを要旨とする。従って、信号ＰＤＥＴのロジックが反
転及び遅延される。
【００１６】請求項８記載の第８発明は、アクティブパ
ワーダウンモードを含む複数の動作モードを有し、複数
のメモリセルを含む同期式半導体メモリ装置において、
半導体メモリ装置の動作モードを制御するモード制御信
号に応じて選択的にターンオンされる第１及び第２プル
アップスイッチング部と、前記モード制御信号に応じて
選択的にターンオンされる第１プルダウンスイッチング
部及び第２プルダウンスイッチング部と、前記第１プル
アップスイッチング部及び第２プルアップスイッチング
部のそれぞれに連結されることにより電流経路が制御さ
れ、検出しようとする電圧によってゲーティングされる
第１プルアップ部及び第２プルアップ部と、前記第１プ
ルダウンスイッチング部及び第２プルダウンスイッチン
グ部のそれぞれに連結されることにより電流の経路が制
御される第１プルダウン部及び第２プルダウン部と、前
記第１及び第２プルアップ部と前記第１及び第２プルダ
ウン部との間に連結され、前記メモリセルの駆動時に作
動される信号に応じて駆動されるスイッチングトランジ
スタと、前記第１及び第２プルアップ部と前記スイッチ
ングトランジスタとの連結ノードの電圧を駆動する駆動
部とを具備することを要旨とする。従って、半導体メモ
リチップのアクティブパワーダウンモードにおける電源
消耗を減らすとともに、アクティブパワーダウンモード
で有効抵抗が最も高くできる。
ワーダウンモードを含む複数の動作モードを有し、複数
のメモリセルを含む同期式半導体メモリ装置において、
半導体メモリ装置の動作モードを制御するモード制御信
号に応じて選択的にターンオンされる第１及び第２プル
アップスイッチング部と、前記モード制御信号に応じて
選択的にターンオンされる第１プルダウンスイッチング
部及び第２プルダウンスイッチング部と、前記第１プル
アップスイッチング部及び第２プルアップスイッチング
部のそれぞれに連結されることにより電流経路が制御さ
れ、検出しようとする電圧によってゲーティングされる
第１プルアップ部及び第２プルアップ部と、前記第１プ
ルダウンスイッチング部及び第２プルダウンスイッチン
グ部のそれぞれに連結されることにより電流の経路が制
御される第１プルダウン部及び第２プルダウン部と、前
記第１及び第２プルアップ部と前記第１及び第２プルダ
ウン部との間に連結され、前記メモリセルの駆動時に作
動される信号に応じて駆動されるスイッチングトランジ
スタと、前記第１及び第２プルアップ部と前記スイッチ
ングトランジスタとの連結ノードの電圧を駆動する駆動
部とを具備することを要旨とする。従って、半導体メモ
リチップのアクティブパワーダウンモードにおける電源
消耗を減らすとともに、アクティブパワーダウンモード
で有効抵抗が最も高くできる。
【００１７】請求項９記載の第９発明は、前記第１プル
アップ部及び前記第２プルアップ部は並列に連結されて
選択的に駆動され、アクティブパワーダウン時に駆動さ
れる第２プルアップ部の有効チャネル長さが正常モード
で駆動される第１プルアップ部の有効チャネル長さより
長いことを要旨とする。従って、半導体メモリチップの
アクティブパワーダウンモードにおける電源消耗を減ら
せる。
アップ部及び前記第２プルアップ部は並列に連結されて
選択的に駆動され、アクティブパワーダウン時に駆動さ
れる第２プルアップ部の有効チャネル長さが正常モード
で駆動される第１プルアップ部の有効チャネル長さより
長いことを要旨とする。従って、半導体メモリチップの
アクティブパワーダウンモードにおける電源消耗を減ら
せる。
【００１８】請求項１０記載の第１０発明は、前記第１
プルダウン部及び前記第２プルダウン部は並列に連結さ
れて選択的に駆動され、アクティブパワーダウン時に駆
動される第２プルダウン部の有効チャネル長さが正常モ
ードで駆動される第１プルダウン部の有効チャネル長さ
より長いことを要旨とする。従って、半導体メモリチッ
プのアクティブパワーダウンモードにおける電源消耗を
減らせる。
プルダウン部及び前記第２プルダウン部は並列に連結さ
れて選択的に駆動され、アクティブパワーダウン時に駆
動される第２プルダウン部の有効チャネル長さが正常モ
ードで駆動される第１プルダウン部の有効チャネル長さ
より長いことを要旨とする。従って、半導体メモリチッ
プのアクティブパワーダウンモードにおける電源消耗を
減らせる。
【００１９】請求項１１記載の第１１発明は、前記第１
プルアップ部及び前記第２プルアップ部は直列に連結さ
れ、アクティブパワーダウン時は第１プルアップ部及び
第２プルアップ部のいずれも駆動され、正常モードでは
第１プルアップ部のみ駆動されることを要旨とする。従
って、正常動作モードで高速に動作できる。
プルアップ部及び前記第２プルアップ部は直列に連結さ
れ、アクティブパワーダウン時は第１プルアップ部及び
第２プルアップ部のいずれも駆動され、正常モードでは
第１プルアップ部のみ駆動されることを要旨とする。従
って、正常動作モードで高速に動作できる。
【００２０】請求項１２記載の第１２発明は、前記第１
プルアップ部は直列に連結され、それぞれのゲートに昇
圧電圧が印加される複数のＮＭＯＳトランジスタよりな
ることを要旨とする。従って、正常動作モードで高速に
動作できる。
プルアップ部は直列に連結され、それぞれのゲートに昇
圧電圧が印加される複数のＮＭＯＳトランジスタよりな
ることを要旨とする。従って、正常動作モードで高速に
動作できる。
【００２１】請求項１３記載の第１３発明は、前記第２
プルアップ部は直列に連結され、それぞれのゲートに昇
圧電圧が印加される複数のＮＭＯＳトランジスタよりな
ることを要旨とする。従って、正常動作モードで高速に
動作できる。
プルアップ部は直列に連結され、それぞれのゲートに昇
圧電圧が印加される複数のＮＭＯＳトランジスタよりな
ることを要旨とする。従って、正常動作モードで高速に
動作できる。
【００２２】請求項１４記載の第１４発明は、前記第１
プルダウン部及び前記第２プルダウン部は直列に連結さ
れ、アクティブパワーダウンの時は第１プルダウン部及
び第２プルダウン部のいずれも駆動され、正常モードで
は第１プルダウン部のみ駆動されることを要旨とする。
従って、正常動作モードで高速に動作できる。
プルダウン部及び前記第２プルダウン部は直列に連結さ
れ、アクティブパワーダウンの時は第１プルダウン部及
び第２プルダウン部のいずれも駆動され、正常モードで
は第１プルダウン部のみ駆動されることを要旨とする。
従って、正常動作モードで高速に動作できる。
【００２３】請求項１５記載の第１５発明は、前記第１
プルダウン部は直列に連結され、電源電圧がゲートに印
加される複数のＮＭＯＳトランジスタよりなることを要
旨とする。従って、正常動作モードで高速に動作でき
る。
プルダウン部は直列に連結され、電源電圧がゲートに印
加される複数のＮＭＯＳトランジスタよりなることを要
旨とする。従って、正常動作モードで高速に動作でき
る。
【００２４】請求項１６記載の第１６発明は、前記第２
プルダウン部は直列に連結され、電源電圧がゲートに印
加される複数のＮＭＯＳトランジスタよりなることを要
旨とする。従って、正常動作モードで高速に動作でき
る。
プルダウン部は直列に連結され、電源電圧がゲートに印
加される複数のＮＭＯＳトランジスタよりなることを要
旨とする。従って、正常動作モードで高速に動作でき
る。
【００２５】請求項１７記載の第１７発明は、前記第１
プルアップスイッチング部は、前記モード制御信号に応
じてゲーティングされドレインが電源電圧に連結されソ
ースが前記第１プルアップに連結される第１ＰＭＯＳト
ランジスタを具備することを要旨とする。従って、第１
プルアップスイッチング部と第２プルアップスイッチン
グ部は選択的にターンオンされる。
プルアップスイッチング部は、前記モード制御信号に応
じてゲーティングされドレインが電源電圧に連結されソ
ースが前記第１プルアップに連結される第１ＰＭＯＳト
ランジスタを具備することを要旨とする。従って、第１
プルアップスイッチング部と第２プルアップスイッチン
グ部は選択的にターンオンされる。
【００２６】請求項１８記載の第１８発明は、前記第２
プルアップスイッチング部は、前記モード制御信号を反
転する第１インバーターと、前記第１インバーターの出
力によりゲーティングされ、ドレインが電源電圧に連結
されソースが前記第２プルアップ部に連結される第２Ｐ
ＭＯＳトランジスタとを具備することを要旨とする。従
って、第１プルアップスイッチング部と第２プルアップ
スイッチング部は選択的にターンオンされる。
プルアップスイッチング部は、前記モード制御信号を反
転する第１インバーターと、前記第１インバーターの出
力によりゲーティングされ、ドレインが電源電圧に連結
されソースが前記第２プルアップ部に連結される第２Ｐ
ＭＯＳトランジスタとを具備することを要旨とする。従
って、第１プルアップスイッチング部と第２プルアップ
スイッチング部は選択的にターンオンされる。
【００２７】請求項１９記載の第１９発明は、前記第１
プルダウンスイッチング部は前記モード制御信号を反転
する第２インバーターと、前記第２インバーターの出力
によりゲーティングされ、ドレインが前記スイッチング
トランジスタに連結されソースが前記第１プルダウン部
に連結される第１ＮＭＯＳトランジスタとを具備するこ
とを要旨とする。従って、第１プルダウンスイッチング
部と第２プルダウンスイッチング部は選択的にターンオ
ンされる。
プルダウンスイッチング部は前記モード制御信号を反転
する第２インバーターと、前記第２インバーターの出力
によりゲーティングされ、ドレインが前記スイッチング
トランジスタに連結されソースが前記第１プルダウン部
に連結される第１ＮＭＯＳトランジスタとを具備するこ
とを要旨とする。従って、第１プルダウンスイッチング
部と第２プルダウンスイッチング部は選択的にターンオ
ンされる。
【００２８】請求項２０記載の第２０発明は、前記第２
プルダウンスイッチング部は前記第２インバーターの出
力を反転する第３インバーターと、前記第３インバータ
ーの出力によりゲーティングされ、ドレインが前記スイ
ッチングトランジスタに連結されソースが前記第２プル
ダウン部に連結される第２ＮＭＯＳトランジスタとを具
備することを要旨とする。従って、第１プルダウンスイ
ッチング部と第２プルダウンスイッチング部は選択的に
ターンオンされる。
プルダウンスイッチング部は前記第２インバーターの出
力を反転する第３インバーターと、前記第３インバータ
ーの出力によりゲーティングされ、ドレインが前記スイ
ッチングトランジスタに連結されソースが前記第２プル
ダウン部に連結される第２ＮＭＯＳトランジスタとを具
備することを要旨とする。従って、第１プルダウンスイ
ッチング部と第２プルダウンスイッチング部は選択的に
ターンオンされる。
【００２９】請求項２１記載の第２１発明は、前記スイ
ッチングトランジスタはＮＭＯＳトランジスタであるこ
とを要旨とする。
ッチングトランジスタはＮＭＯＳトランジスタであるこ
とを要旨とする。
【００３０】請求項２２記載の第２２発明は、前記駆動
部は複数のインバーターを具備することを要旨とする。
従って、信号ＰＤＥＴのロジックが反転及び遅延され
る。
部は複数のインバーターを具備することを要旨とする。
従って、信号ＰＤＥＴのロジックが反転及び遅延され
る。
【００３１】
【発明の実施の形態】以下、添付した図面に基づき本発
明の電圧検出回路の一実施の形態を詳細に説明する。
明の電圧検出回路の一実施の形態を詳細に説明する。
【００３２】図１は本発明による電圧検出回路を示した
もので、電圧検出回路は第１検出回路３０２、第２検出
回路３０４よりなる。第１検出回路３０２はモード制御
信号ＰＡＰＤが“ロー”レベルの場合に作動され、第２
検出回路３０４はモード制御信号ＰＡＰＤが“ハイ”レ
ベルの場合に作動される。モード制御信号ＰＡＰＤは正
常動作モードの場合に“ロー”レベルとなり、アクティ
ブパワーダウンモードの場合に“ハイ”レベルとなる。
該モード制御信号ＰＡＰＤは図４に示したように半導体
メモリ装置の外部から印加されるＣＫＥを遅らせること
により発生し得る。
もので、電圧検出回路は第１検出回路３０２、第２検出
回路３０４よりなる。第１検出回路３０２はモード制御
信号ＰＡＰＤが“ロー”レベルの場合に作動され、第２
検出回路３０４はモード制御信号ＰＡＰＤが“ハイ”レ
ベルの場合に作動される。モード制御信号ＰＡＰＤは正
常動作モードの場合に“ロー”レベルとなり、アクティ
ブパワーダウンモードの場合に“ハイ”レベルとなる。
該モード制御信号ＰＡＰＤは図４に示したように半導体
メモリ装置の外部から印加されるＣＫＥを遅らせること
により発生し得る。
【００３３】前記第１検出回路３０２及び第２検出回路
３０４は、検出しようとする電圧（例えば、昇圧電圧Ｖ
ＰＰ）のレベルによる信号を出力する。即ち、昇圧電圧
ＶＰＰのレベルが所定レベル以下なら、その出力ＰＤＥ
Ｔがロジック“ロー”レベルとなり、所定レベル以上な
らばその出力ＰＤＥＴはロジック“ハイ”レベルとな
る。
３０４は、検出しようとする電圧（例えば、昇圧電圧Ｖ
ＰＰ）のレベルによる信号を出力する。即ち、昇圧電圧
ＶＰＰのレベルが所定レベル以下なら、その出力ＰＤＥ
Ｔがロジック“ロー”レベルとなり、所定レベル以上な
らばその出力ＰＤＥＴはロジック“ハイ”レベルとな
る。
【００３４】ここで、第１検出回路３０２の電流経路は
第２検出回路３０４の電流経路より短くなる。即ち、第
１検出回路３０２の有効チャネル長さは第２検出回路３
０４の有効チャネル長さより短い。従って、第２検出回
路３０４の抵抗が第１検出回路３０２の抵抗より大き
く、よって第２検出回路３０４が作動される時の電流が
第１検出回路３０２が作動される時の電流より小さくな
る。
第２検出回路３０４の電流経路より短くなる。即ち、第
１検出回路３０２の有効チャネル長さは第２検出回路３
０４の有効チャネル長さより短い。従って、第２検出回
路３０４の抵抗が第１検出回路３０２の抵抗より大き
く、よって第２検出回路３０４が作動される時の電流が
第１検出回路３０２が作動される時の電流より小さくな
る。
【００３５】図２は本発明の具体的な実施の形態による
電圧検出回路図であって、第１プルアップスイッチング
部３１０、第２プルアップスイッチング部３２０、第１
プルアップ部３３０、第２プルアップ部３４０、スイッ
チングトランジスタ３５０、駆動部３６０、第１プルダ
ウンスイッチング部３７０、第２プルダウンスイッチン
グ部３８０、第１プルダウン部３９０及び第２プルダウ
ン部３９５を含めてなる。ここで、第１検出回路３０２
は、第１プルダウンスイッチング部３１０、第１プルア
ップ部３３０、スイッチングトランジスタ３５０、第１
プルダウンスイッチング部３７０及び第１プルダウン部
３９０よりなる。第２検出回路３０４は、第２プルアッ
プスイッチング部３２０、第２プルアップ部３４０、第
１プルアップ部３１０、スイッチングトランジスタ３５
０、第２プルダウンスイッチング部３８０、第２プルダ
ウン部３９５及び第１プルダウン部３９０よりなる。
電圧検出回路図であって、第１プルアップスイッチング
部３１０、第２プルアップスイッチング部３２０、第１
プルアップ部３３０、第２プルアップ部３４０、スイッ
チングトランジスタ３５０、駆動部３６０、第１プルダ
ウンスイッチング部３７０、第２プルダウンスイッチン
グ部３８０、第１プルダウン部３９０及び第２プルダウ
ン部３９５を含めてなる。ここで、第１検出回路３０２
は、第１プルダウンスイッチング部３１０、第１プルア
ップ部３３０、スイッチングトランジスタ３５０、第１
プルダウンスイッチング部３７０及び第１プルダウン部
３９０よりなる。第２検出回路３０４は、第２プルアッ
プスイッチング部３２０、第２プルアップ部３４０、第
１プルアップ部３１０、スイッチングトランジスタ３５
０、第２プルダウンスイッチング部３８０、第２プルダ
ウン部３９５及び第１プルダウン部３９０よりなる。
【００３６】図２を参照すれば、第１プルアップスイッ
チング部３１０は、モード制御信号ＰＡＰＤ（図１参
照）によってゲーティングされドレインが電源電圧ＶＣ
Ｃに連結されソースが第１プルアップ部３３０に連結さ
れるＰＭＯＳトランジスタよりなる。第２プルアップス
イッチング部３２０は、モード制御信号ＰＡＰＤを反転
するインバーター３２１と当該インバーター３２１の出
力をゲートに入力するＰＭＯＳトランジスタ３２２とか
らなる。従って、第１プルアップスイッチング部３１０
と第２プルアップスイッチング部３２０は選択的にター
ンオンされる。さらに詳細には、モード制御信号ＰＡＰ
Ｄが“ロー”レベルなら（正常動作モード）、第１プル
アップスイッチング部３１０はオンされ第２プルアップ
スイッチング部３２０はオフされて第１プルアップ部３
３０のみ作動する。これに対して、モード制御信号ＰＡ
ＰＤが“ハイ”レベルなら（アクティブパワーダウンモ
ード）、第１プルアップスイッチング部３１０はオフさ
れ第２プルアップスイッチング部３２０はオンされる。
これにより、電源電圧ＶＣＣは第２プルアップスイッチ
ング部３２０を通じて第２プルアップ部３４０及び第１
プルアップ部３３０に供給され、第２及び第１プルアッ
プ部３４０、３３０のいずれも作動する。
チング部３１０は、モード制御信号ＰＡＰＤ（図１参
照）によってゲーティングされドレインが電源電圧ＶＣ
Ｃに連結されソースが第１プルアップ部３３０に連結さ
れるＰＭＯＳトランジスタよりなる。第２プルアップス
イッチング部３２０は、モード制御信号ＰＡＰＤを反転
するインバーター３２１と当該インバーター３２１の出
力をゲートに入力するＰＭＯＳトランジスタ３２２とか
らなる。従って、第１プルアップスイッチング部３１０
と第２プルアップスイッチング部３２０は選択的にター
ンオンされる。さらに詳細には、モード制御信号ＰＡＰ
Ｄが“ロー”レベルなら（正常動作モード）、第１プル
アップスイッチング部３１０はオンされ第２プルアップ
スイッチング部３２０はオフされて第１プルアップ部３
３０のみ作動する。これに対して、モード制御信号ＰＡ
ＰＤが“ハイ”レベルなら（アクティブパワーダウンモ
ード）、第１プルアップスイッチング部３１０はオフさ
れ第２プルアップスイッチング部３２０はオンされる。
これにより、電源電圧ＶＣＣは第２プルアップスイッチ
ング部３２０を通じて第２プルアップ部３４０及び第１
プルアップ部３３０に供給され、第２及び第１プルアッ
プ部３４０、３３０のいずれも作動する。
【００３７】前記第１プルアップ部３３０はそれぞれの
ゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳトランジス
タ３３１，３３２よりなり、第２プルアップ部３４０は
それぞれのゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳ
トランジスタ３４１，３４２，３４３，３４４よりな
る。
ゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳトランジス
タ３３１，３３２よりなり、第２プルアップ部３４０は
それぞれのゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳ
トランジスタ３４１，３４２，３４３，３４４よりな
る。
【００３８】前記第１プルダウンスイッチング部３７０
はモード制御信号ＰＡＰＤを反転するインバーター３７
１とそのゲートがインバーター３７１の出力に連結され
たＮＭＯＳトランジスタ３７２よりなり、第２プルダウ
ンスイッチング部３８０はインバーター３７１の出力を
反転するインバーター３８１と当該インバーター３８１
の出力をゲートに入力するＰＭＯＳトランジスタ３８２
とからなる。従って、第１プルダウンスイッチング部３
７０と第２プルダウンスイッチング部３８０は選択的に
ターンオンされる。さらに詳しくは、モード制御信号Ｐ
ＡＰＤが“ロー”レベルなら（正常動作モード）、第１
プルダウンスイッチング部３７０はオンされ第２プルダ
ウンスイッチング部３８０はオフされて第１プルダウン
部３９０のみ作動する。これに対して、モード制御信号
ＰＡＰＤが“ハイ”レベルなら（アクティブパワーダウ
ンモード）、第１プルダウンスイッチング部３７０はオ
フされ第２プルダウンスイッチング部３８０はオンされ
ることによって第２及び第１プルダウン部３９５，３９
０のいずれも作動する。
はモード制御信号ＰＡＰＤを反転するインバーター３７
１とそのゲートがインバーター３７１の出力に連結され
たＮＭＯＳトランジスタ３７２よりなり、第２プルダウ
ンスイッチング部３８０はインバーター３７１の出力を
反転するインバーター３８１と当該インバーター３８１
の出力をゲートに入力するＰＭＯＳトランジスタ３８２
とからなる。従って、第１プルダウンスイッチング部３
７０と第２プルダウンスイッチング部３８０は選択的に
ターンオンされる。さらに詳しくは、モード制御信号Ｐ
ＡＰＤが“ロー”レベルなら（正常動作モード）、第１
プルダウンスイッチング部３７０はオンされ第２プルダ
ウンスイッチング部３８０はオフされて第１プルダウン
部３９０のみ作動する。これに対して、モード制御信号
ＰＡＰＤが“ハイ”レベルなら（アクティブパワーダウ
ンモード）、第１プルダウンスイッチング部３７０はオ
フされ第２プルダウンスイッチング部３８０はオンされ
ることによって第２及び第１プルダウン部３９５，３９
０のいずれも作動する。
【００３９】前記第１プルダウン部３９０はＮＭＯＳト
ランジスタ３９１，３９２からなり、第２プルダウン部
３９５はＮＭＯＳトランジスタ３９６，３９７，３９
８，３９９からなる。駆動部３６０はインバーター３６
１，３６２，３６３からなる。
ランジスタ３９１，３９２からなり、第２プルダウン部
３９５はＮＭＯＳトランジスタ３９６，３９７，３９
８，３９９からなる。駆動部３６０はインバーター３６
１，３６２，３６３からなる。
【００４０】このような電圧検出回路の動作を説明する
前に動作モードによって変わる電流の大きさを調べる。
まず、トランジスタが線型動作領域で動作する場合、電
流の大きさは数１の通りである。
前に動作モードによって変わる電流の大きさを調べる。
まず、トランジスタが線型動作領域で動作する場合、電
流の大きさは数１の通りである。
【００４１】
【数１】 ｉD ：ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
のチャネルの表面移動度 COX：ゲートオキサイドの単位面積当たりキャパシタン
ス W ：トランジスタの有効チャネル広さ Ｌ：トランジスタの有効チャネル長さ Vgs：ゲートソース電圧 Vds：ドレインソース電圧 Vt ：スレッショルド電圧 λ：チャネル長さモジュールレーションパラメーター 一方、トランジスタが風化飽和領域で動作する場合、電
流は次の数２の通りとなる。
のチャネルの表面移動度 COX：ゲートオキサイドの単位面積当たりキャパシタン
ス W ：トランジスタの有効チャネル広さ Ｌ：トランジスタの有効チャネル長さ Vgs：ゲートソース電圧 Vds：ドレインソース電圧 Vt ：スレッショルド電圧 λ：チャネル長さモジュールレーションパラメーター 一方、トランジスタが風化飽和領域で動作する場合、電
流は次の数２の通りとなる。
【００４２】
【数２】 数１及び数２から判るように、トランジスタに流れる電
流はトランジスタの有効チャネル長さＬが長ければ少な
くなり、短ければ多くなる。
流はトランジスタの有効チャネル長さＬが長ければ少な
くなり、短ければ多くなる。
【００４３】図２を参照すれば、第１及び第２プルアッ
プ部３３０，３４０を構成するトランジスタ３３１，３
３２，３４１，３４２，３４３，３４４のゲートにはド
レインに印加される電源電圧ＶＣＣより高いレベルの昇
圧電圧ＶＰＰが印加される。従って、前記トランジスタ
３３１，３３２，３４１，３４２，３４３，３４４は線
型領域で動作し、よって前記数１による電流が流れる。
さらに、第１及び第２プルダウン部３９０，３９５を構
成する各トランジスタ３９１，３９２，３９６，３９
７，３９８，３９９は飽和領域で動作し、よって数２に
よる電流が流れる。従って、正常動作モードでは高速動
作のために有効チャネル長さを縮めて多くの電流を流し
アクティブパワーダウンモードでは電源消耗を減らすた
めに有効チャネル長さを延ばす。図２において、モード
制御信号ＰＡＰＤがアクティブされると第１プルアップ
スイッチング部３１０及び第１プルダウンスイッチング
部３７０はオンされ第２プルアップスイッチング部３２
０及び第２プルダウンスイッチング部３８０はオフされ
ることにより、電流経路は第１プルアップ部３３０、ス
イッチングトランジスタ３５０及び第１プルダウン部３
９０よりなる。従って、有効チャネル長さが短くなり、
よって高速動作が可能となる。
プ部３３０，３４０を構成するトランジスタ３３１，３
３２，３４１，３４２，３４３，３４４のゲートにはド
レインに印加される電源電圧ＶＣＣより高いレベルの昇
圧電圧ＶＰＰが印加される。従って、前記トランジスタ
３３１，３３２，３４１，３４２，３４３，３４４は線
型領域で動作し、よって前記数１による電流が流れる。
さらに、第１及び第２プルダウン部３９０，３９５を構
成する各トランジスタ３９１，３９２，３９６，３９
７，３９８，３９９は飽和領域で動作し、よって数２に
よる電流が流れる。従って、正常動作モードでは高速動
作のために有効チャネル長さを縮めて多くの電流を流し
アクティブパワーダウンモードでは電源消耗を減らすた
めに有効チャネル長さを延ばす。図２において、モード
制御信号ＰＡＰＤがアクティブされると第１プルアップ
スイッチング部３１０及び第１プルダウンスイッチング
部３７０はオンされ第２プルアップスイッチング部３２
０及び第２プルダウンスイッチング部３８０はオフされ
ることにより、電流経路は第１プルアップ部３３０、ス
イッチングトランジスタ３５０及び第１プルダウン部３
９０よりなる。従って、有効チャネル長さが短くなり、
よって高速動作が可能となる。
【００４４】これに対して、モード制御信号ＰＡＰＤが
ノンインアクティブ（nonーinactive)であれば、第２プ
ルアップスイッチング部３２０及び第２プルダウンスイ
ッチング部３８０がオンされ第１プルアップスイッチン
グ部３１０及び第１プルダウンスイッチング部３７０が
オフされることにより、電流経路は直列に連結された第
２及び第１プルアップ部３２０，３１０、スイッチング
トランジスタ３５０、第２及び第１プルダウン部３９
５，３９０よりなる。従って、有効チャネル長さが延
び、流れる電流の値が小さくなることによって電源消耗
を減らし得る。
ノンインアクティブ（nonーinactive)であれば、第２プ
ルアップスイッチング部３２０及び第２プルダウンスイ
ッチング部３８０がオンされ第１プルアップスイッチン
グ部３１０及び第１プルダウンスイッチング部３７０が
オフされることにより、電流経路は直列に連結された第
２及び第１プルアップ部３２０，３１０、スイッチング
トランジスタ３５０、第２及び第１プルダウン部３９
５，３９０よりなる。従って、有効チャネル長さが延
び、流れる電流の値が小さくなることによって電源消耗
を減らし得る。
【００４５】検出しようとする電圧である昇圧電圧ＶＰ
Ｐは半導体メモリ装置においてワ−ドラインの駆動時に
用いられるものであって、通常、ＶＣＣ＋Ｖｔｈ以上の
値を有するべきである。ここで、Ｖｔｈはワードライン
の駆動時ターンオンされるトランジスタのターンオン電
圧を示す。
Ｐは半導体メモリ装置においてワ−ドラインの駆動時に
用いられるものであって、通常、ＶＣＣ＋Ｖｔｈ以上の
値を有するべきである。ここで、Ｖｔｈはワードライン
の駆動時ターンオンされるトランジスタのターンオン電
圧を示す。
【００４６】信号ＰＤＥＴのロジック状態は昇圧電圧Ｖ
ＰＰのレベルによって変わる。まず、正常動作モードに
おける検出動作を説明する。正常動作モードではモード
制御信号ＰＡＰＤが“ロー”レベルとなってＰＭＯＳト
ランジスタ３１０及びＮＭＯＳトランジスタ３７２がオ
ンされ、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトラ
ンジスタ３８２はオフされる。従って、検出動作は第１
プルアップスイッチング部３１０、第１プルアップ部３
３０、スイッチングトランジスタ３５０、第１プルダウ
ンスイッチング部３７０及び第１プルダウン部３９０よ
りなる第１検出回路によって行われる。ローアクティブ
信号（ＰＲ）は半導体メモリ装置の外部から印加される
ローアドレスストローブ信号（／ＲＡＳ）が作動するこ
とによって発生するものであって、ローアクティブ期間
中“ハイ”レベルとなる。従って、正常動作モード及び
ローアクティブ期間であれば、電流はＰＭＯＳトランジ
スタ３１０、ＮＭＯＳトランジスタ３３１，３３２，３
５０，３７２，３９１，３９２を通じて流れる。ここ
で、信号ＰＤＥＴのレベルは次の数３の通りとなる。
ＰＰのレベルによって変わる。まず、正常動作モードに
おける検出動作を説明する。正常動作モードではモード
制御信号ＰＡＰＤが“ロー”レベルとなってＰＭＯＳト
ランジスタ３１０及びＮＭＯＳトランジスタ３７２がオ
ンされ、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトラ
ンジスタ３８２はオフされる。従って、検出動作は第１
プルアップスイッチング部３１０、第１プルアップ部３
３０、スイッチングトランジスタ３５０、第１プルダウ
ンスイッチング部３７０及び第１プルダウン部３９０よ
りなる第１検出回路によって行われる。ローアクティブ
信号（ＰＲ）は半導体メモリ装置の外部から印加される
ローアドレスストローブ信号（／ＲＡＳ）が作動するこ
とによって発生するものであって、ローアクティブ期間
中“ハイ”レベルとなる。従って、正常動作モード及び
ローアクティブ期間であれば、電流はＰＭＯＳトランジ
スタ３１０、ＮＭＯＳトランジスタ３３１，３３２，３
５０，３７２，３９１，３９２を通じて流れる。ここ
で、信号ＰＤＥＴのレベルは次の数３の通りとなる。
【００４７】
【数３】 数３中、 VPDETは信号ＰＤＥＴの電圧を示し、
RON-310、 RON-331、 RON-332、RON-350、 RON-372、 R
ON-391、 RON-392はそれぞれトランジスタ３１０，３３
１，３３２，３５０，３７２，３９１，３９２のターン
オン抵抗を示す。ここで、他のターンオン抵抗値は一定
に保たれるが、ＮＭＯＳトランジスタ３３１，３３２の
ターンオン抵抗は昇圧電圧ＶＰＰのレベルによって変わ
る。従って、信号ＰＤＥＴの電圧レベルは昇圧電圧ＶＰ
Ｐのレベルが目標レベルより低い場合はロジック“ロ
ー”レベルとなり、昇圧電圧ＶＰＰのレベルが目標レベ
ルより高い場合はロジック“ハイ”レベルとなる。
RON-310、 RON-331、 RON-332、RON-350、 RON-372、 R
ON-391、 RON-392はそれぞれトランジスタ３１０，３３
１，３３２，３５０，３７２，３９１，３９２のターン
オン抵抗を示す。ここで、他のターンオン抵抗値は一定
に保たれるが、ＮＭＯＳトランジスタ３３１，３３２の
ターンオン抵抗は昇圧電圧ＶＰＰのレベルによって変わ
る。従って、信号ＰＤＥＴの電圧レベルは昇圧電圧ＶＰ
Ｐのレベルが目標レベルより低い場合はロジック“ロ
ー”レベルとなり、昇圧電圧ＶＰＰのレベルが目標レベ
ルより高い場合はロジック“ハイ”レベルとなる。
【００４８】一方、アクティブパワーダウンモードでは
モード制御信号ＰＡＰＤが“ハイ”レベルとなり、ＰＭ
ＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３７
２がオフされ、ＮＭＯＳトランジスタ３３２及びＮＭＯ
Ｓトランジスタ３８２はオンされる。従って、検出動作
は第２プルアップスイッチング部３２０、第２プルアッ
プ部３４０、第１プルアップ部３３０、スイッチングト
ランジスタ３５０、第２プルダウンスイッチング部３８
０、第２プルダウン部３９５及び第１プルダウン部３９
０よりなる第２検出回路によって行われる。前記第２プ
ルアップ部３４０及び第１プルアップ部３３０に含まれ
たＮＭＯＳトランジスタ３４１，３４２，３４３，３４
４，３３１，３３２のターンオン抵抗値は昇圧電圧ＶＰ
Ｐのレベルが高まるほど低くなる。これによって、信号
ＰＤＥＴは昇圧電圧ＶＰＰのレベルが目標レベルより低
い場合はロジック“ロー”レベルとなり、昇圧電圧ＶＰ
Ｐのレベルが目標レベルより高い場合はロジック“ハ
イ”レベルとなる。
モード制御信号ＰＡＰＤが“ハイ”レベルとなり、ＰＭ
ＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３７
２がオフされ、ＮＭＯＳトランジスタ３３２及びＮＭＯ
Ｓトランジスタ３８２はオンされる。従って、検出動作
は第２プルアップスイッチング部３２０、第２プルアッ
プ部３４０、第１プルアップ部３３０、スイッチングト
ランジスタ３５０、第２プルダウンスイッチング部３８
０、第２プルダウン部３９５及び第１プルダウン部３９
０よりなる第２検出回路によって行われる。前記第２プ
ルアップ部３４０及び第１プルアップ部３３０に含まれ
たＮＭＯＳトランジスタ３４１，３４２，３４３，３４
４，３３１，３３２のターンオン抵抗値は昇圧電圧ＶＰ
Ｐのレベルが高まるほど低くなる。これによって、信号
ＰＤＥＴは昇圧電圧ＶＰＰのレベルが目標レベルより低
い場合はロジック“ロー”レベルとなり、昇圧電圧ＶＰ
Ｐのレベルが目標レベルより高い場合はロジック“ハ
イ”レベルとなる。
【００４９】前記駆動部３６０は複数のインバーター３
６１，３６２，３６３よりなり、信号ＰＤＥＴをバッフ
ァリングして昇圧電圧検出信号ＰＤＥＴＰＰＡを出力す
る。昇圧電圧検出信号ＰＤＥＴＰＰＡは昇圧電圧ＶＰＰ
が目標レベル以下の場合はロジック“ハイ”レベルとな
り、そうでない場合はロジック“ロー”レベルとなる。
６１，３６２，３６３よりなり、信号ＰＤＥＴをバッフ
ァリングして昇圧電圧検出信号ＰＤＥＴＰＰＡを出力す
る。昇圧電圧検出信号ＰＤＥＴＰＰＡは昇圧電圧ＶＰＰ
が目標レベル以下の場合はロジック“ハイ”レベルとな
り、そうでない場合はロジック“ロー”レベルとなる。
【００５０】図３は本発明の他の実施の形態による電圧
検出回路図であり、第１プルアップスイッチング部４１
０、第２プルアップスイッチング部４２０、第１プルア
ップ部４３０、第２プルアップ部４４０、スイッチング
トランジスタ４５０、駆動部４６０、第１プルダウンス
イッチング部４７０、第２プルダウンスイッチング部４
８０、第１プルダウン部４９０及び第２プルダウン部４
９５からなる。図３において、第１検出回路は第１プル
アップスイッチング部４１０、第１プルアップ部４３
０、スイッチングトランジスタ４５０、第１プルダウン
スイッチング部４７０及び第１プルダウン部４９０から
なり、第２検出回路は第２プルアップスイッチング部４
２０、第２プルアップ部４４０、スイッチングトランジ
スタ４５０、第２プルダウンスイッチング部４８０及び
第２プルダウン部４９５からなる。
検出回路図であり、第１プルアップスイッチング部４１
０、第２プルアップスイッチング部４２０、第１プルア
ップ部４３０、第２プルアップ部４４０、スイッチング
トランジスタ４５０、駆動部４６０、第１プルダウンス
イッチング部４７０、第２プルダウンスイッチング部４
８０、第１プルダウン部４９０及び第２プルダウン部４
９５からなる。図３において、第１検出回路は第１プル
アップスイッチング部４１０、第１プルアップ部４３
０、スイッチングトランジスタ４５０、第１プルダウン
スイッチング部４７０及び第１プルダウン部４９０から
なり、第２検出回路は第２プルアップスイッチング部４
２０、第２プルアップ部４４０、スイッチングトランジ
スタ４５０、第２プルダウンスイッチング部４８０及び
第２プルダウン部４９５からなる。
【００５１】図３に示した電圧検出回路は図２に示した
回路と違って、第１プルアップ部４３０及び第２プルア
ップ部４４０は並列に連結されており、モード制御信号
ＰＡＰＤに応じて選択的に駆動される。さらに、第１プ
ルダウン部４９０及び第２プルダウン部４９５も並列に
連結されており、モード制御信号ＰＡＰＤに応じて選択
的に駆動される。即ち、モード制御信号ＰＡＰＤがアク
ティブであればインバーター４２１によって反転された
モード制御信号が印加される第２プルアップスイッチン
グ部のＰＭＯＳトランジスタ４２２がオンされ、モード
制御信号ＰＡＰＤがインバーター４７１，４８１を経由
して印加される第２プルダウンスイッチング部のＮＭＯ
Ｓトランジスタ４８２がオンされることにより第２プル
アップ部４４０及び第２プルダウン部４９５が駆動され
る。
回路と違って、第１プルアップ部４３０及び第２プルア
ップ部４４０は並列に連結されており、モード制御信号
ＰＡＰＤに応じて選択的に駆動される。さらに、第１プ
ルダウン部４９０及び第２プルダウン部４９５も並列に
連結されており、モード制御信号ＰＡＰＤに応じて選択
的に駆動される。即ち、モード制御信号ＰＡＰＤがアク
ティブであればインバーター４２１によって反転された
モード制御信号が印加される第２プルアップスイッチン
グ部のＰＭＯＳトランジスタ４２２がオンされ、モード
制御信号ＰＡＰＤがインバーター４７１，４８１を経由
して印加される第２プルダウンスイッチング部のＮＭＯ
Ｓトランジスタ４８２がオンされることにより第２プル
アップ部４４０及び第２プルダウン部４９５が駆動され
る。
【００５２】これに対して、モード制御信号ＰＡＰＤが
インアクティブであれば、第１プルアップ部４１０のＰ
ＭＯＳトランジスタ４１０がオンされ、インバーター４
７１によって反転されたモード制御信号ＰＡＰＤが印加
されるＮＭＯＳトランジスタ４７２がオンされることに
よって第１プルアップ部及び第１プルダウン部が駆動さ
れる。
インアクティブであれば、第１プルアップ部４１０のＰ
ＭＯＳトランジスタ４１０がオンされ、インバーター４
７１によって反転されたモード制御信号ＰＡＰＤが印加
されるＮＭＯＳトランジスタ４７２がオンされることに
よって第１プルアップ部及び第１プルダウン部が駆動さ
れる。
【００５３】この際、アクティブパワーダウンモードで
選択される第２プルアップ部４４０及び第２プルダウン
部４９５によって形成される電流経路の有効チャネル長
さは、正常動作モードで選択される第１プルアップ部４
３０及び第１プルダウン部４９０による電流経路の有効
チャネル長さに比べて長い。従って、アクティブパワー
ダウンモードにおける電力消耗が減る。
選択される第２プルアップ部４４０及び第２プルダウン
部４９５によって形成される電流経路の有効チャネル長
さは、正常動作モードで選択される第１プルアップ部４
３０及び第１プルダウン部４９０による電流経路の有効
チャネル長さに比べて長い。従って、アクティブパワー
ダウンモードにおける電力消耗が減る。
【００５４】このような電圧検出回路において、ＰＲ信
号が“ハイ”レベルなら、スイッチングトランジスタ４
５０がオンされＰＲ信号が“ロー”レベルならスイッチ
ングトランジスタ４５０はオフされる。従って、ＰＲ信
号は電圧検出回路のイネーブル信号として作用する。Ｐ
Ｒ信号が“ハイ”レベルならプルアップ部を構成するト
ランジスタ４３１，４３２，４４１，４４２，４４３，
４４４の各ゲートに印加される昇圧電圧ＶＰＰのレベル
によって信号ＰＤＥＴの電圧レベルも変わる。信号ＰＤ
ＥＴのロジックは駆動部４６０によって反転及び遅延さ
れ、昇圧電圧検出信号ＰＤＥＴＰＰＡが発生する。
号が“ハイ”レベルなら、スイッチングトランジスタ４
５０がオンされＰＲ信号が“ロー”レベルならスイッチ
ングトランジスタ４５０はオフされる。従って、ＰＲ信
号は電圧検出回路のイネーブル信号として作用する。Ｐ
Ｒ信号が“ハイ”レベルならプルアップ部を構成するト
ランジスタ４３１，４３２，４４１，４４２，４４３，
４４４の各ゲートに印加される昇圧電圧ＶＰＰのレベル
によって信号ＰＤＥＴの電圧レベルも変わる。信号ＰＤ
ＥＴのロジックは駆動部４６０によって反転及び遅延さ
れ、昇圧電圧検出信号ＰＤＥＴＰＰＡが発生する。
【００５５】
【発明の効果】本発明による電圧検出回路は複数のプル
アップ部及びプルダウン部よりなり、モード制御信号Ｐ
ＡＰＤに応じてプルアップ部及びプルダウン部が選択的
に駆動される。ここで、正常動作モードでは縮まった電
流経路が設定され、アクティブパワーダウンモードでは
さらに長い電流経路が設定される。従って、正常動作モ
ードでは有効チャネル長さが短いため高速動作が可能で
あり、アクティブパワーダウンモードでは有効チャネル
長さが長いため有効抵抗が増えて流れる電流が減り、よ
って電源消耗が減る。
アップ部及びプルダウン部よりなり、モード制御信号Ｐ
ＡＰＤに応じてプルアップ部及びプルダウン部が選択的
に駆動される。ここで、正常動作モードでは縮まった電
流経路が設定され、アクティブパワーダウンモードでは
さらに長い電流経路が設定される。従って、正常動作モ
ードでは有効チャネル長さが短いため高速動作が可能で
あり、アクティブパワーダウンモードでは有効チャネル
長さが長いため有効抵抗が増えて流れる電流が減り、よ
って電源消耗が減る。
【図１】本発明の一実施の形態による電圧検出回路図で
ある。
ある。
【図２】本発明の一実施の形態による具体的な電圧検出
回路図である。
回路図である。
【図３】本発明の他の実施の形態による電圧検出回路図
である。
である。
【図４】半導体ＤＲＡＭ装置のアクティブパワーダウン
モードにおける各信号のタイミング図である。
モードにおける各信号のタイミング図である。
【図５】従来の技術による電圧検出回路図である。
３０２ 第１検出回路 ３０４ 第２検出回路 ３１０，４２０ 第１プルアップスイッチング部 ３２０，４２０ 第２プルアップスイッチング部 ３３０，４３０ 第１プルアップ部 ３４０，４４０ 第２プルアップ部 ３５０，４５０ スイッチングトランジスタ部 ３６０，４６０ 駆動部 ３７０，４７０ 第１プルダウンスイッチング部 ３８０，４８０ 第２プルダウンスイッチング部 ３９０，４９０ 第１プルダウン部 ３９５，４９５ 第２プルダウン部
Claims (22)
- 【請求項１】 半導体装置において、 正常動作モードで作動して電圧レベルの検出動作を行う
第１検出回路部と、 アクティブパワーダウンモードで作動して電圧レベルの
検出動作を行う第２検出回路部とを具備し、 前記第２検出回路部のＭＯＳトランジスタの有効チャネ
ル長さが前記第１検出回路部のＭＯＳトランジスタの有
効チャネル長さより長いことを特徴とする電圧検出回
路。 - 【請求項２】 前記第１検出回路部は、 検出結果を出力する出力端子と、 検出しようとする電圧のレベルによってプルアップ動作
を行う第１プルアップ部と、 正常動作モードでオンされて前記第１プルアップ部に電
源を供給する第１プルアップスイッチング部と、 プルダウン動作を行う第１プルダウン部と、 正常動作モードでオンされて前記第１プルダウン部を前
記出力端子に電気的に結合させる第１プルダウンスイッ
チング部とを具備し、 前記第２検出回路部は、検出しようとする電圧のレベル
によってプルアップ動作を行う第２プルアップ部と、 アクティブパワーダウンモードでオンされて前記第２プ
ルアップ部に電源を供給する第２プルアップスイッチン
グ部と、 プルダウン動作を行う第２プルダウン部と、 アクティブパワーダウンモードでオンされて前記第２プ
ルダウン部を前記出力端子に電気的に結合させる第２プ
ルダウンスイッチング部とを具備することを特徴とする
請求項１に記載の電圧検出回路。 - 【請求項３】 前記出力端子と前記第１プルダウンスイ
ッチング部との間に連結され、メモリセルアクセス期間
にオンされるスイッチングトランジスタをさらに具備す
ることを特徴とする請求項２に記載の電圧検出回路。 - 【請求項４】 前記出力端子の信号をバッファリングす
る駆動部をさらに具備することを特徴とする請求項２に
記載の電圧検出回路。 - 【請求項５】 半導体装置において、 検出結果を出力する出力端子と、 正常動作モードでオンされる第１プルアップスイッチン
グ部と、 アクティブパワーダウンモードでオンされる第２プルア
ップスイッチング部と、 前記第１プルアップスイッチング部と前記出力端子との
間に連結され、検出しようとする電圧のレベルによって
プルアップ動作を行う第１プルアップ部と、前記第２プ
ルアップスイッチング部と前記第１プルアップ部との間
に連結され、検出しようとする電圧のレベルによってプ
ルアップ動作を行う第２プルアップ部と、 正常動作モードでオンされる第１プルダウンスイッチン
グ部と、 アクティブパワーダウンモードでオンされる第２プルダ
ウンスイッチング部と、 前記第１プルダウンスイッチング部を通じて出力端子に
結合され、プルダウン動作を行う第１プルダウン部と、 一端が前記第２プルダウンスイッチング部を通じて前記
出力端子に結合され他端が前記第１プルダウン部に結合
されており、プルダウン動作を行う第２プルダウン部と
を具備して、 正常動作モードにおける有効チャネルの長さよりアクテ
ィブパワーダウンモードにおける有効チャネル長さが長
いことを特徴とする電圧検出回路。 - 【請求項６】 前記出力端子と前記第１プルダウンスイ
ッチング部との間に連結されており、メモリセルアクセ
ス期間にオンされるスイッチングトランジスタをさらに
具備することを特徴とする請求項５に記載の電圧検出回
路。 - 【請求項７】 前記出力端子の信号をバッファリングす
る駆動部をさらに具備することを特徴とする請求項５に
記載の電圧検出回路。 - 【請求項８】 アクティブパワーダウンモードを含む複
数の動作モードを有し、複数のメモリセルを含む同期式
半導体メモリ装置において、 半導体メモリ装置の動作モードを制御するモード制御信
号に応じて選択的にターンオンされる第１及び第２プル
アップスイッチング部と、 前記モード制御信号に応じて選択的にターンオンされる
第１プルダウンスイッチング部及び第２プルダウンスイ
ッチング部と、 前記第１プルアップスイッチング部及び第２プルアップ
スイッチング部のそれぞれに連結されることにより電流
経路が制御され、検出しようとする電圧によってゲーテ
ィングされる第１プルアップ部及び第２プルアップ部
と、 前記第１プルダウンスイッチング部及び第２プルダウン
スイッチング部のそれぞれに連結されることにより電流
の経路が制御される第１プルダウン部及び第２プルダウ
ン部と、 前記第１及び第２プルアップ部と前記第１及び第２プル
ダウン部との間に連結され、前記メモリセルの駆動時に
作動される信号に応じて駆動されるスイッチングトラン
ジスタと、 前記第１及び第２プルアップ部と前記スイッチングトラ
ンジスタとの連結ノードの電圧を駆動する駆動部とを具
備することを特徴とする電圧検出回路。 - 【請求項９】 前記第１プルアップ部及び前記第２プル
アップ部は並列に連結されて選択的に駆動され、アクテ
ィブパワーダウン時に駆動される第２プルアップ部の有
効チャネル長さが正常モードで駆動される第１プルアッ
プ部の有効チャネル長さより長いことを特徴とする請求
項８に記載の電圧検出回路。 - 【請求項１０】 前記第１プルダウン部及び前記第２プ
ルダウン部は並列に連結されて選択的に駆動され、アク
ティブパワーダウン時に駆動される第２プルダウン部の
有効チャネル長さが正常モードで駆動される第１プルダ
ウン部の有効チャネル長さより長いことを特徴とする請
求項８に記載の電圧検出回路。 - 【請求項１１】 前記第１プルアップ部及び前記第２プ
ルアップ部は直列に連結され、アクティブパワーダウン
時は第１プルアップ部及び第２プルアップ部のいずれも
駆動され、正常モードでは第１プルアップ部のみ駆動さ
れることを特徴とする請求項８に記載の電圧検出回路。 - 【請求項１２】 前記第１プルアップ部は直列に連結さ
れ、それぞれのゲートに昇圧電圧が印加される複数のＮ
ＭＯＳトランジスタよりなることを特徴とする請求項１
１に記載の電圧検出回路。 - 【請求項１３】 前記第２プルアップ部は直列に連結さ
れ、それぞれのゲートに昇圧電圧が印加される複数のＮ
ＭＯＳトランジスタよりなることを特徴とする請求項１
１に記載の電圧検出回路。 - 【請求項１４】 前記第１プルダウン部及び前記第２プ
ルダウン部は直列に連結され、アクティブパワーダウン
の時は第１プルダウン部及び第２プルダウン部のいずれ
も駆動され、正常モードでは第１プルダウン部のみ駆動
されることを特徴とする請求項８に記載の電圧検出回
路。 - 【請求項１５】 前記第１プルダウン部は直列に連結さ
れ、電源電圧がゲートに印加される複数のＮＭＯＳトラ
ンジスタよりなることを特徴とする請求項１４に記載の
電圧検出回路。 - 【請求項１６】 前記第２プルダウン部は直列に連結さ
れ、電源電圧がゲートに印加される複数のＮＭＯＳトラ
ンジスタよりなることを特徴とする請求項１１に記載の
電圧検出回路。 - 【請求項１７】 前記第１プルアップスイッチング部
は、前記モード制御信号に応じてゲーティングされドレ
インが電源電圧に連結されソースが前記第１プルアップ
に連結される第１ＰＭＯＳトランジスタを具備すること
を特徴とする請求項８に記載の電圧検出回路。 - 【請求項１８】 前記第２プルアップスイッチング部
は、前記モード制御信号を反転する第１インバーター
と、 前記第１インバーターの出力によりゲーティングされ、
ドレインが電源電圧に連結されソースが前記第２プルア
ップ部に連結される第２ＰＭＯＳトランジスタとを具備
することを特徴とする請求項８に記載の電圧検出回路。 - 【請求項１９】 前記第１プルダウンスイッチング部は
前記モード制御信号を反転する第２インバーターと、 前記第２インバーターの出力によりゲーティングされ、
ドレインが前記スイッチングトランジスタに連結されソ
ースが前記第１プルダウン部に連結される第１ＮＭＯＳ
トランジスタとを具備することを特徴とする請求項８に
記載の電圧検出回路。 - 【請求項２０】 前記第２プルダウンスイッチング部は
前記第２インバーターの出力を反転する第３インバータ
ーと、 前記第３インバーターの出力によりゲーティングされ、
ドレインが前記スイッチングトランジスタに連結されソ
ースが前記第２プルダウン部に連結される第２ＮＭＯＳ
トランジスタとを具備することを特徴とする請求項１９
に記載の電圧検出回路。 - 【請求項２１】 前記スイッチングトランジスタはＮＭ
ＯＳトランジスタであることを特徴とする請求項８に記
載の電圧検出回路。 - 【請求項２２】 前記駆動部は複数のインバーターを具
備することを特徴とする請求項８に記載の電圧検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039854A KR100234389B1 (ko) | 1996-09-13 | 1996-09-13 | 전압 검출 회로 |
| KR1996-39854 | 1996-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10106261A true JPH10106261A (ja) | 1998-04-24 |
| JP3957823B2 JP3957823B2 (ja) | 2007-08-15 |
Family
ID=19473721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20493397A Expired - Fee Related JP3957823B2 (ja) | 1996-09-13 | 1997-07-30 | 電圧検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5877652A (ja) |
| JP (1) | JP3957823B2 (ja) |
| KR (1) | KR100234389B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124082A (ja) * | 1999-11-09 | 2002-04-26 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007200550A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| KR100307534B1 (ko) * | 1999-09-07 | 2001-11-05 | 김영환 | 백 바이어스 레벨 센싱 회로 |
| KR100764428B1 (ko) * | 2000-08-30 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전압발생장치 |
| KR100344222B1 (ko) * | 2000-09-30 | 2002-07-20 | 삼성전자 주식회사 | 능동저항소자를 사용한 기준전압 발생회로 |
| US6407598B1 (en) * | 2000-11-08 | 2002-06-18 | Oki Electric Industry Co., Ltd. | Reset pulse signal generating circuit |
| JP2006324997A (ja) * | 2005-05-19 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 映像システム |
| JP4528254B2 (ja) * | 2005-11-25 | 2010-08-18 | 富士通セミコンダクター株式会社 | 電源電圧検出回路 |
| JP6792667B2 (ja) * | 2019-05-13 | 2020-11-25 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004858B1 (ko) * | 1992-03-17 | 1995-05-15 | 삼성전자 주식회사 | 내부전원전압 발생회로 |
| JP2962034B2 (ja) * | 1992-04-02 | 1999-10-12 | 日本電気株式会社 | 半導体メモリ |
| JPH0757472A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 半導体集積回路装置 |
| US5565807A (en) * | 1994-09-16 | 1996-10-15 | National Semiconductor Corporation | BiCMOS power-up circuit with hysteresis |
-
1996
- 1996-09-13 KR KR1019960039854A patent/KR100234389B1/ko not_active IP Right Cessation
-
1997
- 1997-05-09 US US08/852,105 patent/US5877652A/en not_active Expired - Fee Related
- 1997-07-30 JP JP20493397A patent/JP3957823B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124082A (ja) * | 1999-11-09 | 2002-04-26 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007200550A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100234389B1 (ko) | 1999-12-15 |
| US5877652A (en) | 1999-03-02 |
| JP3957823B2 (ja) | 2007-08-15 |
| KR19980021112A (ko) | 1998-06-25 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050816 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060627 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060707 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060927 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070509 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |