JP3957823B2 - 電圧検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電圧検出回路に係り、特に、半導体メモリ装置においてアクティブパワーダウンモード（Active Power Down Mode) で昇圧電圧ＶＰＰを検出するための電圧検出回路に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)は様々な動作モードを有するが、その中、アクティブパワーダウンモードは電源の消耗を減らすためのものであって、チップ内で消耗される電流の最小化が求められる。
【０００３】
図４はアクティブパワーダウンモードにおける各信号のタイミング図であり、ＣＫはシステムクロック、ＣＫＥはクロックイネーブル信号を示す。このＣＫＥが“ハイ”となって作動された場合は正常なメモリ動作が行われるのに対し、ＣＫＥが“ロー”となれば外部からＣＫが印加されても半導体チップ内でクロックが発生しない。これによって、正常なメモリ動作が行われない。このように半導体メモリチップの動作モードがチップ内の全ての動作が停止したアクティブパワーダウンモードと設定される場合、チップ内部の電流消耗は大抵内部のＤＣ電源駆動回路による。このような回路には外部電源電圧より高いレベルで動作する昇圧電圧を検出する回路も含まれる。図４において／ＲＡＳ及び／ＣＳはそれぞれチップの外部から印加されるローアドレスストローブ信号及びチップ選択信号を示し、ＷＬはワードラインを、ＢＬはビットラインを示す。そして、ＰＡＰＤはＣＫＥに基づいたモード制御信号を示す。
【０００４】
図５は従来の技術による電圧検出回路であって、プルアップ部２００、プルダウン部２０１、スイッチングトランジスタ２０２及び駆動部２０３を含めてなる。前記プルアップ部２００は昇圧電圧ＶＰＰによってゲーティングされる二つのＮＭＯＳトランジスタ２１１，２１２からなり、プルダウン部２０１は電源電圧ＶＣＣによってゲーティングされるＮＭＯＳトランジスタ２２１，２２２，２２３からなり、駆動部２０３はインバーター２１５，２１６，２１７からなる。スイッチングトランジスタ２０２のゲートには／ＲＡＳ信号に基づいた信号であるＰＲが印加される。従って、ＰＲ信号が“ハイ”ならスイッチングトランジスタ２０２がターンオンされプルアップ部のＮＭＯＳトランジスタ２１１，２１２の各ゲートに印加される昇圧電圧ＶＰＰのレベルによって駆動部２０３のロジック状態が変わる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような電圧検出回路は半導体メモリチップの動作モードに係わらずに一定した電流経路を有するので、アクティブパワーダウンモードでは余計に電源が消耗されてしまう。
【０００６】
従って、本発明は、従来の課題を解決するめになされたものであり、その目的は、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らし得る電圧検出回路を提供することにある。
【０００７】
本発明の他の目的は、アクティブパワーダウンモードで有効抵抗が最も高い電圧検出回路を提供することにある。
【０００８】
本発明のさらに他の目的は、正常動作モードで高速に動作し得る電圧検出回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、請求項１記載の第１発明の電圧検出回路は、半導体装置において、正常動作モードで作動して電圧レベルの検出動作を行う第１検出回路部と、アクティブパワーダウンモードで作動して電圧レベルの検出動作を行う第２検出回路部とを具備し、前記第２検出回路部のＭＯＳトランジスタの有効チャネル長さが前記第１検出回路部のＭＯＳトランジスタの有効チャネル長さより長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１０】
請求項２記載の第２発明は、前記第１検出回路部は、検出結果を出力する出力端子と、検出しようとする電圧のレベルによってプルアップ動作を行う第１プルアップ部と、正常動作モードでオンされて前記第１プルアップ部に電源を供給する第１プルアップスイッチング部と、プルダウン動作を行う第１プルダウン部と、正常動作モードでオンされて前記第１プルダウン部を前記出力端子に電気的に結合させる第１プルダウンスイッチング部とを具備し、前記第２検出回路部は、検出しようとする電圧のレベルによってプルアップ動作を行う第２プルアップ部と、アクティブパワーダウンモードでオンされて前記第２プルアップ部に電源を供給する第２プルアップスイッチング部と、プルダウン動作を行う第２プルダウン部と、アクティブパワーダウンモードでオンされて前記第２プルダウン部を前記出力端子に電気的に結合させる第２プルダウンスイッチング部とを具備することを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１１】
請求項３記載の第３発明は、前記出力端子と前記第１プルダウンスイッチング部との間に連結され、メモリセルアクセス期間にオンされるスイッチングトランジスタをさらに具備することを要旨とする。従って、正常動作モードで高速に動作できる。
【００１２】
請求項４記載の第４発明は、前記出力端子の信号をバッファリングする駆動部をさらに具備することを要旨とする。従って、信号ＰＤＥＴのロジックが反転及び遅延される。
【００１３】
請求項５記載の第５発明は、半導体装置において、検出結果を出力する出力端子と、正常動作モードでオンされる第１プルアップスイッチング部と、アクティブパワーダウンモードでオンされる第２プルアップスイッチング部と、前記第１プルアップスイッチング部と前記出力端子との間に連結され、検出しようとする電圧のレベルによってプルアップ動作を行う第１プルアップ部と、前記第２プルアップスイッチング部と前記第１プルアップ部との間に連結され、検出しようとする電圧のレベルによってプルアップ動作を行う第２プルアップ部と、正常動作モードでオンされる第１プルダウンスイッチング部と、アクティブパワーダウンモードでオンされる第２プルダウンスイッチング部と、前記第１プルダウンスイッチング部を通じて出力端子に結合され、プルダウン動作を行う第１プルダウン部と、一端が前記第２プルダウンスイッチング部を通じて前記出力端子に結合され他端が前記第１プルダウン部に結合されており、プルダウン動作を行う第２プルダウン部とを具備して、正常動作モードにおける有効チャネルの長さよりアクティブパワーダウンモードにおける有効チャネル長さが長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１４】
請求項６記載の第６発明は、前記出力端子と前記第１プルダウンスイッチング部との間に連結されており、メモリセルアクセス期間にオンされるスイッチングトランジスタをさらに具備することを要旨とする。従って、正常動作モードで高速に動作できる。
【００１５】
請求項７記載の第７発明は、前記出力端子の信号をバッファリングする駆動部をさらに具備することを要旨とする。従って、信号ＰＤＥＴのロジックが反転及び遅延される。
【００１６】
請求項８記載の第８発明は、アクティブパワーダウンモードを含む複数の動作モードを有し、複数のメモリセルを含む同期式半導体メモリ装置において、半導体メモリ装置の動作モードを制御するモード制御信号に応じて選択的にターンオンされる第１及び第２プルアップスイッチング部と、前記モード制御信号に応じて選択的にターンオンされる第１プルダウンスイッチング部及び第２プルダウンスイッチング部と、前記第１プルアップスイッチング部及び第２プルアップスイッチング部のそれぞれに連結されることにより電流経路が制御され、検出しようとする電圧によってゲーティングされる第１プルアップ部及び第２プルアップ部と、前記第１プルダウンスイッチング部及び第２プルダウンスイッチング部のそれぞれに連結されることにより電流の経路が制御される第１プルダウン部及び第２プルダウン部と、前記第１及び第２プルアップ部と前記第１及び第２プルダウン部との間に連結され、前記メモリセルの駆動時に作動される信号に応じて駆動されるスイッチングトランジスタと、前記第１及び第２プルアップ部と前記スイッチングトランジスタとの連結ノードの電圧を駆動する駆動部とを具備することを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１７】
請求項９記載の第９発明は、前記第１プルアップ部及び前記第２プルアップ部は並列に連結されて選択的に駆動され、アクティブパワーダウン時に駆動される第２プルアップ部の有効チャネル長さが正常モードで駆動される第１プルアップ部の有効チャネル長さより長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らせる。
【００１８】
請求項１０記載の第１０発明は、前記第１プルダウン部及び前記第２プルダウン部は並列に連結されて選択的に駆動され、アクティブパワーダウン時に駆動される第２プルダウン部の有効チャネル長さが正常モードで駆動される第１プルダウン部の有効チャネル長さより長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らせる。
【００１９】
請求項１１記載の第１１発明は、前記第１プルアップ部及び前記第２プルアップ部は直列に連結され、アクティブパワーダウン時は第１プルアップ部及び第２プルアップ部のいずれも駆動され、正常モードでは第１プルアップ部のみ駆動されることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２０】
請求項１２記載の第１２発明は、前記第１プルアップ部は直列に連結され、それぞれのゲートに昇圧電圧が印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２１】
請求項１３記載の第１３発明は、前記第２プルアップ部は直列に連結され、それぞれのゲートに昇圧電圧が印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２２】
請求項１４記載の第１４発明は、前記第１プルダウン部及び前記第２プルダウン部は直列に連結され、アクティブパワーダウンの時は第１プルダウン部及び第２プルダウン部のいずれも駆動され、正常モードでは第１プルダウン部のみ駆動されることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２３】
請求項１５記載の第１５発明は、前記第１プルダウン部は直列に連結され、電源電圧がゲートに印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２４】
請求項１６記載の第１６発明は、前記第２プルダウン部は直列に連結され、電源電圧がゲートに印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２５】
請求項１７記載の第１７発明は、前記第１プルアップスイッチング部は、前記モード制御信号に応じてゲーティングされドレインが電源電圧に連結されソースが前記第１プルアップに連結される第１ＰＭＯＳトランジスタを具備することを要旨とする。従って、第１プルアップスイッチング部と第２プルアップスイッチング部は選択的にターンオンされる。
【００２６】
請求項１８記載の第１８発明は、前記第２プルアップスイッチング部は、前記モード制御信号を反転する第１インバーターと、前記第１インバーターの出力によりゲーティングされ、ドレインが電源電圧に連結されソースが前記第２プルアップ部に連結される第２ＰＭＯＳトランジスタとを具備することを要旨とする。従って、第１プルアップスイッチング部と第２プルアップスイッチング部は選択的にターンオンされる。
【００２７】
請求項１９記載の第１９発明は、前記第１プルダウンスイッチング部は前記モード制御信号を反転する第２インバーターと、前記第２インバーターの出力によりゲーティングされ、ドレインが前記スイッチングトランジスタに連結されソースが前記第１プルダウン部に連結される第１ＮＭＯＳトランジスタとを具備することを要旨とする。従って、第１プルダウンスイッチング部と第２プルダウンスイッチング部は選択的にターンオンされる。
【００２８】
請求項２０記載の第２０発明は、前記第２プルダウンスイッチング部は前記第２インバーターの出力を反転する第３インバーターと、前記第３インバーターの出力によりゲーティングされ、ドレインが前記スイッチングトランジスタに連結されソースが前記第２プルダウン部に連結される第２ＮＭＯＳトランジスタとを具備することを要旨とする。従って、第１プルダウンスイッチング部と第２プルダウンスイッチング部は選択的にターンオンされる。
【００２９】
請求項２１記載の第２１発明は、前記スイッチングトランジスタはＮＭＯＳトランジスタであることを要旨とする。
【００３０】
請求項２２記載の第２２発明は、前記駆動部は複数のインバーターを具備することを要旨とする。従って、信号ＰＤＥＴのロジックが反転及び遅延される。
【００３１】
【発明の実施の形態】
以下、添付した図面に基づき本発明の電圧検出回路の一実施の形態を詳細に説明する。
【００３２】
図１は本発明による電圧検出回路を示したもので、電圧検出回路は第１検出回路３０２、第２検出回路３０４よりなる。第１検出回路３０２はモード制御信号ＰＡＰＤが“ロー”レベルの場合に作動され、第２検出回路３０４はモード制御信号ＰＡＰＤが“ハイ”レベルの場合に作動される。モード制御信号ＰＡＰＤは正常動作モードの場合に“ロー”レベルとなり、アクティブパワーダウンモードの場合に“ハイ”レベルとなる。該モード制御信号ＰＡＰＤは図４に示したように半導体メモリ装置の外部から印加されるＣＫＥを遅らせることにより発生し得る。
【００３３】
前記第１検出回路３０２及び第２検出回路３０４は、検出しようとする電圧（例えば、昇圧電圧ＶＰＰ）のレベルによる信号を出力する。即ち、昇圧電圧ＶＰＰのレベルが所定レベル以下なら、その出力ＰＤＥＴがロジック“ロー”レベルとなり、所定レベル以上ならばその出力ＰＤＥＴはロジック“ハイ”レベルとなる。
【００３４】
ここで、第１検出回路３０２の電流経路は第２検出回路３０４の電流経路より短くなる。即ち、第１検出回路３０２の有効チャネル長さは第２検出回路３０４の有効チャネル長さより短い。従って、第２検出回路３０４の抵抗が第１検出回路３０２の抵抗より大きく、よって第２検出回路３０４が作動される時の電流が第１検出回路３０２が作動される時の電流より小さくなる。
【００３５】
図２は本発明の具体的な実施の形態による電圧検出回路図であって、第１プルアップスイッチング部３１０、第２プルアップスイッチング部３２０、第１プルアップ部３３０、第２プルアップ部３４０、スイッチングトランジスタ３５０、駆動部３６０、第１プルダウンスイッチング部３７０、第２プルダウンスイッチング部３８０、第１プルダウン部３９０及び第２プルダウン部３９５を含めてなる。ここで、第１検出回路３０２は、第１プルダウンスイッチング部３１０、第１プルアップ部３３０、スイッチングトランジスタ３５０、第１プルダウンスイッチング部３７０及び第１プルダウン部３９０よりなる。第２検出回路３０４は、第２プルアップスイッチング部３２０、第２プルアップ部３４０、第１プルアップ部３１０、スイッチングトランジスタ３５０、第２プルダウンスイッチング部３８０、第２プルダウン部３９５及び第１プルダウン部３９０よりなる。
【００３６】
図２を参照すれば、第１プルアップスイッチング部３１０は、モード制御信号ＰＡＰＤ（図１参照）によってゲーティングされドレインが電源電圧ＶＣＣに連結されソースが第１プルアップ部３３０に連結されるＰＭＯＳトランジスタよりなる。第２プルアップスイッチング部３２０は、モード制御信号ＰＡＰＤを反転するインバーター３２１と当該インバーター３２１の出力をゲートに入力するＰＭＯＳトランジスタ３２２とからなる。従って、第１プルアップスイッチング部３１０と第２プルアップスイッチング部３２０は選択的にターンオンされる。さらに詳細には、モード制御信号ＰＡＰＤが“ロー”レベルなら（正常動作モード）、第１プルアップスイッチング部３１０はオンされ第２プルアップスイッチング部３２０はオフされて第１プルアップ部３３０のみ作動する。これに対して、モード制御信号ＰＡＰＤが“ハイ”レベルなら（アクティブパワーダウンモード）、第１プルアップスイッチング部３１０はオフされ第２プルアップスイッチング部３２０はオンされる。これにより、電源電圧ＶＣＣは第２プルアップスイッチング部３２０を通じて第２プルアップ部３４０及び第１プルアップ部３３０に供給され、第２及び第１プルアップ部３４０、３３０のいずれも作動する。
【００３７】
前記第１プルアップ部３３０はそれぞれのゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳトランジスタ３３１，３３２よりなり、第２プルアップ部３４０はそれぞれのゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳトランジスタ３４１，３４２，３４３，３４４よりなる。
【００３８】
前記第１プルダウンスイッチング部３７０はモード制御信号ＰＡＰＤを反転するインバーター３７１とそのゲートがインバーター３７１の出力に連結されたＮＭＯＳトランジスタ３７２よりなり、第２プルダウンスイッチング部３８０はインバーター３７１の出力を反転するインバーター３８１と当該インバーター３８１の出力をゲートに入力するＰＭＯＳトランジスタ３８２とからなる。従って、第１プルダウンスイッチング部３７０と第２プルダウンスイッチング部３８０は選択的にターンオンされる。さらに詳しくは、モード制御信号ＰＡＰＤが“ロー”レベルなら（正常動作モード）、第１プルダウンスイッチング部３７０はオンされ第２プルダウンスイッチング部３８０はオフされて第１プルダウン部３９０のみ作動する。これに対して、モード制御信号ＰＡＰＤが“ハイ”レベルなら（アクティブパワーダウンモード）、第１プルダウンスイッチング部３７０はオフされ第２プルダウンスイッチング部３８０はオンされることによって第２及び第１プルダウン部３９５，３９０のいずれも作動する。
【００３９】
前記第１プルダウン部３９０はＮＭＯＳトランジスタ３９１，３９２からなり、第２プルダウン部３９５はＮＭＯＳトランジスタ３９６，３９７，３９８，３９９からなる。駆動部３６０はインバーター３６１，３６２，３６３からなる。
【００４０】
このような電圧検出回路の動作を説明する前に動作モードによって変わる電流の大きさを調べる。まず、トランジスタが線型動作領域で動作する場合、電流の大きさは数１の通りである。
【００４１】
【数１】
ｉD ：ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネルの表面移 動度
COX：ゲートオキサイドの単位面積当たりキャパシタンス
W ：トランジスタの有効チャネル広さ
Ｌ：トランジスタの有効チャネル長さ
Vgs：ゲートソース電圧
Vds：ドレインソース電圧
Vt ：スレッショルド電圧
λ：チャネル長さモジュールレーションパラメーター
一方、トランジスタが風化飽和領域で動作する場合、電流は次の数２の通りとなる。
【００４２】
【数２】
数１及び数２から判るように、トランジスタに流れる電流はトランジスタの有効チャネル長さＬが長ければ少なくなり、短ければ多くなる。
【００４３】
図２を参照すれば、第１及び第２プルアップ部３３０，３４０を構成するトランジスタ３３１，３３２，３４１，３４２，３４３，３４４のゲートにはドレインに印加される電源電圧ＶＣＣより高いレベルの昇圧電圧ＶＰＰが印加される。従って、前記トランジスタ３３１，３３２，３４１，３４２，３４３，３４４は線型領域で動作し、よって前記数１による電流が流れる。さらに、第１及び第２プルダウン部３９０，３９５を構成する各トランジスタ３９１，３９２，３９６，３９７，３９８，３９９は飽和領域で動作し、よって数２による電流が流れる。従って、正常動作モードでは高速動作のために有効チャネル長さを縮めて多くの電流を流しアクティブパワーダウンモードでは電源消耗を減らすために有効チャネル長さを延ばす。図２において、モード制御信号ＰＡＰＤがアクティブされると第１プルアップスイッチング部３１０及び第１プルダウンスイッチング部３７０はオンされ第２プルアップスイッチング部３２０及び第２プルダウンスイッチング部３８０はオフされることにより、電流経路は第１プルアップ部３３０、スイッチングトランジスタ３５０及び第１プルダウン部３９０よりなる。従って、有効チャネル長さが短くなり、よって高速動作が可能となる。
【００４４】
これに対して、モード制御信号ＰＡＰＤがノンインアクティブ（nonーinactive)であれば、第２プルアップスイッチング部３２０及び第２プルダウンスイッチング部３８０がオンされ第１プルアップスイッチング部３１０及び第１プルダウンスイッチング部３７０がオフされることにより、電流経路は直列に連結された第２及び第１プルアップ部３２０，３１０、スイッチングトランジスタ３５０、第２及び第１プルダウン部３９５，３９０よりなる。従って、有効チャネル長さが延び、流れる電流の値が小さくなることによって電源消耗を減らし得る。
【００４５】
検出しようとする電圧である昇圧電圧ＶＰＰは半導体メモリ装置においてワ−ドラインの駆動時に用いられるものであって、通常、ＶＣＣ＋Ｖｔｈ以上の値を有するべきである。ここで、Ｖｔｈはワードラインの駆動時ターンオンされるトランジスタのターンオン電圧を示す。
【００４６】
信号ＰＤＥＴのロジック状態は昇圧電圧ＶＰＰのレベルによって変わる。まず、正常動作モードにおける検出動作を説明する。正常動作モードではモード制御信号ＰＡＰＤが“ロー”レベルとなってＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３７２がオンされ、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３８２はオフされる。従って、検出動作は第１プルアップスイッチング部３１０、第１プルアップ部３３０、スイッチングトランジスタ３５０、第１プルダウンスイッチング部３７０及び第１プルダウン部３９０よりなる第１検出回路によって行われる。ローアクティブ信号（ＰＲ）は半導体メモリ装置の外部から印加されるローアドレスストローブ信号（／ＲＡＳ）が作動することによって発生するものであって、ローアクティブ期間中“ハイ”レベルとなる。従って、正常動作モード及びローアクティブ期間であれば、電流はＰＭＯＳトランジスタ３１０、ＮＭＯＳトランジスタ３３１，３３２，３５０，３７２，３９１，３９２を通じて流れる。ここで、信号ＰＤＥＴのレベルは次の数３の通りとなる。
【００４７】
【数３】
数３中、 VPDETは信号ＰＤＥＴの電圧を示し、RON-310、 RON-331、 RON-332、 RON-350、 RON-372、 RON-391、 RON-392はそれぞれトランジスタ３１０，３３１，３３２，３５０，３７２，３９１，３９２のターンオン抵抗を示す。ここで、他のターンオン抵抗値は一定に保たれるが、ＮＭＯＳトランジスタ３３１，３３２のターンオン抵抗は昇圧電圧ＶＰＰのレベルによって変わる。従って、信号ＰＤＥＴの電圧レベルは昇圧電圧ＶＰＰのレベルが目標レベルより低い場合はロジック“ロー”レベルとなり、昇圧電圧ＶＰＰのレベルが目標レベルより高い場合はロジック“ハイ”レベルとなる。
【００４８】
一方、アクティブパワーダウンモードではモード制御信号ＰＡＰＤが“ハイ”レベルとなり、ＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３７２がオフされ、ＮＭＯＳトランジスタ３３２及びＮＭＯＳトランジスタ３８２はオンされる。従って、検出動作は第２プルアップスイッチング部３２０、第２プルアップ部３４０、第１プルアップ部３３０、スイッチングトランジスタ３５０、第２プルダウンスイッチング部３８０、第２プルダウン部３９５及び第１プルダウン部３９０よりなる第２検出回路によって行われる。前記第２プルアップ部３４０及び第１プルアップ部３３０に含まれたＮＭＯＳトランジスタ３４１，３４２，３４３，３４４，３３１，３３２のターンオン抵抗値は昇圧電圧ＶＰＰのレベルが高まるほど低くなる。これによって、信号ＰＤＥＴは昇圧電圧ＶＰＰのレベルが目標レベルより低い場合はロジック“ロー”レベルとなり、昇圧電圧ＶＰＰのレベルが目標レベルより高い場合はロジック“ハイ”レベルとなる。
【００４９】
前記駆動部３６０は複数のインバーター３６１，３６２，３６３よりなり、信号ＰＤＥＴをバッファリングして昇圧電圧検出信号ＰＤＥＴＰＰＡを出力する。昇圧電圧検出信号ＰＤＥＴＰＰＡは昇圧電圧ＶＰＰが目標レベル以下の場合はロジック“ハイ”レベルとなり、そうでない場合はロジック“ロー”レベルとなる。
【００５０】
図３は本発明の他の実施の形態による電圧検出回路図であり、第１プルアップスイッチング部４１０、第２プルアップスイッチング部４２０、第１プルアップ部４３０、第２プルアップ部４４０、スイッチングトランジスタ４５０、駆動部４６０、第１プルダウンスイッチング部４７０、第２プルダウンスイッチング部４８０、第１プルダウン部４９０及び第２プルダウン部４９５からなる。図３において、第１検出回路は第１プルアップスイッチング部４１０、第１プルアップ部４３０、スイッチングトランジスタ４５０、第１プルダウンスイッチング部４７０及び第１プルダウン部４９０からなり、第２検出回路は第２プルアップスイッチング部４２０、第２プルアップ部４４０、スイッチングトランジスタ４５０、第２プルダウンスイッチング部４８０及び第２プルダウン部４９５からなる。
【００５１】
図３に示した電圧検出回路は図２に示した回路と違って、第１プルアップ部４３０及び第２プルアップ部４４０は並列に連結されており、モード制御信号ＰＡＰＤに応じて選択的に駆動される。さらに、第１プルダウン部４９０及び第２プルダウン部４９５も並列に連結されており、モード制御信号ＰＡＰＤに応じて選択的に駆動される。即ち、モード制御信号ＰＡＰＤがアクティブであればインバーター４２１によって反転されたモード制御信号が印加される第２プルアップスイッチング部のＰＭＯＳトランジスタ４２２がオンされ、モード制御信号ＰＡＰＤがインバーター４７１，４８１を経由して印加される第２プルダウンスイッチング部のＮＭＯＳトランジスタ４８２がオンされることにより第２プルアップ部４４０及び第２プルダウン部４９５が駆動される。
【００５２】
これに対して、モード制御信号ＰＡＰＤがインアクティブであれば、第１プルアップ部４１０のＰＭＯＳトランジスタ４１０がオンされ、インバーター４７１によって反転されたモード制御信号ＰＡＰＤが印加されるＮＭＯＳトランジスタ４７２がオンされることによって第１プルアップ部及び第１プルダウン部が駆動される。
【００５３】
この際、アクティブパワーダウンモードで選択される第２プルアップ部４４０及び第２プルダウン部４９５によって形成される電流経路の有効チャネル長さは、正常動作モードで選択される第１プルアップ部４３０及び第１プルダウン部４９０による電流経路の有効チャネル長さに比べて長い。従って、アクティブパワーダウンモードにおける電力消耗が減る。
【００５４】
このような電圧検出回路において、ＰＲ信号が“ハイ”レベルなら、スイッチングトランジスタ４５０がオンされＰＲ信号が“ロー”レベルならスイッチングトランジスタ４５０はオフされる。従って、ＰＲ信号は電圧検出回路のイネーブル信号として作用する。ＰＲ信号が“ハイ”レベルならプルアップ部を構成するトランジスタ４３１，４３２，４４１，４４２，４４３，４４４の各ゲートに印加される昇圧電圧ＶＰＰのレベルによって信号ＰＤＥＴの電圧レベルも変わる。信号ＰＤＥＴのロジックは駆動部４６０によって反転及び遅延され、昇圧電圧検出信号ＰＤＥＴＰＰＡが発生する。
【００５５】
【発明の効果】
本発明による電圧検出回路は複数のプルアップ部及びプルダウン部よりなり、モード制御信号ＰＡＰＤに応じてプルアップ部及びプルダウン部が選択的に駆動される。ここで、正常動作モードでは縮まった電流経路が設定され、アクティブパワーダウンモードではさらに長い電流経路が設定される。従って、正常動作モードでは有効チャネル長さが短いため高速動作が可能であり、アクティブパワーダウンモードでは有効チャネル長さが長いため有効抵抗が増えて流れる電流が減り、よって電源消耗が減る。
【図面の簡単な説明】
【図１】本発明の一実施の形態による電圧検出回路図である。
【図２】本発明の一実施の形態による具体的な電圧検出回路図である。
【図３】本発明の他の実施の形態による電圧検出回路図である。
【図４】半導体ＤＲＡＭ装置のアクティブパワーダウンモードにおける各信号のタイミング図である。
【図５】従来の技術による電圧検出回路図である。
【符号の説明】
３０２ 第１検出回路
３０４ 第２検出回路
３１０，４２０ 第１プルアップスイッチング部
３２０，４２０ 第２プルアップスイッチング部
３３０，４３０ 第１プルアップ部
３４０，４４０ 第２プルアップ部
３５０，４５０ スイッチングトランジスタ部
３６０，４６０ 駆動部
３７０，４７０ 第１プルダウンスイッチング部
３８０，４８０ 第２プルダウンスイッチング部
３９０，４９０ 第１プルダウン部
３９５，４９５ 第２プルダウン部
【発明の属する技術分野】
本発明は電圧検出回路に係り、特に、半導体メモリ装置においてアクティブパワーダウンモード（Active Power Down Mode) で昇圧電圧ＶＰＰを検出するための電圧検出回路に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)は様々な動作モードを有するが、その中、アクティブパワーダウンモードは電源の消耗を減らすためのものであって、チップ内で消耗される電流の最小化が求められる。
【０００３】
図４はアクティブパワーダウンモードにおける各信号のタイミング図であり、ＣＫはシステムクロック、ＣＫＥはクロックイネーブル信号を示す。このＣＫＥが“ハイ”となって作動された場合は正常なメモリ動作が行われるのに対し、ＣＫＥが“ロー”となれば外部からＣＫが印加されても半導体チップ内でクロックが発生しない。これによって、正常なメモリ動作が行われない。このように半導体メモリチップの動作モードがチップ内の全ての動作が停止したアクティブパワーダウンモードと設定される場合、チップ内部の電流消耗は大抵内部のＤＣ電源駆動回路による。このような回路には外部電源電圧より高いレベルで動作する昇圧電圧を検出する回路も含まれる。図４において／ＲＡＳ及び／ＣＳはそれぞれチップの外部から印加されるローアドレスストローブ信号及びチップ選択信号を示し、ＷＬはワードラインを、ＢＬはビットラインを示す。そして、ＰＡＰＤはＣＫＥに基づいたモード制御信号を示す。
【０００４】
図５は従来の技術による電圧検出回路であって、プルアップ部２００、プルダウン部２０１、スイッチングトランジスタ２０２及び駆動部２０３を含めてなる。前記プルアップ部２００は昇圧電圧ＶＰＰによってゲーティングされる二つのＮＭＯＳトランジスタ２１１，２１２からなり、プルダウン部２０１は電源電圧ＶＣＣによってゲーティングされるＮＭＯＳトランジスタ２２１，２２２，２２３からなり、駆動部２０３はインバーター２１５，２１６，２１７からなる。スイッチングトランジスタ２０２のゲートには／ＲＡＳ信号に基づいた信号であるＰＲが印加される。従って、ＰＲ信号が“ハイ”ならスイッチングトランジスタ２０２がターンオンされプルアップ部のＮＭＯＳトランジスタ２１１，２１２の各ゲートに印加される昇圧電圧ＶＰＰのレベルによって駆動部２０３のロジック状態が変わる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような電圧検出回路は半導体メモリチップの動作モードに係わらずに一定した電流経路を有するので、アクティブパワーダウンモードでは余計に電源が消耗されてしまう。
【０００６】
従って、本発明は、従来の課題を解決するめになされたものであり、その目的は、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らし得る電圧検出回路を提供することにある。
【０００７】
本発明の他の目的は、アクティブパワーダウンモードで有効抵抗が最も高い電圧検出回路を提供することにある。
【０００８】
本発明のさらに他の目的は、正常動作モードで高速に動作し得る電圧検出回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、請求項１記載の第１発明の電圧検出回路は、半導体装置において、正常動作モードで作動して電圧レベルの検出動作を行う第１検出回路部と、アクティブパワーダウンモードで作動して電圧レベルの検出動作を行う第２検出回路部とを具備し、前記第２検出回路部のＭＯＳトランジスタの有効チャネル長さが前記第１検出回路部のＭＯＳトランジスタの有効チャネル長さより長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１０】
請求項２記載の第２発明は、前記第１検出回路部は、検出結果を出力する出力端子と、検出しようとする電圧のレベルによってプルアップ動作を行う第１プルアップ部と、正常動作モードでオンされて前記第１プルアップ部に電源を供給する第１プルアップスイッチング部と、プルダウン動作を行う第１プルダウン部と、正常動作モードでオンされて前記第１プルダウン部を前記出力端子に電気的に結合させる第１プルダウンスイッチング部とを具備し、前記第２検出回路部は、検出しようとする電圧のレベルによってプルアップ動作を行う第２プルアップ部と、アクティブパワーダウンモードでオンされて前記第２プルアップ部に電源を供給する第２プルアップスイッチング部と、プルダウン動作を行う第２プルダウン部と、アクティブパワーダウンモードでオンされて前記第２プルダウン部を前記出力端子に電気的に結合させる第２プルダウンスイッチング部とを具備することを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１１】
請求項３記載の第３発明は、前記出力端子と前記第１プルダウンスイッチング部との間に連結され、メモリセルアクセス期間にオンされるスイッチングトランジスタをさらに具備することを要旨とする。従って、正常動作モードで高速に動作できる。
【００１２】
請求項４記載の第４発明は、前記出力端子の信号をバッファリングする駆動部をさらに具備することを要旨とする。従って、信号ＰＤＥＴのロジックが反転及び遅延される。
【００１３】
請求項５記載の第５発明は、半導体装置において、検出結果を出力する出力端子と、正常動作モードでオンされる第１プルアップスイッチング部と、アクティブパワーダウンモードでオンされる第２プルアップスイッチング部と、前記第１プルアップスイッチング部と前記出力端子との間に連結され、検出しようとする電圧のレベルによってプルアップ動作を行う第１プルアップ部と、前記第２プルアップスイッチング部と前記第１プルアップ部との間に連結され、検出しようとする電圧のレベルによってプルアップ動作を行う第２プルアップ部と、正常動作モードでオンされる第１プルダウンスイッチング部と、アクティブパワーダウンモードでオンされる第２プルダウンスイッチング部と、前記第１プルダウンスイッチング部を通じて出力端子に結合され、プルダウン動作を行う第１プルダウン部と、一端が前記第２プルダウンスイッチング部を通じて前記出力端子に結合され他端が前記第１プルダウン部に結合されており、プルダウン動作を行う第２プルダウン部とを具備して、正常動作モードにおける有効チャネルの長さよりアクティブパワーダウンモードにおける有効チャネル長さが長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１４】
請求項６記載の第６発明は、前記出力端子と前記第１プルダウンスイッチング部との間に連結されており、メモリセルアクセス期間にオンされるスイッチングトランジスタをさらに具備することを要旨とする。従って、正常動作モードで高速に動作できる。
【００１５】
請求項７記載の第７発明は、前記出力端子の信号をバッファリングする駆動部をさらに具備することを要旨とする。従って、信号ＰＤＥＴのロジックが反転及び遅延される。
【００１６】
請求項８記載の第８発明は、アクティブパワーダウンモードを含む複数の動作モードを有し、複数のメモリセルを含む同期式半導体メモリ装置において、半導体メモリ装置の動作モードを制御するモード制御信号に応じて選択的にターンオンされる第１及び第２プルアップスイッチング部と、前記モード制御信号に応じて選択的にターンオンされる第１プルダウンスイッチング部及び第２プルダウンスイッチング部と、前記第１プルアップスイッチング部及び第２プルアップスイッチング部のそれぞれに連結されることにより電流経路が制御され、検出しようとする電圧によってゲーティングされる第１プルアップ部及び第２プルアップ部と、前記第１プルダウンスイッチング部及び第２プルダウンスイッチング部のそれぞれに連結されることにより電流の経路が制御される第１プルダウン部及び第２プルダウン部と、前記第１及び第２プルアップ部と前記第１及び第２プルダウン部との間に連結され、前記メモリセルの駆動時に作動される信号に応じて駆動されるスイッチングトランジスタと、前記第１及び第２プルアップ部と前記スイッチングトランジスタとの連結ノードの電圧を駆動する駆動部とを具備することを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らすとともに、アクティブパワーダウンモードで有効抵抗が最も高くできる。
【００１７】
請求項９記載の第９発明は、前記第１プルアップ部及び前記第２プルアップ部は並列に連結されて選択的に駆動され、アクティブパワーダウン時に駆動される第２プルアップ部の有効チャネル長さが正常モードで駆動される第１プルアップ部の有効チャネル長さより長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らせる。
【００１８】
請求項１０記載の第１０発明は、前記第１プルダウン部及び前記第２プルダウン部は並列に連結されて選択的に駆動され、アクティブパワーダウン時に駆動される第２プルダウン部の有効チャネル長さが正常モードで駆動される第１プルダウン部の有効チャネル長さより長いことを要旨とする。従って、半導体メモリチップのアクティブパワーダウンモードにおける電源消耗を減らせる。
【００１９】
請求項１１記載の第１１発明は、前記第１プルアップ部及び前記第２プルアップ部は直列に連結され、アクティブパワーダウン時は第１プルアップ部及び第２プルアップ部のいずれも駆動され、正常モードでは第１プルアップ部のみ駆動されることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２０】
請求項１２記載の第１２発明は、前記第１プルアップ部は直列に連結され、それぞれのゲートに昇圧電圧が印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２１】
請求項１３記載の第１３発明は、前記第２プルアップ部は直列に連結され、それぞれのゲートに昇圧電圧が印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２２】
請求項１４記載の第１４発明は、前記第１プルダウン部及び前記第２プルダウン部は直列に連結され、アクティブパワーダウンの時は第１プルダウン部及び第２プルダウン部のいずれも駆動され、正常モードでは第１プルダウン部のみ駆動されることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２３】
請求項１５記載の第１５発明は、前記第１プルダウン部は直列に連結され、電源電圧がゲートに印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２４】
請求項１６記載の第１６発明は、前記第２プルダウン部は直列に連結され、電源電圧がゲートに印加される複数のＮＭＯＳトランジスタよりなることを要旨とする。従って、正常動作モードで高速に動作できる。
【００２５】
請求項１７記載の第１７発明は、前記第１プルアップスイッチング部は、前記モード制御信号に応じてゲーティングされドレインが電源電圧に連結されソースが前記第１プルアップに連結される第１ＰＭＯＳトランジスタを具備することを要旨とする。従って、第１プルアップスイッチング部と第２プルアップスイッチング部は選択的にターンオンされる。
【００２６】
請求項１８記載の第１８発明は、前記第２プルアップスイッチング部は、前記モード制御信号を反転する第１インバーターと、前記第１インバーターの出力によりゲーティングされ、ドレインが電源電圧に連結されソースが前記第２プルアップ部に連結される第２ＰＭＯＳトランジスタとを具備することを要旨とする。従って、第１プルアップスイッチング部と第２プルアップスイッチング部は選択的にターンオンされる。
【００２７】
請求項１９記載の第１９発明は、前記第１プルダウンスイッチング部は前記モード制御信号を反転する第２インバーターと、前記第２インバーターの出力によりゲーティングされ、ドレインが前記スイッチングトランジスタに連結されソースが前記第１プルダウン部に連結される第１ＮＭＯＳトランジスタとを具備することを要旨とする。従って、第１プルダウンスイッチング部と第２プルダウンスイッチング部は選択的にターンオンされる。
【００２８】
請求項２０記載の第２０発明は、前記第２プルダウンスイッチング部は前記第２インバーターの出力を反転する第３インバーターと、前記第３インバーターの出力によりゲーティングされ、ドレインが前記スイッチングトランジスタに連結されソースが前記第２プルダウン部に連結される第２ＮＭＯＳトランジスタとを具備することを要旨とする。従って、第１プルダウンスイッチング部と第２プルダウンスイッチング部は選択的にターンオンされる。
【００２９】
請求項２１記載の第２１発明は、前記スイッチングトランジスタはＮＭＯＳトランジスタであることを要旨とする。
【００３０】
請求項２２記載の第２２発明は、前記駆動部は複数のインバーターを具備することを要旨とする。従って、信号ＰＤＥＴのロジックが反転及び遅延される。
【００３１】
【発明の実施の形態】
以下、添付した図面に基づき本発明の電圧検出回路の一実施の形態を詳細に説明する。
【００３２】
図１は本発明による電圧検出回路を示したもので、電圧検出回路は第１検出回路３０２、第２検出回路３０４よりなる。第１検出回路３０２はモード制御信号ＰＡＰＤが“ロー”レベルの場合に作動され、第２検出回路３０４はモード制御信号ＰＡＰＤが“ハイ”レベルの場合に作動される。モード制御信号ＰＡＰＤは正常動作モードの場合に“ロー”レベルとなり、アクティブパワーダウンモードの場合に“ハイ”レベルとなる。該モード制御信号ＰＡＰＤは図４に示したように半導体メモリ装置の外部から印加されるＣＫＥを遅らせることにより発生し得る。
【００３３】
前記第１検出回路３０２及び第２検出回路３０４は、検出しようとする電圧（例えば、昇圧電圧ＶＰＰ）のレベルによる信号を出力する。即ち、昇圧電圧ＶＰＰのレベルが所定レベル以下なら、その出力ＰＤＥＴがロジック“ロー”レベルとなり、所定レベル以上ならばその出力ＰＤＥＴはロジック“ハイ”レベルとなる。
【００３４】
ここで、第１検出回路３０２の電流経路は第２検出回路３０４の電流経路より短くなる。即ち、第１検出回路３０２の有効チャネル長さは第２検出回路３０４の有効チャネル長さより短い。従って、第２検出回路３０４の抵抗が第１検出回路３０２の抵抗より大きく、よって第２検出回路３０４が作動される時の電流が第１検出回路３０２が作動される時の電流より小さくなる。
【００３５】
図２は本発明の具体的な実施の形態による電圧検出回路図であって、第１プルアップスイッチング部３１０、第２プルアップスイッチング部３２０、第１プルアップ部３３０、第２プルアップ部３４０、スイッチングトランジスタ３５０、駆動部３６０、第１プルダウンスイッチング部３７０、第２プルダウンスイッチング部３８０、第１プルダウン部３９０及び第２プルダウン部３９５を含めてなる。ここで、第１検出回路３０２は、第１プルダウンスイッチング部３１０、第１プルアップ部３３０、スイッチングトランジスタ３５０、第１プルダウンスイッチング部３７０及び第１プルダウン部３９０よりなる。第２検出回路３０４は、第２プルアップスイッチング部３２０、第２プルアップ部３４０、第１プルアップ部３１０、スイッチングトランジスタ３５０、第２プルダウンスイッチング部３８０、第２プルダウン部３９５及び第１プルダウン部３９０よりなる。
【００３６】
図２を参照すれば、第１プルアップスイッチング部３１０は、モード制御信号ＰＡＰＤ（図１参照）によってゲーティングされドレインが電源電圧ＶＣＣに連結されソースが第１プルアップ部３３０に連結されるＰＭＯＳトランジスタよりなる。第２プルアップスイッチング部３２０は、モード制御信号ＰＡＰＤを反転するインバーター３２１と当該インバーター３２１の出力をゲートに入力するＰＭＯＳトランジスタ３２２とからなる。従って、第１プルアップスイッチング部３１０と第２プルアップスイッチング部３２０は選択的にターンオンされる。さらに詳細には、モード制御信号ＰＡＰＤが“ロー”レベルなら（正常動作モード）、第１プルアップスイッチング部３１０はオンされ第２プルアップスイッチング部３２０はオフされて第１プルアップ部３３０のみ作動する。これに対して、モード制御信号ＰＡＰＤが“ハイ”レベルなら（アクティブパワーダウンモード）、第１プルアップスイッチング部３１０はオフされ第２プルアップスイッチング部３２０はオンされる。これにより、電源電圧ＶＣＣは第２プルアップスイッチング部３２０を通じて第２プルアップ部３４０及び第１プルアップ部３３０に供給され、第２及び第１プルアップ部３４０、３３０のいずれも作動する。
【００３７】
前記第１プルアップ部３３０はそれぞれのゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳトランジスタ３３１，３３２よりなり、第２プルアップ部３４０はそれぞれのゲートに昇圧電圧ＶＰＰを入力するＮＭＯＳトランジスタ３４１，３４２，３４３，３４４よりなる。
【００３８】
前記第１プルダウンスイッチング部３７０はモード制御信号ＰＡＰＤを反転するインバーター３７１とそのゲートがインバーター３７１の出力に連結されたＮＭＯＳトランジスタ３７２よりなり、第２プルダウンスイッチング部３８０はインバーター３７１の出力を反転するインバーター３８１と当該インバーター３８１の出力をゲートに入力するＰＭＯＳトランジスタ３８２とからなる。従って、第１プルダウンスイッチング部３７０と第２プルダウンスイッチング部３８０は選択的にターンオンされる。さらに詳しくは、モード制御信号ＰＡＰＤが“ロー”レベルなら（正常動作モード）、第１プルダウンスイッチング部３７０はオンされ第２プルダウンスイッチング部３８０はオフされて第１プルダウン部３９０のみ作動する。これに対して、モード制御信号ＰＡＰＤが“ハイ”レベルなら（アクティブパワーダウンモード）、第１プルダウンスイッチング部３７０はオフされ第２プルダウンスイッチング部３８０はオンされることによって第２及び第１プルダウン部３９５，３９０のいずれも作動する。
【００３９】
前記第１プルダウン部３９０はＮＭＯＳトランジスタ３９１，３９２からなり、第２プルダウン部３９５はＮＭＯＳトランジスタ３９６，３９７，３９８，３９９からなる。駆動部３６０はインバーター３６１，３６２，３６３からなる。
【００４０】
このような電圧検出回路の動作を説明する前に動作モードによって変わる電流の大きさを調べる。まず、トランジスタが線型動作領域で動作する場合、電流の大きさは数１の通りである。
【００４１】
【数１】
COX：ゲートオキサイドの単位面積当たりキャパシタンス
W ：トランジスタの有効チャネル広さ
Ｌ：トランジスタの有効チャネル長さ
Vgs：ゲートソース電圧
Vds：ドレインソース電圧
Vt ：スレッショルド電圧
λ：チャネル長さモジュールレーションパラメーター
一方、トランジスタが風化飽和領域で動作する場合、電流は次の数２の通りとなる。
【００４２】
【数２】
【００４３】
図２を参照すれば、第１及び第２プルアップ部３３０，３４０を構成するトランジスタ３３１，３３２，３４１，３４２，３４３，３４４のゲートにはドレインに印加される電源電圧ＶＣＣより高いレベルの昇圧電圧ＶＰＰが印加される。従って、前記トランジスタ３３１，３３２，３４１，３４２，３４３，３４４は線型領域で動作し、よって前記数１による電流が流れる。さらに、第１及び第２プルダウン部３９０，３９５を構成する各トランジスタ３９１，３９２，３９６，３９７，３９８，３９９は飽和領域で動作し、よって数２による電流が流れる。従って、正常動作モードでは高速動作のために有効チャネル長さを縮めて多くの電流を流しアクティブパワーダウンモードでは電源消耗を減らすために有効チャネル長さを延ばす。図２において、モード制御信号ＰＡＰＤがアクティブされると第１プルアップスイッチング部３１０及び第１プルダウンスイッチング部３７０はオンされ第２プルアップスイッチング部３２０及び第２プルダウンスイッチング部３８０はオフされることにより、電流経路は第１プルアップ部３３０、スイッチングトランジスタ３５０及び第１プルダウン部３９０よりなる。従って、有効チャネル長さが短くなり、よって高速動作が可能となる。
【００４４】
これに対して、モード制御信号ＰＡＰＤがノンインアクティブ（nonーinactive)であれば、第２プルアップスイッチング部３２０及び第２プルダウンスイッチング部３８０がオンされ第１プルアップスイッチング部３１０及び第１プルダウンスイッチング部３７０がオフされることにより、電流経路は直列に連結された第２及び第１プルアップ部３２０，３１０、スイッチングトランジスタ３５０、第２及び第１プルダウン部３９５，３９０よりなる。従って、有効チャネル長さが延び、流れる電流の値が小さくなることによって電源消耗を減らし得る。
【００４５】
検出しようとする電圧である昇圧電圧ＶＰＰは半導体メモリ装置においてワ−ドラインの駆動時に用いられるものであって、通常、ＶＣＣ＋Ｖｔｈ以上の値を有するべきである。ここで、Ｖｔｈはワードラインの駆動時ターンオンされるトランジスタのターンオン電圧を示す。
【００４６】
信号ＰＤＥＴのロジック状態は昇圧電圧ＶＰＰのレベルによって変わる。まず、正常動作モードにおける検出動作を説明する。正常動作モードではモード制御信号ＰＡＰＤが“ロー”レベルとなってＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３７２がオンされ、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３８２はオフされる。従って、検出動作は第１プルアップスイッチング部３１０、第１プルアップ部３３０、スイッチングトランジスタ３５０、第１プルダウンスイッチング部３７０及び第１プルダウン部３９０よりなる第１検出回路によって行われる。ローアクティブ信号（ＰＲ）は半導体メモリ装置の外部から印加されるローアドレスストローブ信号（／ＲＡＳ）が作動することによって発生するものであって、ローアクティブ期間中“ハイ”レベルとなる。従って、正常動作モード及びローアクティブ期間であれば、電流はＰＭＯＳトランジスタ３１０、ＮＭＯＳトランジスタ３３１，３３２，３５０，３７２，３９１，３９２を通じて流れる。ここで、信号ＰＤＥＴのレベルは次の数３の通りとなる。
【００４７】
【数３】
【００４８】
一方、アクティブパワーダウンモードではモード制御信号ＰＡＰＤが“ハイ”レベルとなり、ＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３７２がオフされ、ＮＭＯＳトランジスタ３３２及びＮＭＯＳトランジスタ３８２はオンされる。従って、検出動作は第２プルアップスイッチング部３２０、第２プルアップ部３４０、第１プルアップ部３３０、スイッチングトランジスタ３５０、第２プルダウンスイッチング部３８０、第２プルダウン部３９５及び第１プルダウン部３９０よりなる第２検出回路によって行われる。前記第２プルアップ部３４０及び第１プルアップ部３３０に含まれたＮＭＯＳトランジスタ３４１，３４２，３４３，３４４，３３１，３３２のターンオン抵抗値は昇圧電圧ＶＰＰのレベルが高まるほど低くなる。これによって、信号ＰＤＥＴは昇圧電圧ＶＰＰのレベルが目標レベルより低い場合はロジック“ロー”レベルとなり、昇圧電圧ＶＰＰのレベルが目標レベルより高い場合はロジック“ハイ”レベルとなる。
【００４９】
前記駆動部３６０は複数のインバーター３６１，３６２，３６３よりなり、信号ＰＤＥＴをバッファリングして昇圧電圧検出信号ＰＤＥＴＰＰＡを出力する。昇圧電圧検出信号ＰＤＥＴＰＰＡは昇圧電圧ＶＰＰが目標レベル以下の場合はロジック“ハイ”レベルとなり、そうでない場合はロジック“ロー”レベルとなる。
【００５０】
図３は本発明の他の実施の形態による電圧検出回路図であり、第１プルアップスイッチング部４１０、第２プルアップスイッチング部４２０、第１プルアップ部４３０、第２プルアップ部４４０、スイッチングトランジスタ４５０、駆動部４６０、第１プルダウンスイッチング部４７０、第２プルダウンスイッチング部４８０、第１プルダウン部４９０及び第２プルダウン部４９５からなる。図３において、第１検出回路は第１プルアップスイッチング部４１０、第１プルアップ部４３０、スイッチングトランジスタ４５０、第１プルダウンスイッチング部４７０及び第１プルダウン部４９０からなり、第２検出回路は第２プルアップスイッチング部４２０、第２プルアップ部４４０、スイッチングトランジスタ４５０、第２プルダウンスイッチング部４８０及び第２プルダウン部４９５からなる。
【００５１】
図３に示した電圧検出回路は図２に示した回路と違って、第１プルアップ部４３０及び第２プルアップ部４４０は並列に連結されており、モード制御信号ＰＡＰＤに応じて選択的に駆動される。さらに、第１プルダウン部４９０及び第２プルダウン部４９５も並列に連結されており、モード制御信号ＰＡＰＤに応じて選択的に駆動される。即ち、モード制御信号ＰＡＰＤがアクティブであればインバーター４２１によって反転されたモード制御信号が印加される第２プルアップスイッチング部のＰＭＯＳトランジスタ４２２がオンされ、モード制御信号ＰＡＰＤがインバーター４７１，４８１を経由して印加される第２プルダウンスイッチング部のＮＭＯＳトランジスタ４８２がオンされることにより第２プルアップ部４４０及び第２プルダウン部４９５が駆動される。
【００５２】
これに対して、モード制御信号ＰＡＰＤがインアクティブであれば、第１プルアップ部４１０のＰＭＯＳトランジスタ４１０がオンされ、インバーター４７１によって反転されたモード制御信号ＰＡＰＤが印加されるＮＭＯＳトランジスタ４７２がオンされることによって第１プルアップ部及び第１プルダウン部が駆動される。
【００５３】
この際、アクティブパワーダウンモードで選択される第２プルアップ部４４０及び第２プルダウン部４９５によって形成される電流経路の有効チャネル長さは、正常動作モードで選択される第１プルアップ部４３０及び第１プルダウン部４９０による電流経路の有効チャネル長さに比べて長い。従って、アクティブパワーダウンモードにおける電力消耗が減る。
【００５４】
このような電圧検出回路において、ＰＲ信号が“ハイ”レベルなら、スイッチングトランジスタ４５０がオンされＰＲ信号が“ロー”レベルならスイッチングトランジスタ４５０はオフされる。従って、ＰＲ信号は電圧検出回路のイネーブル信号として作用する。ＰＲ信号が“ハイ”レベルならプルアップ部を構成するトランジスタ４３１，４３２，４４１，４４２，４４３，４４４の各ゲートに印加される昇圧電圧ＶＰＰのレベルによって信号ＰＤＥＴの電圧レベルも変わる。信号ＰＤＥＴのロジックは駆動部４６０によって反転及び遅延され、昇圧電圧検出信号ＰＤＥＴＰＰＡが発生する。
【００５５】
【発明の効果】
本発明による電圧検出回路は複数のプルアップ部及びプルダウン部よりなり、モード制御信号ＰＡＰＤに応じてプルアップ部及びプルダウン部が選択的に駆動される。ここで、正常動作モードでは縮まった電流経路が設定され、アクティブパワーダウンモードではさらに長い電流経路が設定される。従って、正常動作モードでは有効チャネル長さが短いため高速動作が可能であり、アクティブパワーダウンモードでは有効チャネル長さが長いため有効抵抗が増えて流れる電流が減り、よって電源消耗が減る。
【図面の簡単な説明】
【図１】本発明の一実施の形態による電圧検出回路図である。
【図２】本発明の一実施の形態による具体的な電圧検出回路図である。
【図３】本発明の他の実施の形態による電圧検出回路図である。
【図４】半導体ＤＲＡＭ装置のアクティブパワーダウンモードにおける各信号のタイミング図である。
【図５】従来の技術による電圧検出回路図である。
【符号の説明】
３０２ 第１検出回路
３０４ 第２検出回路
３１０，４２０ 第１プルアップスイッチング部
３２０，４２０ 第２プルアップスイッチング部
３３０，４３０ 第１プルアップ部
３４０，４４０ 第２プルアップ部
３５０，４５０ スイッチングトランジスタ部
３６０，４６０ 駆動部
３７０，４７０ 第１プルダウンスイッチング部
３８０，４８０ 第２プルダウンスイッチング部
３９０，４９０ 第１プルダウン部
３９５，４９５ 第２プルダウン部
Claims (6)
- 半導体装置において、
検出結果を出力する出力端子と、検出しようとする電圧がゲートに印加されるＭＯＳトランジスタにより構成される第１プルアップ部と、正常動作モードでオンされて前記第１プルアップ部に電源を供給する第１プルアップスイッチング部と、プルダウン動作を行う第１プルダウン部と、正常動作モードでオンされて前記第１プルダウン部を前記出力端子に電気的に結合させる第１プルダウンスイッチング部とを具備して、正常動作モードで作動して電圧レベルの検出動作を行う第１検出回路部と、
検出しようとする電圧がゲートに印加されるＭＯＳトランジスタにより構成される第２プルアップ部と、アクティブパワーダウンモードでオンされて前記第２プルアップ部に電源を供給する第２プルアップスイッチング部と、プルダウン動作を行う第２プルダウン部と、アクティブパワーダウンモードでオンされて前記第２プルダウン部を前記出力端子に電気的に結合させる第２プルダウンスイッチング部とを具備して、アクティブパワーダウンモードで作動して電圧レベルの検出動作を行う第２検出回路部と、
を具備し、
前記第２プルアップ部を構成するＭＯＳトランジスタの有効チャネル長さが、前記第１プルアップ部を構成するＭＯＳトランジスタの有効チャネル長さより長く、
前記第２プルダウン部を構成するＭＯＳトランジスタの有効チャネル長さが、前記第１プルダウン部を構成するＭＯＳトランジスタの有効チャネル長さより長いことを特徴とする電圧検出回路。 - 前記出力端子と前記第１プルダウンスイッチング部との間に連結され、メモリセルアクセス期間にオンされるスイッチングトランジスタをさらに具備することを特徴とする請求項１に記載の電圧検出回路。
- 前記出力端子の信号をバッファリングする駆動部をさらに具備することを特徴とする請求項１に記載の電圧検出回路。
- 半導体装置において、
検出結果を出力する出力端子と、
正常動作モードでオン（ＯＮ）される第１プルアップスイッチング部と、
アクティブパワーダウンモードでオン（ＯＮ）される第２プルアップスイッチング部と、
一端が前記第１プルアップスイッチング部に連結され他端が前記出力端子に連結され、検出しようとする電圧がゲートに印加されるＭＯＳトランジスタにより構成され、前記第１プルアップスイッチング部から電源を供給される第１プルアップ部と、
一端が前記第２プルアップスイッチング部に連結され他端が前記第１プルアップ部の一端に直列で連結され、検出しようとする電圧がゲートに印加されるＭＯＳトランジスタにより構成され、前記第２プルアップスイッチング部から電源を供給される第２プルアップ部と、
正常動作モードでオンされる第１プルダウンスイッチング部と、
アクティブパワーダウンモードでオンされる第２プルダウンスイッチング部と、
一端が前記第１プルダウンスイッチング部を通じて出力端子に結合され、プルダウン動作を行う第１プルダウン部と、
一端が前記第２プルダウンスイッチング部を通じて前記出力端子に結合され他端が前記第１プルダウン部の一端に直列に結合されており、プルダウン動作を行う第２プルダウン部とを具備し、
アクティブパワーダウンモード部を備え、アクティブパワーダウンモードにおける前記第２プルアップ部のＭＯＳトランジスタ及び前記第２プルダウン部のＭＯＳトランジスタにより構成される有効チャネル長さは、正常動作モードにおける前記第１プルアップ部のＭＯＳトランジスタ及び前記第１プルダウン部のＭＯＳトランジスタにより構成される有効チャネル長さより長いことを特徴とする電圧検出回路。 - 前記出力端子と前記第１プルダウンスイッチング部との間に連結されており、メモリセルアクセス期間にオンされるスイッチングトランジスタをさらに具備することを特徴とする請求項４に記載の電圧検出回路。
- 前記出力端子の信号をバッファリングする駆動部をさらに具備することを特徴とする請求項４に記載の電圧検出回路。
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