JP2684998B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
に集積回路チップ上に形成され、アドレス変化検知信号
によりアクセスを開始する半導体メモリの読み出し時に
おける出力バッファ制御回路に関する。

【０００２】

【従来の技術】従来の半導体メモリ特にＣＭＯＳ型のＳ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ（ＳＲＡＭ）において、アドレス入力の変化を検知す
るアドレス変化検知回路の検知出力（ＡＴＤ信号）によ
って、メモリアクセス動作を開始するアドレスアクセス
動作型の半導体メモリに使用される出力バッファの制御
回路は、図８に示すように構成されていた。図８におい
て、メモリの活性／非活性化を制御するためのチップ・
イネーブル（ＣＥ）信号と、データ出力動作の可否を制
御するためのアウトプット・イネーブル（ＯＥ）信号
と、メモリセル（図示せず）への書き込みを制御するた
めのライト・イネーブル信号即ちＷＥ（頁論理）信号と
を、出力制御回路５１に入力して論理処理を行い、この
論理処理出力（出力バッファ制御信号）により、出力バ
ッファ５２の活性／非活性状態を制御している。なお、
センスアンプ５３はメモリセルからの微小信号レベルの
データを検知・増幅して、出力バッファ５２へ入力する
センスアンプである。

【０００３】このような回路構成では、出力バッファ５
２がハイ・インピーダンス状態から前のアドレスに対応
する０論理値データを出力した後に、後のアドレスに対
応する１論理値データを続いて出力する場合があり、こ
の場合瞬時に大電流が流れるため、これにともなう回路
雑音が発生し、誤動作の原因になっていた。

【０００４】以上の回路構成では、アドレスアセクス時
間が考慮されていないため、前のデータ即ち後データが
瞬時に出力され、その直後に必要なデータが出力されて
いた。

【０００５】特に最近の半導体メモリの回路構成をみる
と、非常に多ビット化が進み、この種の出力バッファ５
２が、８個，１６個使われ、さらに多い場合では３２個
も使われている。多くの出力バッファの出力データが同
時にかつ急激に反転した場合大きな出力雑音や、電源雑
音等が発生して、回路の誤動作をまねくという問題があ
る。これを解決するため、例えば、特開昭６３−２９２
４８３号公報に見られるように、アドレス変化検知出力
と、メモリセルからのデータの読み出し完了時点をを検
知したときの読み出し検知出力とによって、フリップ・
フロップ回路を各々セット，リセット状態に制御し、メ
モリセルからの読み出しデータを出力するための出力バ
ッファを、上記フリップ・フロップ回路の出力により活
性／非活性状態に制御し、出力バッファがオフ状態から
常に出力が出るようにする発明がある。このような技術
を示す特開昭６３−２９２４８３号公報に記載された図
９を参照すると、アドレス入力の変化によりアクセス動
作を開始するＳＲＡＭの一部を示す回路は、アドレス入
力の変化を検知するアドレス変化検知回路６１と、メモ
リセルからのデータの読み出し完了時点を検知する読み
出し検知回路６２と、上記メモリセルからの読み出しデ
ータを検知して増幅するセンスアンプ６３と、前記アド
レス変化検知回路６１の出力がセット（Ｓ）入力として
導かれかつ前記読み出し検知回路６２の出力がリセット
（Ｒ）入力として導かれるフリップフロップ回路６４
と、上記フリップフロップ回路６４の出力とチップ・イ
ネーブル（ＣＥ）信号とアウトプット・イネーブル（Ｏ
Ｅ）信号とライト・イネーブル信号との論理処理を行
い、出力制御信号を発生する出力制御回路６５と、上記
出力制御回路６５の出力制御信号により活性／非活性状
態が制御され、活性状態のときに前記センスアンプ６３
の出力をバッファ増幅して出力する出力バッファ６６と
から構成されている。

【０００６】図９における読出検知回路６２，フリップ
・フロップ回路６４，出力制御回路６５の回路図を示す
図１０を参照すると、読み出し検知回路６２は、メモリ
セルアレイのビット線対ＢＬ，ＢＬ（反転値）間の電位
差を検知して増幅する並列接続された２個のセンスアン
プ７１，７２と、この２個のセンスアンプ７１，７２の
互いに逆相の出力Ｄ，Ｄ（反転値）端に接続された一対
のセンス線ＳＬ，ＳＬ（反転値）間に接続されたセンス
線イコライズ用のＭＯＳ（絶縁ゲート）型のたとえばＰ
チャネルトランジスタ７３と，上記一対のセンス線Ｓ
Ｌ，ＳＬ（反転値）が二入力端に接続された排他的ノア
ゲート（ＥＸＣＬＵＳＩＶＥ・ＮＯＲ・ＧＡＴＥ）７４
とからなる。なお、上記一対のセンス線ＳＬ，ＳＬ（反
転値）に前記図６のセンスアンプ６３が接続されてい
る。また、フリップ・フロップ回路６４は、２個の二入
力ノア（ＮＯＲ）ゲート７５，７６の各出力端が互いに
他方のノアゲートの一方の入力端に接続されてなる。出
力制御回路６５は、四入力のナンドゲート７７からな
る。

【０００７】図９の出力バッファの一回路例を示す図１
１を参照すると、この回路は、Ｐチャネル型ＭＯＳトラ
ンジスタ８１とＮチャネル型ＭＯＳトランジスタ８２と
からなる出力バッファ部、ナンドゲート７７からの出力
制御信号によりセンスアンプデータを出力バッファ部に
送るのを制御するためのインバータゲート８７，ノア
（ＮＯＲ）ゲート８６，ＮＯＲゲート８５からなる出力
制御部、上記出力バッファ部と出力制御部の間に位置し
この出力バッファ部を駆動させるためのインバータゲー
ト８３，８４からなる。

【０００８】図１０の回路のタイミング図を示す図１２
を参照すると、ＣＥ信号がイネーブル状態の間にアドレ
ス入力がＡからＢに変化すると、図９のアドレス変化検
知回路６１からハイレベル（アクティブ）のアドレス変
化検知出力が発生し、これによってフリップ・フロップ
回路６４がセットされ、このときのセット出力（ロウレ
ベル）により出力制御回路６５の出力がハイレベルにな
り、出力バッファ６６は非活性状態（出力がハイ・イン
ピーダンス状態）になる。前記アドレス変化検知出力に
よってメモリアクセス動作が開始する。このとき、アド
レス変化検知出力から作られるセンス線イコライズ信号
ＥＱ（負論理）によってイコライズ用トランジスタ７３
が一定時間オン（ＯＮ）になり、センス線ＳＬ，ＳＬ
（反転値）の電位のＤ，Ｄ（反転値）のデータがイコラ
イズされる。これにより、排他的ノアゲート７４の出力
はロウ（ＬＯＷ）レベルになっている。ついで、アドレ
スＢに対応するメモリセルの情報に応じてビット線対Ｂ
Ｌ，ＢＬ（反転値）間に電位差が生じると、センスアン
プ７１，７２によりセンス増幅が行われる。この場合、
センスアンプ７１の出力Ｄの変化方向とセンスアンプ７
２の出力Ｄ（反転値）の変化方向とは互いに逆向きであ
り、センス線ＳＬ，ＳＬ（反転値）に相補的なデータ
Ｄ，Ｄ（反転値）が現われる。これによって、排他的ノ
アゲート７４の出力がハイレベルとなり、フリップ・フ
ロップ回路４６がリセットされる。このとき、フリップ
・フロップ回路６４のセット出力はハイレベルになり、
ＯＥ信号がハイレベル、ＷＥ信号がハイレベルになって
いれば、ＣＥ信号はアクティブ（ハイレベル）に既にな
っているので、出力制御回路６５の出力がロウレベルに
なり、出力バッファ６６は活性状態になる。即ち、出力
バッファ６６は、アドレス入力変化からｔ３時間（アク
セス時間）後に入力アドレスＢに対応するメモリセルか
らのデータが読み出されるのに同期して活性化して、上
記データを出力するようになる。

【０００９】一方、出力バッファ回路の消費電力やノイ
ズ等の低減を目的とした特開平２−３０１０９８号公報
を参照すると、この出力バッファ回路は、出力レベル検
出手段によって出力部の出力ベレルを駆動するトランジ
スタが付加され、或るレベル近く以外のレベルでは、ト
ランジスタの駆動能力が加わり、高速な出力レベルの遷
移が行われて高速なアクセス時間が確保され、また或る
レベル近くでは出力レベル検出手段からの信号によって
トランジスタの駆動能力が小さくなり、ピーク電流が抑
えられるため、電源や接地のノイズの発生が抑えられる
と記載されている。

【００１０】

【発明が解決しようとする課題】上述した前者の従来例
で示した電源雑音や出力雑音等の低減化対策は、出力を
ハイ・インピーダンス状態となし、この状態からロウレ
ベルまたはハイレベルに変化するように工夫することに
より、雑音の低減化を図っているものの、特に他ビット
化が進むと、ハイ・インピーダンス状態から全ての出力
がロウレベルまたはハイレベルへと変化することにな
り、雑音が大きくなることは、さけられない。特に、接
地（ＧＮＤ）端子から遠い所に出力バッファ回路がある
場合、ＧＮＤ電位の浮きが大きくなり、雑音になる影響
を浮けやすいという問題点がある。

【００１１】特に図１１に示した出力バッファの出力を
ＭＯＳトランジスタのゲートで受ける場合が最近増えて
おり、このような場合の負荷の等価回路を示す図１３を
参照すると、この容量９０は一端が接地され他端が図１
１のＭＯＳトランジスタの共通接点に接続された回路と
なる。このような負荷が接続されると、図１１の出力バ
ッファが出力制御信号によりハイインピーダンスとなる
直前のデータレベルが容量９０にそのまま保持される。
例えば、直前のデータレベルが「１」の場合に出力バッ
ファがハイインピーダンスになれば、そのまま「１」の
レベルが容量９０に保持され、次にハイインピーダンス
状態からデータレベルが「０」を出力した場合には、容
量９０の電荷が瞬時電流が流れることになる。従って、
このような出力バッファと負荷回路とが多数ある場合に
は出力データ・パターンにより、瞬時電流にかなりの差
が生じるという欠点がある。

【００１２】また、後者の従来例で示した回路において
は、高速なアクセス時間を確保している期間には大電流
が瞬時に流れるため、この期間のノイズの発生を抑える
ことは困難であり、この間の消費電力も増加してしま
う。また、非選択（スタンバイ）状態において、外部よ
り出力端子のレベルを変えることによってスタンバイ電
流が増加するという問題点があり、特にＳＲＡＭにおけ
る使用には適していない。

【００１３】即ち、出力端子Ｄｏｕｔに負荷されている
出力レベル検出手段のインバータ等は、スタンバイ状態
でも出力端子の電位変化により、動作してしまい、この
ため消費電流の増大につながる。本来、スタンバイ状態
では、このような電流が流れるべきでない。

【００１４】以上の問題点に鑑み、本発明では、次の課
題を掲げる。

【００１５】（１）多ビット化が進み、多くの出力バッ
ファが使用されていても、このバッファ回路の動作に起
因する雑音が発生して、回路上の誤動作が発生しないよ
うにすること。

【００１６】（２）出力バッファの無効な遷移動作回数
を少なく抑えることにより、雑音の発生を少なくし、消
費電力も抑えるようにすること。

【００１７】（３）多くの出力バッファが、同時に共通
に動作することにより発生する瞬時大電流を抑えるこ
と。

【００１８】（４）出力バッファの出力を、ＭＯＳトラ
ンジスタのゲートで受ける場合にも、瞬時大電流が流れ
ないようにすること。

【００１９】

【課題を解決するための手段】本発明の半導体メモリ
は、アドレス入力の変化を検知する検知手段からの検知
出力に基いて、メモリセルからの読み出しデータを出力
する複数の出力バッファを制御する制御手段を備えた半
導体メモリにおいて、前記制御手段を、前記複数の出力
バッファのうちの略半数の出力バッファの出力レベルを
前記検知出力の発生から所定の時間だけハイレベルに活
性化制御し、前記複数の出力バッファのうちの前記略半
数の出力バッファ以外の出力バッファの出力レベルを前
記所定の時間だけロウレベルに活性化制御する手段と
し、前記複数の出力バッファをこれら複数の出力バッフ
ァに共通の接地パッドの両側に配置し、かつ出力レベル
がハイレベルに活性化制御される前記略半数の出力バッ
ファを前記接地パッドに近い位置の両側に略半数ずつ配
置し、出力レベルがロウレベルに活性化制御される前記
略半数の出力バッファ以外の出力バッファを前記接地パ
ッドに対し遠い位置に半数ずつ配置するようにして構成
される。

【００２０】

【００２１】

【００２２】

【実施例】本発明の第１の実施例の半導体メモリのブロ
ック図を示す図１を参照すると、この実施例は、アドレ
ス入力の変化によりアクセス動作を開始するＳＲＡＭの
一部を示す回路ブロックであり、アドレス入力の変化を
検知するアドレス検知回路１と、メモリセルからの読出
しデータを検知して増幅するセンスアンプ２と、アドレ
ス変化検知回路１から出力されたパルス信号（ＯＳ信
号）のパルス幅を調整して、出力バッファ５をハイレベ
ルまたはロウレベルに保持している時間を決定する出力
制御（φ）信号を発生する第１の出力制御回路３と、チ
ップ・イネーブル（ＣＥ）信号とアウトプット・イネー
ブル（ＯＥ）信号とライト・イネーブル信号即ちＷＥ
（負論理）信号との論理処理を行い、出力制御（ＤＯ
Ｅ）信号を発生する第２の出力制御回路４と、第１，第
２の出力制御回路３，４の出力制御信号（φ信号，ＤＯ
Ｅ信号）により出力がロウレベルまたはハイレベルに設
定される機能とセンスアンプ２の出力をバッファ増幅し
て出力する機能とを有する出力バッファ５とを備えてい
る。

【００２３】ここで、センスアンプ２は、例えば従来の
ＣＭＯＳ型トランジスタからなる差動アンプが利用でき
る。第２の出力制御回路４はＣＥ，ＯＥ，ＷＥ（負論
理）信号を各入力とする三入力のＮＡＮＤゲートと、こ
のＮＡＮＤゲートの出力を入力とするインバータとから
なる論理回路が利用し得る。出力バッファ５は、通常多
数の出力バッファが、センスアンプ２の出力、φ信号Ｄ
ＯＥ信号の各出力線と並列に接続されている。

【００２４】図１の出力バッファ５の一論理回路例を示
す図２（Ａ）を参照すると、この回路は、センスアンプ
２からのデータを一入力とするＮＯＲゲート２０、ＮＡ
ＮＤゲート２１と、これらゲート２０，２１の出力をそ
れぞれ一入力とするＮＡＮＤゲート２２，ＮＡＮＤゲー
ト２３と、ＮＡＮＤゲート２２の出力をゲート入力とす
るＰチャネル型ＭＯＳトランジスタ２４と、ＮＡＮＤゲ
ート２３の出力をゲート入力とするＮチャネル型ＭＯＳ
トランジスタ２５とを備えている。ここで、トランジス
タ２４，２５は電源電圧と接地（ＧＮＤ）電位との間に
直列に接続され、その共通接続点を出力としている。Ｎ
ＯＲゲート２０の他の入力として、インバータ２６の出
力が印加される。インバータ２６の入力及びＮＡＮＤゲ
ート２１の他の入力には、図１のＤＯＥ信号が印加され
る。また、ＮＡＮＤゲート２２，２３の他の入力には、
図１のφ信号が印加される。この回路はφ信号により、
出力がローレベルに設定される。

【００２５】図１の出力バッファの他の論理回路例を示
す図２（Ｂ）を参照すると、この回路はインバータ２
９，ＮＯＲゲート２７，２８以外が図２（Ａ）と共通す
る。共通する部分には共通の参照数字を記すに留め、そ
の説明を省略する。この回路に印加されるφ信号はイン
バータ２９を介して、ＮＯＲゲート２７，２８の他の入
力に印加される。ＮＯＲゲート２７，２８の一入力、出
力は、図２（Ａ）と共通する。この回路は、出力制御
（φ）信号により出力がハイレベルに設定される。

【００２６】図２（Ａ），（Ｂ）に示す各出力バッファ
は、φ信号により、互いに逆方向に出力レベルが設定さ
れる。これら双方の出力バッファは、後述するように、
一つの集積回路チップ上にともに並用され、特に多数の
出力バッファがある場合にはその数を略２分する形で並
用されることがより好ましい。

【００２７】図２（Ａ）において、センスアンプ２から
のデータの一方は、第２の出力制御回路４からの制御信
号（ＤＯＥ信号）の逆相（インバータゲート２６を通じ
て）の論理を取って、二入力ＮＯＲゲート２０に入り、
その出力は出力制御回路２からの制御（φ）信号と共に
二入力ＮＡＮＤゲート２２に入る。そして、二入力ＮＡ
ＮＤゲート２２の出力は出力バッファ５のトランジスタ
２４のゲートへと入力される。センスアンプ２からのデ
ータの他方は出力制御（ＤＯＥ）信号と共に、二入力の
ＮＡＮＤゲート２３に入り、その出力はＮチャネル型ト
ランジスタ２５のゲートに入力される。

【００２８】図２（Ｂ）において、（Ａ）との相違は、
センスアンプ２からのデータと制御（ＤＯＥ）信号との
論理出力が、ＮＡＮＤゲート２２，２３ではなく、ＮＯ
Ｒゲート２７，２８に入ることと、ＮＯＲゲート２７の
入力がＮＯＲゲート２０の出力と共に出力制御（φ）信
号の逆相（インバータゲート２９を通じて）が入ること
と、ＮＯＲゲート２８の入力がインバータ２９の出力と
ＮＡＮＤゲート２１の出力とが印加されること等であ
る。この回路により、φ信号の入力により、出力はハイ
レベルに設定される。

【００２９】図１の第１の出力制御回路３の論理回路図
を示す図３を参照すると、この回路は３段のインバータ
３０，３２，３３と、第１段目のインバータ３０の出力
と接地（ＧＮＤ）との間に接続されたコンデンサ３０と
からなる。このインバータ３０は、アドレス変化検知回
路１の出力のＯＳ信号を入力とする。インバータ３３の
出力即ちφ信号は、出力バッファ５に入力される。コン
デンサ３１とインバータ３０の出力抵抗等とによるＣＲ
時定数によって、アドレス変化検知回路１によって得ら
れたＯＳ信号のパルス幅をより広くなるように調整を行
う。

【００３０】一般に高速化を図るために、センスアンプ
の出力信号がＥＱ（負論理）信号によってイコライズさ
れた直後にメモリセルのデータがセンスアンプ内でセン
ス増幅が行われる。この増幅信号が出力バッファ５に入
力される。従って、図４に示すように、アドレスがＡか
らＢへ変化して、そのアドレスによって設定されたメモ
リセルの信号が出力バッファに出てくるまでに時間がか
かる。これを、アドレスアクセス時間という。この時間
ｔについては、回路シュミレーションによっても推定で
きるため、アドレス変化検知回路１によって得られたＯ
Ｓ信号のパルス幅をこの時間ｔよりも広く取るようなパ
ルス幅のφ信号を作るのが、第１の出力制御回路３の役
割である。

【００３１】図１，図２（Ａ）、図３で示した第１の実
施例の回路の動作状態を示す図４のタイミング図をも参
照すると、ＣＥ信号がイネーブル状態で、ＯＥ信号がイ
ネーブル状態でかつＷＥ（負論理）信号が読出し状態
（ハイレベル）の時、ＤＯＥ信号はハイレベルになって
おり、センスアンプ２からのデータが活性化される状態
になっている。この時、アドレス入力がＡからＢに変化
すると、アドレス変化検知回路１からハイレベルのアド
レス変化検知出力ＯＳ信号が発生し、これによって、出
力制御回路３の出力のφ信号がロウレベルになり、図２
（Ａ）の出力バッファ５の出力はロウレベルに固定され
てしまう。次に、前記アドレス変化によってメモリアク
セス動作が開始し、アドレスＢによって設定されたメモ
リセルのデータがセンスアンプ２を通じて出力バッファ
５に入力される時間ｔ後に、制御回路３の出力φ信号が
ハイレベルに戻ると、出力バッファ５が活性化され、ア
ドレスＢのメモリセルデータが出力されるようになる。
尚、出力バッファ５として、図２（Ａ）の回路を使用し
た場合について説明を行ったが、図２（Ｂ）の回路を使
用した場合は、出力制御回路３の出力のφ信号がロウレ
ベルの期間にハイレベルに固定されるようになる。その
他の動作については、図２（Ａ）の場合に共通する。

【００３２】本発明の第２の実施例の半導体メモリのブ
ロック図を示す図５を参照すると、この実施例の回路
は、出力バッファ１０６として図２（Ａ）又は図２
（Ｂ）の回路が使用され、その他の回路ブロック部分は
従来例の図９，図１０，図１１と共通するかもしくは図
１の実施例と共通している。但し、フリップフロップ回
路１０４の出力のφ信号は、直接出力バッファ１０６に
導かれる。

【００３３】アドレスの変化検知回路１０１の出力がセ
ット入力として導かれ、読出し検知回路１０２の出力が
りセット入力としても導かれるフリップフロップ回路１
０４の出力信号を出力バッファ１０６の出力制御のφ信
号とする。

【００３４】この実施例のブロック回路により動作させ
た場合のＳＲＡＭのタイミング図を示す図６を参照する
と、アドレス変化検知出力のＯＳ信号と排他的ノアゲー
ト出力（読み出し検知回路出力）をフリップフロップ回
路１０４に入力した場合の出力がφ信号であり、これは
上述した第１の実施例の出力制御回路３の出力と同様の
波形を得ることができる。この結果、φ信号を出力バッ
ファ１０６の具体的回路として、例えば図２（Ａ）の回
路を用いた場合の出力データが図４の第１の実施例の出
力波形と同じように形成され、第１の実施例と同様の効
果が得られる。

【００３５】以上述べたように、本発明の主な特徴は出
力バッファを一度ハイレベルまたはロウレベルに固定さ
れた直後に、メモリセルのデータが出力に出てくる構成
になっていることである。実際の半導体メモリ構成にお
いて、本発明実施例のもっとも効果的な使用例の一つと
して、図７に出力バッファを１６個有するＳＲＡＭ型の
半導体メモリの場合について説明する。

【００３６】図７において、半導体基板１２２の主面上
に、ＧＮＤ電位用のパッド１２０と、ＧＮＤ電位を各バ
ッファに導くためのアレミニウム配線１２１と、バッフ
ァ１２３，１２４とが形成される。

【００３７】バッファ１２３は左右にそれぞれ４個配列
され、その外側にそれぞれ４個のバッファ１２４が配列
されている。すべてのバッファはアルミニウム配線１２
１を共通の接地配線としている。ここで、バッファ１２
３はいずれも図２（Ｂ）に示す出力バッファからなり、
φ信号により出力がハイレベルに設定される。両側の外
側に位置するバッファ１２４はいずれも図２（Ａ）に示
す出力バッファからなり、φ信号により出力がロウレベ
ルに設定される。

【００３８】本実施例によれば、ＧＮＤ端子から遠い側
の半分の出力端子をロウレベルにし、近い側の半分をハ
イレベルにしているから、実際の出力レベルが全てロウ
の場合は、バッファ１２３にのみ瞬間電流が流れるた
め、ＧＮＤ電位の浮きは約半分になる。この為、出力直
後に書き込みを行っても、ＧＮＤレベルの浮きが小さい
ために、誤書き込みが生じる心配がない。

【００３９】一般に、スタティック型のＲＡＭの場合、
出力端子と入力端子とが共通（Ｉ／Ｏコモン）の場合が
多く、このような場合に、上記実施例の効果は特に大き
い。

【００４０】従来方法図８で説明した回路では一種類だ
けのバッファであるから、全出力バッファから電流が流
れ込み、大きなＧＮＤ雑音又は出力雑音が発生する。特
に、ＧＮＤパッド１２０から一番遠端の出力バッファが
ＧＮＤ雑音により影響を受けやすい。これに対し、図１
０，図１１に示す従来の回路を使用しても、出力バッフ
ァ６６がゲートに接続されている場合、出力バッファ６
６のＰチャネル型トランジスタ８１およびＮチャネル型
トランジスタ８２がＯＦＦ（ハイ・インピーダンス）に
なると、バッファ出力電圧は不安定であり、電源電圧に
近い場合もある。この状態で全ての出力からロウレベル
が出力された場合、上述したように、それほど改善がな
い。

【００４１】これに比べて本発明の実施例の場合、ＧＮ
Ｄ電位パッド１２０の両側に伸びたアルミニウム配線１
２１に半分ずつ２種類のバッファを配し、ＧＮＤ電位パ
ッド１２０から遠い場所の出力バッファ１２４の８個を
ロウレベルへ、近い場所の残りの出力バッファ１２３の
８個をハイレベルになるようにすることにより、従来に
比べてＧＮＤ端子に流れる電流を半分にすることができ
る。つまり、始めに８個の出力バッファ１２３がすでに
ロウレベルになっており、次に残り８個の出力バッファ
１２４がハイレベルからロウレベルに変わるため、瞬間
に流れこむ電流を半減できる。さらに、ロウレベル読み
出し直後に書き込みが行われた場合、ＧＮＤ電位パッド
１２０に近い出力バッファ１２３がメモリセルデータに
よってロウレベルになるため、ＧＮＤ電位パッド１２０
に近い分だけに配線インピーダンスが低く、このため雑
音のレベルも低くなり、書き込み時の雑音による影響を
受けにくい。

【００４２】特に、ＧＮＤパッドからの配線の比較的長
いところにある出力バッファを、ロウレベルに設定して
おく図２（Ａ）のバッファを配しＧＮＤバッドからの配
線の比較的短いところにある出力バッファをハイレベル
に設定しておく図２（Ｂ）の出力バッファを配すること
が、上述した理由により最も好ましいが、この逆に出力
バッファを配してもよい。

【００４３】図７の回路構成において、出力バッファ１
個当りのピーク電流を８ｍＡと仮定すると、本実施例に
よれば１６個の半分がロウレベルに変化するから、８ｍ
Ａ×８（個）＝６４ｍＡとなり、まず６４ｍＡのピーク
電流が流れ、次に例えばＡという番地の出力データ
［０］が出力される際の出力ピーク電流は８ｍＡ×８
（個）＝６４ｍＡとなり、同様に６４ｍＡ程度のピーク
電流が流れる。これに対して、ハイインピーダンス方式
の出力バッファでは、８ｍＡ×１６（個）＝１２８ｍＡ
となり、上述した場合の２倍の電流が流れる。即ち、瞬
間電流で比較した場合には、ハイインピーダンス方式に
比較して半分の電流ピーク値に抑えることができる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
上記課題が解決され、出力バッファ部を一度ハイレベル
またはロウレベルに固定した後にメモリセルデータが出
力されるようにし、特に出力バッファの配置としてロウ
レベルに固定する出力バッファをＧＮＤパッドの両側に
伸びたＧＮＤのアルミニウム配線に半分ずつ配置し、し
かもＧＮＤパッドに遠い場所にこれを配置することによ
り、ＧＮＤ端子に流れ込む瞬間電流を低減でき、ＧＮＤ
雑音や出力雑音等を減らすことができ、特にハイインピ
ーダンス方式と比較した場合には、瞬間電流のピーク値
が略半減することができ、もって雑音が低減し、信頼性
の高い回路動作を行なうことができるという効果が得ら
れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体メモリを示すブ
ロック図である。

【図２】（Ａ），（Ｂ）は図１の出力バッファ回路のそ
れぞれ具体例を示す回路図である。

【図３】図１の出力制御回路の一具体例を示す回路図で
ある。

【図４】第１の実施例の動作を示すタイミング図であ
る。

【図５】本発明の第２の実施例のブロック図である。

【図６】第２の実施例の動作を示すタイミング図であ
る。

【図７】第１又は第２の実施例をＳＲＡＭ型半導体メモ
リに適用した場合を示す半導体基板の平面図である

【図８】従来のＣＭＯＳ型ＳＲＡＭの出力バッファ及び
制御回路を示すブロック図である。

【図９】従来のＣＭＯＳ型ＳＲＡＭ出力バッファの一例
として制御回路を示すブロック図である。

【図１０】図９の回路の一具体例を示す回路図である。

【図１１】図１０の出力バッファ回路の一具体例を示す
回路図である。

【図１２】図１０の回路の動作を示すタイミング図であ
る。

【図１３】図１１のバッファ回路の負荷の等価回路図で
ある。

【符号の説明】

１，６１，１０１ アドレス変化検知回路 ２，５３，６３，７１，７２，１０３ センスアンプ ３，４，５１，６５，１０５ 出力制御回路 ５，５２，６６，１０６，１２３，１２４ 出力バッ
ファ ２０，２７，２８，７５，７６，８５，８６ ＮＯＲ
ゲート ２１，２２，２３，７７ ＮＡＮＤゲート ２４，７３，８１ Ｐチャネル型ＭＯＳトランジスタ ２５，８２ Ｎチャネル型ＭＯＳトランジスタ ２６，２９，３０，３２，３３，８３，８４，８７
インバータゲート ３１ コンデンサ ５１，６５ 出力制御回路 ６２，１０２ 読出し検知回路 ６４，１０４ フリップフロップ回路 ７７ 排他的ＮＯＲゲート ９０ コンデンサ １２０ ＧＮＤ電位パッド １２１ アルミニウム配線 １２２ 半導体基板

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 アドレス入力の変化を検知する検知手段
   からの検知出力に基いて、メモリセルからの読み出しデ
   ータを出力する複数の出力バッファを制御する制御手段
   を備えた半導体メモリにおいて、前記制御手段を、前記
   複数の出力バッファのうちの略半数の出力バッファの出
   力レベルを前記検知出力の発生から所定の時間だけハイ
   レベルに活性化制御し、前記複数の出力バッファのうち
   の前記略半数の出力バッファ以外の出力バッファの出力
   レベルを前記所定の時間だけロウレベルに活性化制御す
   る手段とし、前記複数の出力バッファをこれら複数の出
   力バッファに共通の接地パッドの両側に配置し、かつ出
   力レベルがハイレベルに活性化制御される前記略半数の
   出力バッファを前記接地パッドに近い位置の両側に略半
   数ずつ配置し、出力レベルがロウレベルに活性化制御さ
   れる前記略半数の出力バッファ以外の出力バッファを前
   記接地パッドに対し遠い位置に半数ずつ配置するように
   したことを特徴とする半導体メモリ。