JP3490688B2 - 半導体集積メモリ - Google Patents

半導体集積メモリ

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JP3490688B2 JP2001027358A JP2001027358A JP3490688B2 JP 3490688 B2 JP3490688 B2 JP 3490688B2 JP 2001027358 A JP2001027358 A JP 2001027358A JP 2001027358 A JP2001027358 A JP 2001027358A JP 3490688 B2 JP3490688 B2 JP 3490688B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ信号を記憶
するメモリセル、センスアンプ、信号線路、およびメモ
リ回路を有する半導体集積メモリに関する。
【０００２】
【従来の技術】新世代の半導体集積メモリでは集積密度
が成長し、集積された機能の数も増大している。半導体
集積メモリは大抵の場合別のコンポーネントと接続され
ており、共通して例えば１個のコンピュータシステムを
形成する。比較的大きな規模で比較的長い導体路を有す
る半導体メモリでは、例えばコンピュータシステムの迅
速にスイッチングするコンポーネントで要求されるデー
タアクセス時間を達成するのはますます困難になってき
ている。
【０００３】データアクセスは通常の場合複数の機能ブ
ロックに分割されている。第１の機能ブロックではアク
セスコマンドがデコーディングされ、当該のメモリライ
ンアドレスが形成される。例えばマトリクス状のメモリ
セルフィールドを有する半導体メモリでは、第２の機能
ブロックで列アドレスがデコーディングされ、当該の列
線路が列選択信号によって選択され、読み出すべきデー
タがセンスアンプで増幅され、メモリセルフィールドの
外側へ向けて供給される。このデータはそこで通常は別
のセンスアンプに供給される。第３の機能ブロックでは
読み出すべきデータ信号はセンスアンプによって例えば
内部のメモリ回路または集積メモリの出力バッファへ伝
送される。
【０００４】読み出すべきデータ信号を内部のメモリ回
路または出力バッファへ伝送するために、例えば相互に
異なる状態を有するデータ線路対が使用される。各読み
出しサイクルで２つの線路の内の一方が信号の移行を有
する。信号の移行がメモリ回路内で確実に行われると、
ただちに周知のように他方の線路の相応の充電が行われ
る。この装置は半導体メモリ上に比較的大きな面積を必
要とする。
【０００５】読み出すべきデータ信号はこれに代えて個
々のスタティックなデータ線路で伝送してもよい。セン
スアンプと内部のメモリ回路ないし出力バッファとを接
続する信号線路は各読み出しサイクルで多くとも１回の
信号の移行を有する。できる限り短いアクセス時間を達
成するためには、２つの形式の信号の移行（例えば“論
理０”＝Ｌから“論理１”＝Ｈへの移行、“論理１”＝
Ｈから“論理０”＝Ｌへの移行）をスイッチング時間の
点で最適化しなければならない。最小のアクセス時間は
この場合２つの信号の移行のうち緩慢なほうの信号の移
行に制限されている。
【０００６】
【発明が解決しようとする課題】本発明の課題は、デー
タ信号を読み出す回路装置を有する半導体集積メモリを
提供して、この回路装置が最小限の必要面積を有し、か
つ読み出すべきデータ信号の信号特性のスイッチング速
度が比較的高くなるようにすることである。
【０００７】
【課題を解決するための手段】この課題は、データ信号
を記憶するメモリセルと、メモリセルへのデータ信号用
の入力側および第１の出力信号用の出力側を備えた複数
のセンスアンプと、センスアンプの個数に相応にその出
力側に接続された入力側および出力側を備えた複数のド
ライバ回路と、各ドライバ回路が並列に接続された１つ
の信号線路と、この信号線路に接続された１つのプリチ
ャージ回路と、この信号線路に接続された入力側および
出力側を備えた１つのメモリ回路と、センスアンプ、プ
リチャージ回路およびメモリ回路に接続された制御信号
用の１つの端子とを有しており、各センスアンプのうち
１つだけがメモリアクセスに対して活性化され、各ドラ
イバ回路は対応するセンスアンプの第１の出力信号のみ
によって活性化可能または不活性化可能である構成の半
導体集積メモリにより解決される。
【０００８】
【発明の実施の形態】有利な実施形態および実施態様は
従属請求項の対象となっている。
【０００９】メモリセルのデータ信号を読み出すために
例えば相応の制御信号が印加される。制御信号の信号伝
送後にプリチャージ回路が不活性化される。センスアン
プはこれに応じて入力側で読み出すべきメモリセルのデ
ータ信号を書き込む。センスアンプの出力側では相応の
出力信号が形成される。この出力信号はドライバ回路の
入力信号として使用され、ドライバ回路はセンスアンプ
の出力信号によって（例えば）活性化される。相応にド
ライバ回路の出力側では接続された信号線路での信号の
移行が発生する。これに続いて信号線路の状態が１つの
プリチャージ信号から相補的な状態のプリチャージ信号
に変化する。信号線路は（例えば）放電される。同様に
信号線路に接続されるメモリ回路はこの状態変化を記憶
し、この状態変化はメモリ回路の出力側で取り出し可能
である。メモリ回路はその場合同様に制御信号によって
制御され、データ信号の読み出しのために相応に分離さ
れる。
【００１０】読み出しサイクルが終了した後に、メモリ
回路の入力側は別の過程に対して阻止される。予めメモ
リセルフィールドから読み出されたデータ信号はメモリ
回路の出力側で読み出し可能である。センスアンプは不
活性化され、これによりセンスアンプの出力信号は相応
にリセットされる。さらにプリチャージ回路が相応に活
性化され、これにより信号線路は再び本来の状態へ充電
される。
【００１１】例えば予め読み出されたデータ信号の状態
に対して相補的な状態を有するデータ信号を読み出すた
めに、新たな読み出しサイクルが開始される。相応の制
御信号により再びメモリ回路の入力側が分離される。こ
のメモリ回路は信号線路の状態を、メモリ回路の入力側
が分離された時点で記憶する。読み出すべきデータ信号
が予め読み出されたデータ信号に対して相補的であるの
で、予め活性化されたセンスアンプの出力信号はこの読
み出しサイクルでは活性化されない。したがってドライ
バ回路は活性化されない。プリチャージ回路により充電
される信号線路はしたがってドライバ回路によっては放
電されない。メモリ回路は信号線路の状態をプリチャー
ジ後にプリチャージ回路により記憶する。読み出しサイ
クルの終了時にメモリ回路は再び阻止され、センスアン
プは不活性化される。
【００１２】前述した第２の読み出し過程では信号線路
のプリチャージ電位がメモリユニットに記憶されるの
で、高いスイッチング速度がメモリ回路の出力側で達成
される。ドライバ回路はセンスアンプの出力信号のみに
よって活性化ないし不活性化される。センスアンプの出
力信号はここでは所定の論理状態を有するデータをセン
スアンプによって読み出すこと、または所定の論理状態
を有するデータをセンスアンプによって読み出さないこ
とを示している。ドライバ回路の入力側にはセンスアン
プの出力信号のみが印加されるため、比較的小さなコス
トでこれを構成することができる。
【００１３】本発明は種々の分野で適用可能である。例
えば半導体集積メモリはダイナミックメモリまたはシン
クロナスダイナミックメモリとして構成される。
【００１４】
【実施例】本発明の半導体集積メモリの機能および有利
な実施形態および実施態様を以下に図に則して詳細に説
明する。
【００１５】
【外１】
【００１６】センスアンプ２の第１の出力信号ＲＤ０は
第１の状態Ｈで論理状態Ｌのデータのセンスアンプ２に
よる読み出しを示す。第１の出力信号ＲＤ０は第２の状
態Ｌで第１の論理状態Ｌのデータのセンスアンプ２によ
る非読み出しを示す。センスアンプ２の第２の出力信号
ＲＤ１は第１の状態Ｈで第２の論理状態Ｈのデータの読
み出しを示す。第２の出力信号ＲＤ１は第２の状態Ｌで
第２の論理状態Ｈのデータのセンスアンプ２による非読
み出しを示す。第１の出力信号ＲＤ０および第２の出力
信号ＲＤ１の２つの信号はここでは例えば次のことを意
味する。すなわち、ＲＤ０およびＲＤ１が共にＬであれ
ばデータ信号ＤＱは読み出されず、ＲＤ０がＨであれば
データ信号ＤＱ＝Ｌがセンスアンプによって読み出さ
れ、ＲＤ１がＨであればデータ信号ＤＱ＝Ｈがメモリセ
ルフィールドから読み出される。その際にＲＤ０および
ＲＤ１が共にＨとなる状態が発生しないことが保証され
なければならない。
【００１７】
【外２】
【００１８】ドライバ回路３は例えばトランジスタ１３
を含んでおり、このトランジスタの制御区間は信号線路
４と第１の給電電位Ｖ１の端子との間に接続されてい
る。トランジスタ１３の制御端子はドライバ回路３の入
力側３１に接続されており、したがってセンスアンプ２
の出力側２３に通じている。
【００１９】プリチャージ回路５はここでは同様にトラ
ンジスタ１５を有しており、このトランジスタの制御区
間は信号線路４と第２の給電電位Ｖ２の端子との間に接
続されている。トランジスタ１５の制御端子はこの場合
制御信号Ｃの端子７に接続されている。第１の給電電位
Ｖ１はメモリセルのデータ信号の第１の論理状態Ｌであ
る。第２の給電電位Ｖ２は第１の論理状態に対して相補
的な第２の論理状態Ｈである。
【００２０】次に図１に示された回路装置の機能を図４
の信号チャートに則して詳細に説明する。
【００２１】初期状態では信号線路４はプリチャージ回
路５により状態Ｈにプリチャージされている。この回路
は制御入力側で制御信号Ｃがローレベルであるとき導通
するトランジスタ１５によって達成される。
【００２２】
【外３】
【００２３】
【外４】
【００２４】制御信号Ｃの次の下方エッジによりメモリ
回路６の入力側は不活性化されるが、メモリ回路６の入
力側６２の出力信号は維持される。このため読み出しア
クセスは終了し、センスアンプ２は不活性化され、出力
信号ＲＤ０は状態Ｌにリセットされる。プリチャージ回
路５が再び活性化され、これにより信号線路４は状態Ｈ
を取る。
【００２５】図４の信号チャートによれば制御信号Ｃは
規則的なクロック信号であり、例えば半導体シンクロナ
スダイナミックメモリのクロック信号である。基本的に
は前述の回路コンポーネントを制御信号Ｃの上昇エッジ
によって活性化ないし不活性化できる信号であってもよ
い。制御信号Ｃはこの場合例えばこのために設けられた
制御回路で形成された制御信号である。
【００２６】さらなる読み出しサイクルでは制御信号Ｃ
の上昇エッジにより例えばデータ信号ＤＱ＝Ｈが読み出
される。プリチャージ回路５は再び不活性化される。制
御信号Ｃの上昇エッジによりメモリ回路６の入力側６１
が分離され、これによりメモリ回路６の出力側６２の出
力信号は状態Ｈを取る。さらにセンスアンプ２の出力信
号ＲＤ１は状態Ｈを取る。ただしこの情報は、信号線路
４およびメモリ回路６の出力側６２がすでにプリチャー
ジ回路５によるプリチャージに続いて状態Ｈを取ってい
るので、信号線路４での読み出しに対しては必要ない。
センスアンプ２の出力信号ＲＤ１はしたがってドライバ
回路３に接続されない。
【００２７】ドライバ回路３は前述のように出力信号Ｒ
Ｄ０によってしか活性化ないし不活性化できないので、
回路コストは有利には低減される。前述の読み出し過程
と同様に第２の読み出し過程は続く制御信号Ｃの下降エ
ッジによって終了される。制御信号ＲＤ１はその際に再
び状態Ｌを取る。
【００２８】メモリ回路６の出力側６２で状態Ｌから状
態Ｈへの移行が直接に制御信号Ｃの上昇エッジに続いて
いるので、この信号の移行は先行の読み出しサイクルで
の信号の移行に比べて早い時点で生じる。したがって読
み出し過程での最大の時間遅延は信号線路４での状態Ｈ
から状態Ｌへの移行によって求められる。これはメモリ
回路６のトランジスタが特に信号特性の観点で最適化さ
れるので有利である。メモリ回路６の出力側６２で状態
Ｌから状態Ｈへの信号の移行は、前述のように時間的に
はクリティカルなものではなく、したがって前述の最適
化にも何ら影響はない。
【００２９】図１のドライバ回路３では前述のように比
較的僅かな回路技術上のコストしか必要ないので、本発
明の半導体メモリの更なる利点が得られる。給電電位Ｖ
２の端子と信号線路４との間には唯一のＰＭＯＳトラン
ジスタを設けるだけでよく、その際にこのトランジスタ
の集積回路上の位置はセンスアンプ２の位置に依存しな
い。ドライバ回路３の回路技術上のコストが低減される
ことにより、特にセンスアンプ２の周囲の必要面積が小
さく維持される。信号線路４に最小数のＰＭＯＳトラン
ジスタが接続されていることにより、信号線路４の容量
特性はプラスの影響を受ける。信号線路４の容量負荷を
小さく維持することができる。
【００３０】図２には図１の半導体メモリの実施例とは
別の実施例が示されている。これによればプリチャージ
回路５のトランジスタ１５の制御端子は論理処理ユニッ
ト５５に接続されている。論理処理ユニット５５は制御
信号Ｃの端子７とセンスアンプ２の出力信号ＲＤ１用の
出力側２４とに接続されている。当該の回路はデータ信
号ＤＱ＝Ｈの読み出し過程中に信号線路４がフローティ
ング状態を有さない点で有利である。信号線路４は出力
信号ＲＤ１＝Ｈにより状態Ｈに維持される。プリチャー
ジ回路５はプリチャージ機能のほかに信号線路４の状態
をホールドするホールド機能部を有している。プリチャ
ージ回路５のトランジスタ１５はこの機能部のために比
較的小さく設計されている。これに対して例えばドライ
バ回路の回路トランジスタは信号の移行をできる限り迅
速に切り換えるために比較的大きく設計されている。
【００３１】図３には半導体メモリの別の実施例が示さ
れている。この半導体メモリはトランジスタ１８を含む
ホールド回路８を有しており、このトランジスタの制御
区間は信号線路４と第２の給電電位Ｖ２の端子との間に
接続されている。トランジスタ１８の制御端子はセンス
アンプ２の出力信号ＲＤ１用の出力側２４に接続されて
いる。次にホールド回路の機能を詳細に説明する。
【００３２】半導体メモリの微細な構造のために、その
上に設けられた回路装置および周囲の導体路が駆動され
ると、比較的集中した電気ノイズが発生する。このノイ
ズは当該の導体でしばしば基板ないし他の導体路との容
量結合によって生じる。半導体集積メモリでは、読み出
しサイクルにおいて典型的には複数のビット線が並列に
読み出されるので、隣接して配置された複数の信号線路
４が同時にアクティブ状態を有することになる。データ
信号ＤＱ＝Ｈが読み出される読み出し過程中、信号線路
４は短時間だけ不活性となり、例えばドライバ回路３ま
たはプリチャージ回路５から固定の給電電位を印加され
る。この時間中には信号線路４は容量結合に対して過敏
である。
【００３３】信号線路４がこうした結合に対して不感で
あるようにするためにホールド回路８が設けられてお
り、この回路は信号ＲＤ１により関連の時間中アクティ
ブに接続される。前述の実施例と同じ理由から、トラン
ジスタ１８はドライバ回路のスイッチングトランジスタ
に比べて小さく設計される。したがってプリチャージ回
路５のほかにはホールド回路８に対して比較的小さな面
積しか必要ない。
【００３４】図５には複数の同種のセンスアンプ２００
〜２０ｎを備えた本発明の半導体メモリの別の実施例が
示されており、これらのセンスアンプは信号線路４に並
列接続されている。この場合制御信号Ｃは、センスアン
プ２００〜２０ｎのうち１つのセンスアンプのみが活性
化されることを保証するために、列アドレスデコーディ
ング部に結合しなければならない。このために半導体メ
モリは列線路ＢＬを選択するデコーダ９を有している。
デコーダ９にはアドレスＡＤＲおよび制御信号Ｃが供給
される。デコーダ９の出力側９１を介してセンスアンプ
２００〜２０ｎのうち１つのセンスアンプが選択され、
デコーダ９の出力側９２の出力信号と共働し、これによ
り１つの列線路ＢＬが選択される。
【００３５】各センスアンプ２００〜２０ｎには相応す
る数の各ドライバ回路３００〜３０ｎが配属されてい
る。センスアンプ２００〜２０ｎをデコーダ９の出力側
９１、９２の信号で駆動することにより、唯一のデータ
ビットのみが信号線路４へ出力されることが保証され
る。
【図面の簡単な説明】
【図１】本発明の半導体メモリの実施例を示す図であ
る。
【図２】修正されたプリチャージ回路を備えた半導体メ
モリの実施例を示す図である。
【図３】ホールド回路を備えた半導体メモリの実施例を
示す図である。
【図４】図１の回路の信号チャートである。
【図５】複数のセンスアンプを備えた半導体メモリの実
施例を示す図である。
【符号の説明】
２、２００〜２０ｎ センスアンプ ３、３００〜３０ｎ ドライバ回路 ４ 信号線路 ５ プリチャージ線路 ６ メモリ回路 ７ 端子 ８ ホールド回路 ９ デコーダ １４、１５、１８ トランジスタ ２１、２２、３１、６１ 入力側 ６３ 制御入力側 ２３、２４、３２、６２、９１、９２ 出力側 ５５ 論理処理ユニット
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−63263（ＪＰ，Ａ) 特開 平６−111575（ＪＰ，Ａ) 特開 平３−116485（ＪＰ，Ａ) 特開 平６−236691（ＪＰ，Ａ) 特開 平３−16092（ＪＰ，Ａ) 特開2000−260181（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407 - 11/4099

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 データ信号（ＤＱ）を記憶するメモリセ
    ル（ＭＣ）と、 メモリセル（ＭＣ）へのデータ信号（ＤＱ）用の入力側
    （２１）および第１の出力信号（ＲＤ０）用の出力側を
    備えた複数のセンスアンプ（２；２００〜２０ｎ）と、 センスアンプ（２００〜２０ｎ）の個数に相応にその出
    力側（２３）に接続された入力側（３１）および出力側
    （３２）を備えた複数のドライバ回路（３；３００〜３
    ０ｎ）と、 各ドライバ回路（３００〜３０ｎ）が並列に接続された
    １つの信号線路（４）と、 該信号線路（４）に接続された１つのプリチャージ回路
    （５）と、 該信号線路（４）に接続された入力側（６１）および出
    力側（６２）を備えた１つのメモリ回路（６）と、 センスアンプ（２）、プリチャージ回路（５）およびメ
    モリ回路（６）に接続された制御信号（Ｃ）用の１つの
    端子（７）とを有しており、 各センスアンプ（２００〜２０ｎ）のうち１つだけがメ
    モリアクセスに対して活性化され、 各ドライバ回路（３）は対応するセンスアンプ（２）の
    第１の出力信号（ＲＤ０）のみによって活性化可能また
    は不活性化可能であることを特徴とする半導体集積メモ
    リ 。
  2. 【請求項２】 ドライバ回路（３）はトランジスタ（１
    ３）を有しており、 該トランジスタの制御区間は信号線路（４）と第１の給
    電電位（Ｖ１）の端子との間に接続されており、該トラ
    ンジスタの制御端子はドライバ回路（３）の入力側（３
    １）に接続されている、請求項１記載の半導体集積メモ
    リ。
  3. 【請求項３】 プリチャージ回路（５）はトランジスタ
    （１５）を有しており、該トランジスタの制御区間は信
    号線路（４）と第２の給電電位（Ｖ２）の端子との間に
    接続されており、該トランジスタの制御端子は制御信号
    （Ｃ）の端子（７）に接続されている、請求項１または
    ２記載の半導体集積メモリ。
  4. 【請求項４】 プリチャージ回路（５）のトランジスタ
    （１５）の制御端子は論理処理ユニット（５５）に接続
    されており、該ユニットは制御信号（Ｃ）の端子（７）
    とセンスアンプ（２）の第２の出力信号（ＲＤ１）用の
    出力側（２４）とに接続されている、請求項３記載の半
    導体集積メモリ。
  5. 【請求項５】 半導体集積メモリはトランジスタ（１
    ８）を備えたホールド回路（８）を有しており、該トラ
    ンジスタの制御区間は信号線路（４）と第２の給電電位
    （Ｖ２）の端子との間に接続されており、該トランジス
    タの制御端子はセンスアンプ（２）の第２の出力信号
    （ＲＤ１）用の出力側（２４）に接続されている、請求
    項３記載の半導体集積メモリ。
  6. 【請求項６】 メモリセル（ＭＣ）のデータ信号（Ｄ
    Ｑ）は第１の論理状態（Ｌ）または第２の論理状態
    （Ｈ）を有しており、 センスアンプ（２）の第１の出力信号（ＲＤ０）は第１
    の状態（Ｈ）により第１の論理状態（Ｌ）を有するデー
    タのセンスアンプ（２）によって読み出すことを示して
    おり、第２の状態（Ｌ）により第１の論理状態（Ｌ）を
    有するデータをセンスアンプ（２）によって読み出さな
    いことを示しており、 センスアンプ（２）の第２の出力信号（ＲＤ１）は第１
    の状態（Ｈ）により第２の論理状態（Ｈ）を有するデー
    タのセンスアンプ（２）によって読み出すことを示して
    おり、第２の状態（Ｌ）により第２の論理状態（Ｈ）を
    有するデータをセンスアンプ（２）によって読み出さな
    いことを示している、 請求項１から５までのいずれか１項記載の半導体集積メ
    モリ。
  7. 【請求項７】 メモリセル（ＭＣ）は列線路（ＢＬ）お
    よび行線路（ＷＬ）のユニットとしてまとめられてお
    り、半導体集積メモリは列線路（ＢＬ）を選択するデコ
    ーダ（９）を有しており、センスアンプ（２００：２０
    ｎ）はデコーダ（９）に接続されている、請求項６記載
    の半導体集積メモリ。
  8. 【請求項８】 制御信号（Ｃ）は規則的なクロック信号
    である、請求項１から７までのいずれか１項記載の半導
    体集積メモリ。
  9. 【請求項９】 半導体集積メモリは半導体ダイナミック
    メモリとして構成されている、請求項１から８までのい
    ずれか１項記載の半導体集積メモリ。
  10. 【請求項１０】 半導体集積メモリは半導体シンクロナ
    スダイナミックメモリとして構成されている、請求項９
    記載の半導体集積メモリ。
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