KR100535126B1 - 반도체 메모리장치 - Google Patents

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KR100535126B1 KR10-1999-0051803A KR19990051803A KR100535126B1 KR 100535126 B1 KR100535126 B1 KR 100535126B1 KR 19990051803 A KR19990051803 A KR 19990051803A KR 100535126 B1 KR100535126 B1 KR 100535126B1
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Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 특히 비트라인 센스앰프와 데이타 출력버퍼의 사이에 별도의 저장수단으로서의 레지스터수단을 구비하므로써 미리 데이타를 상기 레지스터에 저장해 둔 후 외부로부터 인가되는 리드 및 라이트명령신호에 대해 메모리 셀 어레이를 추가로 액세스하지 않고도 상기 레지스터에 저장된 데이타를 리드 및 라이트하여 데이타의 입·출력을 직접 수행하도록 제어하므로써, 데이타 버스라인의 사용효율을 높혀 유효 대역폭을 크게 확장시킨 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치{Semi-conductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 비트라인 센스앰프와 데이타 출력버퍼의 사이에 구비한 레지스터를 통해 외부와 연결되어 메모리 셀 어레이를 추가로 액세스함 없이 상기 레지스터를 통해 데이타의 입·출력을 직접 수행하므로써, 데이타 버스의 사용효율을 향상시켜 유효대역폭을 크게 확장시킨 반도체 메모리장치에 관한 것이다.
따라서, 본 발명은 로오 액세스시 로오 레이턴시를 줄이기 위한 시도로, 기존의 피크 대역폭을 향상시키기 위한 기술과 함께 구현이 가능하며, 전체적인 유효 대역폭의 개선에 크게 기여할 수 있는 기술이라 할 수 있겠다.
일반적으로, 프로세서와 메모리가 분리된 현재의 폰 노이만 방식의 컴퓨터 구조상에서는 프로세서와 메모리의 성능차가 전체 시스템의 성능을 제한하는 주요요소가 된다. 이에 대한 대안으로 메모리가 가질 수 있는 피크 대역폭을 향상시키기 위한 노력이 진행중이며, 외부와의 입·출력폭을 넓혀 높은 대역폭을 향상시키려는 와이드 버스구조가 그 하나이다. 그러나, 이러한 구조는 다수의 출력핀이 요구되는 관계로 패키지 크기 및 전력소모의 증대와 노이즈 문제 등이 발생하여 범용 메모리구조에서는 그 사용이 제한되며, 이러한 이유로 인해 특수 응용분야에서만 사용되고 있는 실정이다.
다른 방법으로는 한번 활성화된 로오에 대해 연속적으로 발생하는 컬럼 액세스를 고속화하여 대역폭을 향상시키도록 입·출력 주파수를 증가시키는 방법이 있으며, 이는 파이프라인 방식을 이용한 싱크로너스 디램을 예로 들 수 있다. 그런데, 이 경우에도 랜덤 액세스의 수행시 새로운 로오에 대한 데이타 검출작업을 수행하기 위해서는 프리차지동작과 액티브동작이 요구되기 때문에, 로오 사이클이 길어져 유효 대역폭이 현저히 감소하게 되는 문제점이 있다.
또 다른 방법으로는 다이렉트 램버스 디램 등에서 외부와의 인터페이스를 개선시키는 방법이 있는데, 이 방법 역시 기존의 셀 코어구조 및 액세스방식을 그대로 사용하고 있기 때문에 랜덤 로오 액세스에 대한 유효 대역폭이 감소하는 문제점이 여전히 존재하게 된다. 또한, 이와 같은 구조는 대역폭 향상에 초점을 맞추었기 때문에 랜덤 로오 액세스에 대해서는 상대적으로 로오 사이클 레이턴시가 커지게 되면서 유효 대역폭이 피크 대역폭에 비해 현저히 감소하게 된다. 즉, 데이타 전송에 요구되는 시간은 입·출력 고속화를 통해 감소되지만, 랜덤 로오 액세스를 위한 오버해드(프리차지 시간 + 액티브 시간)는 감소되지 않아 전체적으로 볼 때, 데이타 버스를 사용하는 효율이 크게 저하되면서 피크 대역폭에 비해 유효 대역폭이 낮아지게 되는 문제점이 발생한다.
도 1 은 종래에 사용된 반도체 메모리장치에서의 데이타 리드 및 라이트경로를 도시한 블럭 구성도이다.
우선, dblp신호가 '로직하이'에서 '로직로우'로 전이되면서 비트라인 프리차지동작을 중단하고, bisol신호는 '로직로우'로 bisou는 '로직하이'로 인가된다고 가정하기로 한다.
이 상태에서 리드동작을 하기 위해서는 메모리 셀(100)내 하나의 워드라인(100)을 띄워 셀의 데이타가 비트라인(BL, /BL)에 실리게 되면 전하 분배(charge sharing)에 의해 양 비트라인(BL, /BL) 사이에는 전압차가 일어나며, 이 전압차를 감지하여 비트라인 센스앰프(200)가 작동하여 비트라인 센스앰프 활성화신호(rto, /s)를 통해 양 비트라인(BL, /BL)이 각각 Vcc와 Vss로 증폭된다. 이후, 컬럼 선택신호 CDi가 '로직하이'로 천이되면, 상기 양 비트라인(BL, /BL)에 실린 데이타가 데이타 버스라인(DB, /DB)에 실리게 되면서 데이타 버스라인 센스앰프(300)를 통해 다시 한 번 증폭된 후 후단의 데이타 출력버퍼(400)를 거쳐 데이타 입·출력핀(DQ pin)으로 출력된다.
한편, 라이트 동작은 이와는 반대로 데이타 입력버퍼(500)를 거쳐 외부 입·출력핀(DQ pin)으로부터 입력된 데이타가 상기 메모리 셀(100)내 워드라인(WL)이 활성화되어 상기 비트라인 센스앰프(200)가 동작하고 있을 때 라이트 드라이버(600)에 의해 상기 메모리 셀(200)에 데이타를 실어주게 된다.
상기한 바와 같이, 종래의 반도체 메모리장치에서는 리드나 라이트동작 모두 조금 상이하기는 하지만 하나의 워드라인을 띄워 메모리 셀에 데이타를 라이트 및 리드해 내는 일관된 동작에 의해 데이타 입·출력동작을 수행하게 된다.
따라서, 모듈화된 형태의 언어로 개발된 소프트웨어들이 증가되면서 메모리 액세스 패턴이 사용가능한 메모리 영역안에서 매우 불규칙하게 나타나는 현 시스템에서는 액세스시의 레이턴시 증가에 의한 유효 대역폭이 피크 대역폭에 비해 현저히 줄어들어 시스템 전체적인 성능을 크게 저하시킬 뿐만 아니라, 메모리 셀의 잦은 액세스에 의해 전력소모가 커지게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 비트라인 센스앰프와 데이타 출력버퍼의 사이에 구비된 별도의 레지스터를 통해 외부 입·출력핀과 연결하여 메모리 셀 어레이를 추가로 액세스함 없이 데이타 입·출력을 직접 수행하도록 제어하므로써, 데이타 버스의 사용효율을 향상시켜 유효 대역폭을 크게 확장시킨 반도체 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 워드라인의 활성화에 따라 메모리 셀의 데이타가 실린 양 비트라인간 전위차를 감지증폭하여 컬럼 선택신호의 활성화에 따라 데이타 버스라인으로 전달하는 비트라인 센스앰프와, 상기 데이타 버스라인에 전달된 데이타를 다시 감지증폭하여 데이타 출력버퍼로 전달하는 데이타 버스라인 센스앰프와, 데이타 입력버퍼를 거쳐 입력된 데이타를 상기 비트라인 센스앰프의 활성화시 메모리 셀로 실어주는 라이트 드라이버를 구비하는 반도체 메모리장치에 있어서;
외부로부터 인가되는 데이타 버스라인 인에이블 제어신호에 의해 상기 데이타 버스라인을 일정 전위수준으로 프리차지시키는 프리차지수단과,
상기 비트라인 센스앰프와 상기 데이타 버스라인 센스앰프의 사이 및 상기 비트라인 센스앰프와 상기 라이트 드라이버의 사이에 공통으로 연결되어, 상기 메모리 셀에 저장된 데이타 및 상기 라이트 드라이버를 거쳐 전달된 외부 데이타를 각각 전달받아 저장하는 레지스터수단과,
상기 데이타 버스라인 인에이블 제어신호에 의해 선택적으로 스위칭되어 상기 레지스터수단에 저장된 데이타를 상기 데이타 버스라인 센스앰프로 전달하거나 상기 라이트 드라이버를 통해 외부 데이타를 상기 레지스터수단으로 전달하는 입·출력 제어수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 반도체 메모리장치에서의 데이타 리드 및 라이트경로를 도시한 블럭 구성도로, 워드라인(WL)의 활성화에 따라 메모리 셀(100)의 데이타가 실린 양 비트라인(BL, /BL)간 전위차를 감지증폭하여 컬럼 선택신호(CDi)의 활성화에 따라 데이타 버스라인(DB, /DB)으로 전달하는 비트라인 센스앰프(200)와, 상기 데이타 버스라인(DB, /DB)에 전달된 데이타를 다시 감지증폭하여 데이타 출력버퍼(400)로 전달하는 데이타 버스라인 센스앰프(300)와, 데이타 입력버퍼(500)를 거쳐 외부 핀(DQ pin)으로부터 입력된 데이타를 상기 비트라인 센스앰프(200)의 활성화시 메모리 셀(100)로 실어주는 라이트 드라이버(600)를 구비하여 구성되는 기존의 반도체 메모리장치에 있어서; 외부로부터 인가되는 데이타 버스라인 인에이블 제어신호(dben)에 의해 상기 데이타 버스라인(DB, /DB)을 일정 전위수준으로 프리차지시키는 프리차지수단(700)과, 상기 비트라인 센스앰프(200)와 상기 데이타 버스라인 센스앰프(300)의 사이 및 상기 비트라인 센스앰프(200)와 상기 라이트 드라이버(600)의 사이에 공통으로 연결되어 상기 메모리 셀(100)에 저장된 데이타 및 상기 라이트 드라이버(600)를 거쳐 전달된 외부 데이타를 각각 전달받아 저장하는 레지스터수단(800)과, 상기 데이타 버스라인 인에이블 제어신호(dben)에 의해 선택적으로 스위칭되어 상기 레지스터수단(800)에 저장된 데이타를 상기 데이타 버스라인 센스앰프(300)로 전달하거나 상기 라이트 드라이버(600)를 통해 외부 데이타를 상기 레지스터수단(800)으로 전달하는 입·출력 제어수단(900)을 추가로 구비하여 구성된다.
도 3 은 도 2 에 도시된 프리차지수단(700)의 일 실시예를 나타낸 회로 구성도로, 상기 데이타 버스라인(DB, /DB) 사이에 상호 직렬연결되며 각각의 게이트단으로 상기 데이타 버스라인 인에이블 제어신호(dben)가 공통인가되는 두 NMOS 트랜지스터(MN31, MN32)와, 상기 데이타 버스라인 인에이블 제어신호(dben)가 게이트단으로 인가되며 상기 데이타 버스라인(DB, /DB) 사이에 상기 두 NMOS 트랜지스터(MN31, MN32)와 상호 병렬로 접속된 NMOS 트랜지스터(MN33)를 구비하여 구성된다.
상기 구성에 의해, 상기 데이타 버스라인 인에이블 제어신호(dben)가 '로직하이'로 인가되는 경우에는 데이타 버스라인(DB, /DB)을 일정 전위수준으로 프리차지시키는 한편, 상기 데이타 버스라인 인에이블 제어신호(dben)가 '로직로우'로 인가되는 경우에는 데이타를 싣기 위해 프리차지동작을 중단하게 된다.
도 4 는 도 2 에 도시된 레지스터수단(800)의 일 실시예를 나타낸 회로 구성도로, reg_en신호에 따라 데이타 버스라인(DB, /DB)과의 연결여부를 제어하는 스위칭부(10)와, 상기 데이타 버스라인(DB, /DB)에 실린 데이타를 별도의 메모리(예를들어, SRAM형태의 메모리)에 저장하는 데이타 저장부(20)와, 컬럼 선택신호(CDi)에 의해 상기 데이타 저장부(20)에 저장된 데이타를 데이타 버스라인(DB, /DB)에 실어 외부로 리드하도록 제어하는 리드동작 제어부(30)와, 상기 컬럼 선택신호(CDi)에 의해 외부입력 데이타를 상기 데이타 버스라인(DB, /DB)에 실어 상기 데이타 저장부(20)로 라이트하도록 제어하는 라이트동작 제어부(40)를 구비하여 구성된다.
동 도면에서, 상기 데이타 저장부(20)는 상보 전위레벨을 갖는 인에이블 제어신호(rpp, rnp) 인가단 사이에 상호 크로스-커플구조로 접속된 전류미러형 차동 증폭기로 구성된다.
도 5 는 도 2 에 도시된 입·출력 제어수단(900)의 일 실시예를 나타낸 회로 구성도로, 상기 데이타 버스라인 인에이블 제어신호(dben)의 제1 로직상태(여기서는, '로직로우'로 가정함)에서 스위칭되어 상기 레지스터수단(800)내 데이타 버스라인(DB, /DB)을 상기 데이타 버스라인 센스앰프(300)로 연결하는 제1 스위칭부(50)와, 상기 데이타 버스라인 인에이블 제어신호(dben)의 제2 로직상태(여기서는, '로직하이'로 가정함)에서 스위칭되어 상기 라이트 드라이버(600)를 상기 레지스터수단(800)내 데이타 버스라인(DB, /DB)으로 연결하는 제2 스위칭부(60)를 구비하여 구성된다.
동 도면에서, 상기 제1 및 제2 스위칭부(50, 60)는 각각 양측 데이타 버스라인(R_DB와 /R_DB, W_DB와 /W_DB)에 접속된 2개의 전달 게이트소자(MT1과 MT2, MT3와 MT4)로 구성한다.
상기 구성으로 이루어지는 본 발명에 따른 반도체 메모리장치의 리드 및 라이트동작은 상기 레지스터수단(800)을 중심으로 2개의 동작으로 분리된다.
하나는 비트라인 센스앰프(200)로부터 레지스터수단(800)까지의 트랜스퍼 동작(transfer operation)이 되며, 다른 하나는 상기 레지스터수단(800)으로부터 외부 핀(DQ pin)까지의 인터페이스 동작(interface operation)으로, 상기 트랜스퍼 동작(transfer operation)은 다시 트랜스퍼 리드 및 트랜스퍼 라이트동작으로 나누어져 수행되며, 상기 인터페이스 동작(interface operation)은 일반 디램동작과 동일한 리드 및 라이트동작으로 나누어진다.
따라서, 데이타를 주고 받을 때는 상기 레지스터수단(800)을 통해서만 가능하므로 디램 외부에서 보면 트랜스퍼 동작은 수행되지 않는 것처럼 보인다. 또한, 이렇게 레지스터수단(800)을 중심으로 내부동작을 나누어 놓아 외부에서 레지스터수단(800)만을 리드 및 라이트하게 되므로써 고속동작을 수행할 수 있으며, 상기 레지스터수단(800)의 개수를 증가시키므로써 훨씬 더 많은 로오(row)에 대한 데이타를 저장할 수 있어 직접 메모리 셀을 액세스하지 않고도 단지 컬럼(column)동작만으로 데이타를 주고 받을 수 있게 된다. 그 결과, 시스템 입장에서는 프리차지시간을 대폭 감소시켜 동작주기를 단축시킬 수 있게 된다.
이하, 도면을 참조하며 본 발명의 동작을 부분별로 나누어 자세히 살펴보기로 한다.
우선, 트랜스퍼 동작(transfer operation) 중 트랜스퍼 리드동작에 대해 살펴보기로 한다.
도 2 를 참조하며, 라스(RAS)신호에 의해 로오 어드레스를 받아 해당 워드라인을 띄우면 메모리 셀내 저장된 데이타('로직하이'라고 가정함)가 비트라인(BL, /BL)에 실리게 되고 전하분배(charge sharing)에 의해 양측 비트라인(BL, /BL)간 전위차가 약간 벌어지게 된다. 이 후, 센스앰프 활성화 제어신호(rto, /s)를 각각 '로직하이'와 '로직로우'로 벌려주면 양 비트라인(BL, /BL)이 각각 '로직하이'와 '로직로우'로 벌어지게 되며, 이 상태에서 데이타 버스라인에 데이타를 싣기 위해 데이타 버스라인 인에이블 제어신호(dben)를 '로직로우'로 만들어 데이타 버스라인의 프리차지 동작을 중단하게 되며 상기 레지스터수단(800)의 전원을 끄기 위해 레지스터 활성화신호를 각각 rpp='로직로우', rnp='로직하이'로 인가해준다. 상기 레지스터수단(100)내 데이타 저장부(20)는 크로스 커플구조의 전류미러형 차동 증폭기로 구성되어, 상기 레지스터 활성화신호(rpp, rnp)가 원래 위상과 반대가 되면 양 데이타 버스라인(DB, /DB)을 모두 Vcc/2로 만들게 된다. 이 후, 비트라인 센스앰프(200)의 후단부에 연결된 스위칭부를 sel= '로직하이'로 인가하므로써 턴-온시켜 양 비트라인(BL, /BL)에 실린 데이타를 데이타 버스라인(DB, /DB)으로 싣게 된다.
이 상태에서, 도 4 에 도시된 스위칭부(10) 제어신호(reg_en)를 '로직하이'로 인가하여 상기 데이타 버스라인(DB, /DB)을 레지스터수단(800)과 연결시키게 되며, 전하분배가 완료된 후 새로운 데이타가 레지스터수단(800)내 양측 노드(N1, N2)에 실리면 상기 레지스터 활성화신호을 각각 rpp='로직하이', rnp='로직로우'로 인가해 레지스터수단(800)의 파워를 켜서 양 노드(N1, N2)간 전위차를 충분히 벌려주게 된다. 상기 레지스터수단(800)내 양측 노드(N1, N2)의전위가 충분히 벌어지게 되면, 상기 reg_en신호를 '로직로우'로 전이시켜 스위칭부(10)를 턴-오프시키므로써, 데이타 버스라인(DB, /DB)과 레지스터수단(800)을 분리시킨다.
그런 다음, 상기 비트라인 센스앰프(200)의 후단부에 연결된 스위칭부를 sel= '로직로우' 로 인가하여 턴-오프시키므로써, 비트라인 센스앰프(200)와 데이타 버스라인(DB. /DB)을 문리하게 된다. 이 상태에서 데이타 버스라인 인에이블 제어신호(dben)를 다시 '로직하이'로 인가해주어 데이타 버스라인(DB, /DB)을 다시 프리차지하게 된다.
다음으로, 트랜스퍼 라이트동작에 관해 살펴보기로 한다.
이는 레지스터수단(800)으로부터 데이타를 메모리 셀(100)로 써주는 것이 되므로, 상기 데이타 버스라인 인에이블 제어신호(dben)를 '로직로우'로 만들어 데이타 버스라인(DB, /DB)에 대한 프리차지동작을 중단한다. 이 상태에서, 도 4 에 도시된 레지스터수단(800)내 reg_en신호를 '로직하이'로 만들어 데이타 버스라인(DB, /DB)과 레지스터수단(800)을 연결하며, 상기 데이타 버스라인(DB, /DB)에 실린 데이타의 전위가 약 200mV정도 되면 상기 reg_en신호를 '로직로우'로 인가해주어 스위칭부(10)를 턴-오프시키므로써 데이타 버스라인(Db, /DB)상에 데이타를 저장하게 된다.
이 상태에서 워드라인이 뜨기를 기다리게 되는데, 만약 기존의 방법과 마찬가지로 워드라인(WL)을 먼저 띄우게 되면 비트라인 센스앰프(200)와 메모리 형태의 레지스터수단(800)간의 동작 대응이 발생하기 때문에 이를 막기위해 본 발명에서는 먼저 데이타를 데이타 버스라인(DB, /DB)에 실어 놓고 비트라인 센스앰프(200)에 갖다 놓은 상태에서 워드라인(WL)을 띄우게 된다. 상기 비트라인 센스앰프(200)의 후단부에 연결된 스위칭부 제어신호(sel)를 '로직하이'로 만들어 비트라인 센스앰프(200)와 데이타 버스라인(DB, /DB)을 연결하고, 비트라인 센스앰프 활성화 제어신호(rto, /s)를 각각 Vcc와 Vss로 풀-스윙한 후 워드라인(WL)을 띄우게 되면 메모리 셀(100)에 데이타가 실리게 된다. 이 후, 메모리 셀(100)로의 라이트동작이 완료되면, 상기 신호(sel)를 '로직로우'로 전이시켜 비트라인 센스앰프(200)와 데이타 버스라인(DB, /DB)을 분리시키게 되며, 상기 데이타 버스라인 인에이블 제어신호(dben)를 '로직하이'로 전이시켜 다시 데이타 버스라인(DB, /DB)을 프리차지시키며 다음 동작에 대비하게 된다.
다음으로, 인터페이스 동작(interface operation) 중 리드동작에 관해 살펴보면, 레지스트수단(800)에 이미 디램에 대한 데이타가 존재하므로 외부에서 그 부분을 리드하고자 할때는 워드라인을 띄울 필요가 없어지게 된다.
우선, 상기 데이타 버스라인 인에이블 제어신호(dben)를 '로직로우'로 만들면, 도 5 에 도시된 입·출력 제어수단(900)내 제1 스위칭부(50)가 스위칭되면서 두 전달 게이트소자(MT1, MT2)가 턴-온되어 데이타 출력동작에 대비하게 된다.
한편, 도 4에 도시된 레지스터수단(800)내 데이타 저장부(20)의 양측 노드(N1, N2)에 저장된 데이타중 '로직하이' 데이타가 후단의 리드동작 제어부(30)내 NMOS 트랜지스터(MN5, MN6) 중 하나를 선택적으로 턴-온시켜 상기 두 노드(N1, N2) 중 턴-온된 NMOS 트랜지스터에 연결된 노드를 그라운드 전위로 끌어내리게 된다.
이 상태에서, 컬럼 선택신호(CDi)를 '로직하이'로 인가해주어 상기 리드동작 제어부(30)내 또 다른 NMOS 트랜지스터(MN7, MN8)를 턴-온시켜 '로직하이'로 프리차지되어있던 리드 데이타 버스라인(R_DB, /R_DB)중 하나를 '로직로우'로 만들어 준다. 이 데이타가 후단의 입·출력 제어수단(900)내 스위칭된 두 전달 게이트소자(MT1, MT2)를 거쳐 데이타 버스라인 센스앰프(300)에서 다시 한번 증폭되어 데이타 출력버퍼(400)를 통해 외부로 리드되어진다.
한편, 인터페이스 동작 중의 라이트동작 또한 상기 레지스터수단(800)을 거쳐 진행되므로 일단 레지스터수단(800)으로 데이타를 라이트해야 되기때문에, 데이타 입력버퍼(500)를 거쳐 외부 핀(DQ pin)으로부터 전달된 외부 데이타는 라이트 드라이버(600)를 통해 입·출력 제어수단(900)으로 전달되며, 데이타 버스라인 인에이블 제어신호(dben)를 '로직하이'로 인가해주어 상기 입·출력 제어수단(900)내 제2 스위칭부(60)를 스위칭시키므로써 두 전달 게이트소자(MT3, MT4)를 턴-온시켜 리드동작에 대비하게 된다.
이에따라, 그라운드 전위수준으로 프리차지 되어있던 두 라이트 데이타 버스라인(W_DB, /W_DB)을 서로 끊게 되며, 상기 라이트 드라이버(600)로부터 들어온 데이타??를 상기 두 라이트 데이타 버스라인(W_DB, /W_DB)에 싣게 된다. 그런데, 상기 두 라이트 데이타 버스라인(W_DB, /W_DB)중 하나의 전위는 '로직하이'이기 때문에, 도 4 에 도시된 레지스터수단(800)의 라이트동작 제어부(40)내 두 NMOS 트랜지스터(MN11, MN12)중 하나를 턴-온시켜 상기 라이트동작 제어부(40)내 두 노드(N5, N6) 중 한 노드를 그라운드 전위로 빼주게 된다. 이 후, 상기 컬럼 선택신호(CDi)를 '로직하이'로 인가해주게 되면, 상기 라이트동작 제어부(40)내 또 다른 NMOS 트랜지스터(MN9, MN10)를 턴-온시켜 '로직하이'로 프리차지 되어있던 라이트 데이타 버스라인(W_DB, /W_DB)중 하나를 '로직로우'로 만들어 준다. 이때, 레지스터 활성화신호(rpp, rnp)를 각각 Vcc와 Vss로 벌려주게 되면 상기 라이트 드라이버(600)를 통해 외부입력된 데이타신호가 상기 레지스터수단(800)내 데이타 저장부(20)에 라이트되어 저장되게 된다.
이와 같은 동작에 의해, 본 발명에 따른 반도체 메모리장치는 상기 레지스터(800)수단에 미리 데이타를 저장해 둘 수 있게되어 외부로부터 요구되는 리드 및 라이트 명령신호에 따라 상기 레지스터수단(800)만을 액세스하면 되는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치에 의하면, 비트라인 센스앰프와 데이타 출력버퍼의 사이에 구비된 별도의 레지스터를 통해 외부 입·출력핀과 연결하여 메모리 셀 어레이를 추가로 액세스하지 않고도 데이타 입·출력을 직접 수행할 수 있게되어, 데이타 버스의 사용효율을 높혀 유효 대역폭을 크게 확장시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 데이타 리드 및 라이트동작을 트랜스터 동작과 인터페이스동작으로 분리하여 각각 독립적으로 수행할 수 있게 되므로써, 저전력을 실현할 수 있는 매우 효율적인 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1 은 종래에 사용된 반도체 메모리장치에서의 데이타 리드 및 라이트경로를 도시한 블럭 구성도
도 2 는 본 발명에 따른 반도체 메모리장치에서의 데이타 리드 및 라이트경로를 도시한 블럭 구성도
도 3 은 도 2 에 도시된 프리차지수단의 일 실시예를 나타낸 회로 구성도
도 4 는 도 2 에 도시된 레지스터수단의 일 실시예를 나타낸 회로 구성도
도 5 는 도 2 에 도시된 입·출력 제어수단의 일 실시예를 나타낸 회로 구성도
< 도면의 주요부분에 대한 부호의 설명 >
10, 50, 60: 스위칭부 20: 데이타 저장부
30: 리드동작 제어부 40: 라이트동작 제어부
100: 메모리 셀 200: 비트라인 센스앰프
300: 데이타 버스라인 센스앰프 400: 데이타 출력버퍼
500: 데이타 입력버퍼 600: 라이트 드라이버
700: 프리차지수단 800: 레지스터수단
900: 입·출력 제어수단

Claims (5)

  1. 워드라인의 활성화에 따라 메모리 셀의 데이타가 실린 양 비트라인간 전위차를 감지증폭하여 컬럼 선택신호의 활성화에 따라 데이타 버스라인으로 전달하는 비트라인 센스앰프와, 상기 데이타 버스라인에 전달된 데이타를 다시 감지증폭하여 데이타 출력버퍼로 전달하는 데이타 버스라인 센스앰프와, 데이타 입력버퍼를 거쳐 입력된 데이타를 상기 비트라인 센스앰프의 활성화시 메모리 셀로 실어주는 라이트 드라이버를 구비하는 반도체 메모리장치에 있어서;
    외부로부터 인가되는 데이타 버스라인 인에이블 제어신호에 의해 상기 데이타 버스라인을 일정 전위수준으로 프리차지시키는 프리차지수단과,
    상기 비트라인 센스앰프와 상기 데이타 버스라인 센스앰프의 사이 및 상기 비트라인 센스앰프와 상기 라이트 드라이버의 사이에 공통으로 연결되어, 상기 메모리 셀에 저장된 데이타 및 상기 라이트 드라이버를 거쳐 전달된 외부 데이타를 각각 전달받아 저장하는 레지스터수단과,
    상기 데이타 버스라인 인에이블 제어신호에 의해 선택적으로 스위칭되어 상기 레지스터수단에 저장된 데이타를 상기 데이타 버스라인 센스앰프로 전달하거나 상기 라이트 드라이버를 통해 외부 데이타를 상기 레지스터수단으로 전달하는 입·출력 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 레지스터수단은 상기 데이타 버스라인과의 연결여부를 제어하는 스위칭부와,
    상기 데이타 버스라인에 실린 데이타를 별도의 메모리에 저장하는 데이타 저장부와,
    상기 컬럼 선택신호에 의해 상기 데이타 저장부에 저장된 데이타를 데이타 버스라인에 실어 외부로 리드하도록 제어하는 리드동작 제어부와,
    상기 컬럼 선택신호에 의해 외부입력 데이타를 상기 데이타 버스라인에 실어 상기 데이타 저장부로 라이트하도록 제어하는 라이트동작 제어부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서,
    상기 데이타 저장부는 상보 전위레벨을 갖는 인에이블 제어신호 인가단 사이에 상호 크로스-커플구조로 접속된 전류미러형 차동 증폭기로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서,
    상기 입·출력 제어수단은 상기 데이타 버스라인 인에이블 제어신호의 제1 로직상태에서 스위칭되어 상기 레지스터수단내 데이타 버스라인을 상기 데이타 버스라인 센스앰프로 연결하는 제1 스위칭부와,
    상기 데이타 버스라인 인에이블 제어신호의 제2 로직상태에서 스위칭되어 상기 라이트 드라이버를 상기 레지스터수단내 데이타 버스라인으로 연결하는 제2 스위칭부를 구비하되;
    상기 제1 로직상태와 제2 로직상태는 상보 전위상태가 되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 스위칭부는 각각 양측 데이타 버스라인에 접속된 2개의 전달 게이트소자로 구성하는 것을 특징으로 하는 반도체 메모리장치.
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