KR970000882B1 - 반도체 메모리 장치 - Google Patents

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KR970000882B1
KR970000882B1 KR1019930020409A KR930020409A KR970000882B1 KR 970000882 B1 KR970000882 B1 KR 970000882B1 KR 1019930020409 A KR1019930020409 A KR 1019930020409A KR 930020409 A KR930020409 A KR 930020409A KR 970000882 B1 KR970000882 B1 KR 970000882B1
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니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 메모리 장치
제1조는 본 발명의 제1실시예에 따른 메모리 장치를 설명하는 블럭 다이어그램.
제2도는 임피던스 수단의 회로 구성도.
제3도는 기록 버퍼의 회로 구성도.
제4도는 임피던스 수단과 기록 버퍼의 회로 설계의 실시예를 설명하는 도면.
제5도는 기록 제어 게이트와 임피던스 수단의 회로 도시도.
제6조는 판독 증폭기의 회로 구성도.
제7도는 메모리 어레이의 블록 다이어그램.
제8도는 메모리 어레이의 상세 구성도.
제9도는 반도체 장치 동작을 보여주는 타이밍 챠트.
제10도는 본 발명 제2실시예 메모리 장치의 블럭 다이어그램.
제11도는 기록 게이트와 임피던스 수단 회로를 도시하는 도면.
제12도는 본 발명의 제3실시예에 따른 임피던스 수단의 도시도.
제13도는 본 발명의 제3실시예에 따른 증폭기 회로의 도시도.
제14도는 본 발명의 제3실시예와 장치 동작을 설명하는 타이밍 챠트.
제15도는 모드제어 신호 라인을 갖는 메모리 장치의 회로 다이어그램.
제16도는 제15도에 도시된 장치의 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
4 : 판독 증폭기 5 : 기록 버퍼
6 : 기록 제어 게이트 7,8 : 전원 라인
본 발명은 고속이면서 저전루 소비로 동작하는 메모리 장치에 관한 것이다.
통상, 반도체 메모리 장치에는 입력/출력 버퍼 영역과 메로리 어레이를 포함하는 내부 회로 영역간에 판독 및 기록 데이타를 전달하기 위한 단일 데이타 버스 라인이 장착되어 있다. 이러한 회로 구성에서, 상기 내부 회로는 판독 모드 또는 기록 모드 동작을 표시하는 제어 신호를 요구한다.
특히, 최근에, 기록 증폭기에서 비트 라인까지 기록 데이타를 전달키위한 기록 라인과 비트 하인에서 판독 증폭기까지 판독 데이타를 전달키위한 판독 라인을 독립적으로 형성하는 내부 회로를 갖는 반도체 메모리 장치가 개발되어 왔다. 이런 형태의 메모리 장치에서, 선행 판독 모드 동작으로부터 발생하는 판독 라인에 남아 있는 전위가 비트 라인 전위에 영향을 주고 또한 판독 라인이 판독 모드에서 비트 라인 또는 비트 라인쌍에 접속될 때 메모리 셀 에 유지된 데이타를 다시 쓰거나 파괴하는 것을 피할 수 있으며, 따라서, 칼럼 선택 신호를 더빨리 보내는 것이 가능해지고 동작 속도는 개선된다. 한편, 이런 형태의 장치는 독립적으로 기록 증폭기와 판독 증폭기에 대해 제어 신호를 필요로 하며 제어 신호 라인 영역은 커진다. 더구나 이들 종래의 반도체 메모리 장치는 판독 모드에서 충분히 데이타 버스를 구동시키기 위해 큰 용량을 갖는 판독 증폭기를 내부 회로 영역에 장착해야만 하며, 내부 회로 영역은 커진다. 이는 제15도 및 제16도를 참고로 더욱 상세히 설명된다.
제15도는 종래의 반도체 메모리 장치의 회로 다이어그램을 도시한다. 이 장치는 메모리 어레이(108), 데이타 버스 라인(110), 입력 버퍼(102), 출력 버퍼(103), 기록 버퍼(109), 기록 제어 게이트와 증폭기 회로(104), 판독 증촉기(105), 기록 모드 제어회로(101)를 구비한다. 판독 모드 동안에, 판독 증폭기(105)는 데이타 버스 라인(110)의 데이타 라인RWBS를 구동시키기 위해 모드 신호에 위해 동작하며 고레벨과 저레벨 전원 라인간의 전위차만큼 큰 진폭을 갖는 판독 제이타 신호를 보낸다. 기록 모드 동작전에, 판독 증폭기(105)는 데이타 버스 라인(110)에서 판독 및 기록 데이타의 충돌을 방지하기 위해 신호W1에 위해 비동작 되어야만 한다. 기록 모드 동안에, 기록 제어 게이트 및 증폭기 회로(104)는 신호 W2에 의해 동작하며 기록 버퍼(109)는 입력 버퍼(102)로부터 기록 데이타에 따라 데이타 버스 라인(110)을 구동시킨다.
제16도는 종래 장치의 판독 및 기록 모드 동작의 타이밍 챠트를 도시한다. 상기 챠트에서의 동작은 외부 입력 신호 RAS(로우 어드레스 스트로브(strode))가 고레벨에서 저레벨까지 이동한 상태에서 시작하며, 그에 따라, 로우 어드레스 신호가 입력이 되고, 선택된 워드 라인의 전위는 하이로 되고 감지 증폭기는 선행 주기에서 선택된 메모리 셀이 데이타에 따라 비트 라인 전위를 증폭시킨다.
처음에, 판독 모드 동작을 기술한다. 외부 컬럼 어드레스 신호 A1은 외부 입력 신호 CAS(컬럼 어드레스 스트로브)가 하이인 상태 동안에 입력이 되며 칼럼 선택 신호 YSW는 로우에서 하이까지 진행한다. 상기 칼럼 선택 신호 YSW가 하이로 진행하므로서, 디지트 라인및 D간의 전위차는 N체널 트랜지스터 QN409및 QN410의 임피던스를 다르게 만들고, 판독 데이타는 판독 라인 R0/R0를 통해 보상 신호로서 판독 증폭기 (105)로 전달된다.
판독 증폭기(105)는 판독 라인 R0/R0상의 판독 데이타 신호를 증폭하며, 판독 데이타를 출력 버퍼(103)에 전달하기 위해 고 및 저레벨 전원 라인 사이의 전위차만큼 큰 진폭을 갖는 보상 신호로서 데이타 버스 라인(110)에 데이타를 출력한다. 이 모드에서, 외부 입력 신호CAS가 로우로 갈 때, 신호 OE(출력 가능)는 하이로 진행하며 데이타 버스 라인(110)상의 판독 데이타는 출력 데이타 Dout로서 출력된다.
다음에, 기록 모드 동작이 기술된다. 설명을 간단히 하기 위해 기록 모드 동작이 외부 어드레스 신호의 변화없이 시작하는 경우가 제16도에 기술되어 있으나, 상기 어드렛 가 변화할 때 로우 디코더 및 칼럼 선택기 상의 로드 동작(load operation)은 수행되어야만 한다. 외부 입력 신호(기록 가능)가 하이에서 로우로 진행할 때, 그리고 외부 신호가 로우상태에 있음면, 상기 입력 버퍼(102)는 신호 W0의 하이레벨에 따라 작동하며, 외부 입력 데이타 Din을 래치하고 신호로서 기록 버퍼(109)에 데이타를 출력한다.
다음에, 제어 신호 은 하이에서 로우로 진행하며 판독 증폭기(105)를 판독 증폭기(105)의 출력 단자가 하이 임피던스 상태에 있는 비작동 상태에 있게 한다. 동시에, 트라이 상태형 기록 버퍼(109)가 작동하며 입력 버퍼(102)에서 데이타 버스 라인(110)까지 기록 데이타를 출력시킨다. 그때 상기 기록 제어 게이트와 증폭기 회로(104)는 제어 신호 W2의 하이레벨에 따라 작동하며, 기록 하인/WI으로 기록 데이타와 하이레벨의 제어 신호를 출력한다. 기록 제어 게이트와 증폭기 회로(104)의 작동 결과로서, N-채널 트랜지스터 QN403및 QN404를 포함하는 기록 게이트는 기록 데이타를 비트 라인쌍/D에 전달하며, 데이타는 선택된 메모리 셀(107)에 기록된다.
상기 제어 신호은 기록 모드 동안에만 로우상태를 갖는 원-쇼트 신호가 되며 기록 데이타가 안전하게 메모리 셀(107)로 전달되기 바로 전에 또는 전달될 때 하이로 진행한다. 제어 신호 W2 및 WSW는 로우가 되며 기록 모드 동작은 끝난다.
이러한 종래의 메모리 장치에서, 전류 소비는 크게 되며, 데이타 전달 속도는 고 및 저레벨 전원 라인간의 차이만큼 큰 전폭을 갖는 보상 기록 밀 판독 데이타 신호를 만들기 위한 데이타 버스 라인의 충전 및 방전에 위해 감소된다. 내부 회로 영역은 또한 데이타 버스 라인(110)을 구동키 위한 큰 용량을 갖고 큰 영역을 차지하는 판독 증폭기(105) 때문에 크게 된다. 더구나, 데이타 증폭기(105)는 데이타 버스라인(110)상의 판독 및 기록 데이타의 충돌을 회피하기 위해 기록 모드 동작전에 비동작되어야만 한다. 그러므로 판독 모드의 종료를 표시하거나 기록 모드의 시작을 예비적으로 표시하는 제어 신호를 요구 한다. 상기 기록 제어 게이트와 증폭기 회로(104)는 또한 기록 모드가 종료될때 비트 라이과 데이타 버스로부터 기록 라인을 차단시키기 위해 기록 보드를 표시하는 제어 신호를 요구한다. 그렇지 않으면, 선행 기록 모드의 기록 데이타로부터 발생하는 남아 있는 전위는 기록 라인이 판독 모드동안 디지트 라인에 접속될 때 메모리 셀 내의 데이타가를 손상시킬 수 있고, 또는 남아 있는 전위 레벨이 데이타를 손상시킬 만큼 크지 않은 경우에는, 상기 감지 증폭기는 비트 라인/D에 추가하여 기록 라인도 충방전 시켜야만 하며, 따라서 동작 속도는 감소된다.
특히 다수의 메모리 어레이를 갖는 장치는 제어 신호 라인을 형성하기 위한 큰 영역을 필요로 하며, 따라서 집적 밀도가 감소된다.
따라서 본 발명의 목적은 고속 동작을 달성하면서 고밀도의 집적을 갖기 위해 저전류 소비를 하면서 감소된 제어 신호 라인수를 갖는 반도체 메모리 장치를 제공하는 것이다. 상기 반도체 메모리 장치는 메모리 어레이와, 메모리 어에이와 입력 및 출력 버퍼간의 판독 및 기록 데이타를 전달하고 또한 판독 또는 기록 모드 동작을 표시하는 정보를 전달하기 위한 데이타 버스 라인을 구비한다. 상기 데이타 버스 라인은 고 및 저레벨 전원 라인간의 전위차보다 작은 소정의 진폭을 갖는 보상 신호로서 판독 데이타를 전달한다. 상기 소정 진폭은 데이타 버스라인과 제1 및 제2전원 라인 각각의 사이에 접속된 제1 및 제2임피던스 수단에 의해 한정된다. 상기 제1임피던스 수단은 입력-출력 버퍼 영역내의 데이타 버스 라인의 제1단부에 관계하며, 제2임피던스 수단은 상기 장치의 내부 회로 영역내의 데이타 버스 라인의 제2단부에 관계한다. 기록 데이타는 판독 데이타의 진폭보다 큰 진폭을 갖는 보상 신호로서 데이타 버스 라인을 통해 전달된다. 메모리 어레이는 그 진폭에 따라 기록 데이타 신호로서 데이타 버스 라인상의 신호를 수용한다. 메모리 어레이는 데이타 버스 라인상의 보상 신호의 진폭을 검출하기 위한 기록 제어 게이트를 정착한다.
본 발명은 도면을 참고로 더욱 상세히 기술된다.
제1조를 참고로 하면, 본 발명의 제1실시계에 따른 반도체 메모리 장치는 메모리 어레이(9)와 데이타 라인및 RWBS를 가지는 데이타 버스 라인(1)을 구비한다. 상기 데이타 버스 라인(1)의 한 단부는 상기 메모리 어레이(9)에 관련된 기록 제어 게이트(6)에 접속되며 또한 전원 라인(8)에 관련된 임피던스 수단(3)에 접속되어 있다. 상기 데이타 버스 라인(1)의 또다른 단부는 기록 버퍼(5), 판독 증폭기(4) 및 전원 라인(7)에 관련된 임피던스 수단(2)에 접속되어 있다. 상기 기록 버퍼(5)는 기록 모드 동안에 전원 라인(7,8)의 전위 레벨에 연장된 진폭을 갖는 보상 신호로서 기록 데이타를 출력한다. 상기 기록 버퍼(6)는 판독 모드 동안에 고임피던스 상태로 출력 단자를 유지한다. 상기 제어 게이트(6)는 데이타 버스 라인(1)상의 신호 진폭을 검출하며 기록 모드 동안에 기록 데이타로서 메모리 어레이(9)에 데이타 신호를 전달한다. 판독 모드에서, 임피던스 수단(2)은 데이타 라인및 RWBS를 전원 라인(7)에 각각 접속하며 임피던스 수단(3)은 데이타 라인및 RWBS중 하나를 메모리 어레이(9)로부터 판독 데이타에 따라 전원 라인(8)에 접속시킨다. 그러므로, 데이타 버스 라인(1)상의 판독 데이타 신호는 기록 데이타 신호의 진폭보다 작은 진폭을 가지며 판독 증폭기(4)에 의해 증폭된다. 이 상태에서, 라인및 RWB의 전위 레벨은 둘다 전원 라인(7)의 레벨에 근접하게 된다.
제2도는 인버터 INV21및 P-채널 트랜지스터 QP21및 QP22를 포함하는 임피던스 수단(2)의 회로 구성을 도시한다. 판독 모드 동안에 제어 신호는 하이에벨로 유지되며 트랜지스터 QP21및 QP22는 소정의 임피던스 값을 갖는 전도 상태로 된다.
기록 버퍼(5)는 기본적으로는 제3도에 도시된 바와 같이 설계된다. 제어 신호이 하이일 때, 기록 버퍼(5)의 출력 노드 N31및 N32는 고임피던스 상태로 남아 있는다. 제어 신호가 로우일 때, 기록 버퍼(5)는 데이타 신호에 따라 보상 신호를 출력하도록 데이타 버스 라인(1)을 구동한다.
상기 임피던스 수단(2)과 기록 버퍼(5)는 제4도에 도시된 바와 같이 공통적으로 P-채널 트랜지스터 QP41및 QP42를 사용하므로서 구성될 수 있다. 제어 신호 W1이 하이에 있으면, 각각의 NOR 회로 NOR41, NOR42, NOR43, NOR44는 P-체널 트랜지스터 QP41및 QP42는 전도 상태에 있고, N-채널 트랜지스터 QP41및 QP42는 비전도 상태에 있도록 로우 레벨 신호를 출력한다. 신호가 로우일 때, 제4도의 회로는 제3도의 회로와 같은 방법으로 데이타 신호에 따라서 데이타 버스 라인(1)에 보상 신호를 출력한다. CMOS인버터 INV1, INV2를 구성하는 트랜지스터 QP41, QN41, QP42, QN42는 기록 데이타 신호를 빨리 전달하도록 데이타 버스 라인(1)을 구동시키기 위해 비교적 큰 용량을 갖는다.
기록 제어 게이트(6)와 임피던스 수단(3)의 회로 구성은 제5도에 기술되어 있다. 상기 기록 제어 게이트(6)는 데이타 라인및 RWBS에서 나타나는 전위차를 검출하기 위한 NAND 게이트 회로 NAND51을 구비한다. 라인, RWBS 중 하나의 레벨은 라인 NAND51의 임계 전압보다 크며 다른 하나의 레벨은 게이트 회로 임계전압보다 작게 되도록 데이타 버스 라인(1)에서의 전위차가 상당히 클때, 즉, 기록 모드 동안, 게이트 회로 NAND51은 전달 게이트 트랜지스터 QN51및 QN52에 고레벨 신호를 출력한다. 데이타 버스 라인(1)에서의 전위차가 크지 않고 2개의 라인및 RWBS이 모두 임계전압보다 더 높은 레벨을 가지며, 게이트 회로 NAND51은 저레벨 신호 출력을 유지한다. 상기 트랜지스터 QN51및 QN52는 게이트 회로 NAND51이 고레벨 신호를 출력할때만 메모리 어레이(9)에 데이타 버스 라인(1)상의 데이타 신호를 전달한다.
이 실시예에 기록 제어 회로(6)가 버스 라인(51)을 통해 보상 신호로서 메모리 어레이(9)에 기록 데이타 신호를 출력하지만, 하나의 전달 게이트 트랜지스터를 가진 단일 신호 라인을 사용하므로서 기록 데이타를 메모리 어에이(9)에 전달하는 것도 가능하다. 기록 제어 데이타(6)는 기록 모드 동안 기록 데이타 신호에 추가하여 제어 라인(53)을 통해 제어 신호 WSW를 메모리 어레이(9)에 제공한다.
상기 임피던스 수단(3)은 N채널 트랜지스터 QN53및 QN54를 구비하며, 상기 중 하나는 전도 상태가 되며 다른 것은 메모리 어레이(9)로부터 판독 데이타에 따라 판독 모드동안 비전도 상태가 된다. 그러므로, 예로, 트랜지스터 QN53이 전도 상태에 있을때, 상기 데이타 라인는 고 및 저레벨 전원 라인(7,8)의 전원 레벨 사이의 중간 전위 레벨을 가지며, 이는 모두 전도 상태에 있는 트랜지스터 QP54및 QN53의 임피던스값의 비에 의해 결정된다. 이는 동시에, 트랜지스터 QN54는 비전도 상태가 되어 라인 RWBS는 트랜지스터 Qp42가 전도 상태가 되는 결과로서 고전원 라인(7)과 같은 고전위 레벨을 가진다. 따라서, 데이타 버스 라인(1)상의 판독 데이타 신호는 기록 데이타 신호의 진폭보다 더 작은 소정의 진폭을 가지며, 라인, RWBS 모두는 게이트 회로NAND51의 임계전압보다 더 높은 레벨을 가지며, 따라서 상기 NAND 게이트 회로 NAND51는 데이타 버스 라인(1)상의 전위차를 검출하지 않는다.
판독 모드에서, 어드레스 신호가 변화되고 선행 판독 데이타 값과는 다른 논리값을 갖는 또다른 판독 데이타가 메모리 어레이(9)로부터 임피던스 수단(3)에 전달될때, 데이타 버스 라인(1)의 전위 레벨은 반전되어야만 한다. 그러나, 전원 라인(7,8) 사이의 전위차보다 작은 판독 데이타 신호의 진법으로 인해, 반전은 저전류 소비로 빠르게 수행된다. 상세히 말해서, 상기 트랜지스터 QN53및 QN54는 전원 라인(7)의 레벨에 근접한 전위 레벨로 데이타 라인및 RWBS를 구동시키거나 방전시키도록 작은용량 또는 큰 임피던스를 가진다. 그러므로, 예로, 상기 어드레스 신호가 변화하고 트랜지스터 QN53및 QN54가 최근의 판독 데이타에 따라 비전도 및 전도 상태로 각각될 때, 트랜지스터 QN54는 데이타 라인 RWBS의 전위 레벨을 예정된 중간 레벨로 풀다운하기 위해 제4도에 도시된 기록 버퍼(5)의 트랜지스터 또는 임피던스 수단(2)의 임피던스보다 3 또는 4배 큰 임피던스를 가진다. 동시에, 데이타 라인 RWBS는 상기 장치의 입력-출력 버퍼 영역에 형성되고 데이타 라인를 구동시키기 위해 비교적 큰 크기 및 용량을 가진 제4도에 도시된 트랜지스터 Qp41에 의해 구동되거나 충전된다. 그러므로, 라인의 전위 레벨은 트랜지스터 QN53이 비전도 상태로 될때 빠르게 반전된다. 결국, 판독 모드 동작은 저전류 소비로 고속 수행되며 임피던스 수단(3)은 상기 장치의 크기를 감소시키기 위해 작은 영역에 형성될 수 있다.
판독 모드 동작후에, 제4도에 도시된 제어 신호이 하이로부터 기록 모드 동작을 표시하는 로우 상태로 변화할때, 제4도에 도시된 기록 버퍼(5)는 기록 데이타 신호에 따라 데이타 라인및 RWBS를 구동시키기 위해 작동되며, 기록 데이타를 전원 라인(7,8)에 대응한 진폭을 갖는 보상 신호로서 출력한다. 상기에서 기술된 바와 같이, 상기 트랜지스터 QP41, QN41, QP42, QN41는 트랜지스터 QN53또는 QN54가 전도 상태에 있을 때에도 데이타 버스 라인(1)의 전위 레벨이 기록 데이타 신호에 따라 빠르게 반전되나 및/또는 증폭되도록 데이타 라인및 RWBS를 구동시키기 위해 큰 용량을 가진다. 그러므로, 본 발명을 실현하는 이 메모리 장치에서 데이타 버스 라인상의 선행 판독 모드의 판독 데이타와 새로운 입력 기록 데이타 사이의 데이타 충돌은 제거되어 동작 에러가 방지된다. 즉, 임피던스 수단(3)은 기록 모드 동작이 시작될때 데이타 버스 라인(1)로부터 메모리 어레이(9)를 차단시키기 위한 장치의 동작 모드를 표시하는 어떤 제어 신호도 요구하지 않는다. 따라서, 이 실시예의 메모리 장치는 데이타 버스 라인(1)로부터 메모리 어레이(9)를 차단시키기 위한 다른 게이트 회로를 요구하지 않는다. 결국, 상기 메모리 장치는 장치 동작 모드에 대한 정보를 메모리 어레이(9), 기록 제어 게이트(6) 및 데이타 버스 라인(1)과 다른 임피던스 수단(3)을 포함하는 내부 회로 영역에 전달하는 제어 신호 라인을 필요로하지 않는다.
그러므로, 상기 장치의 회로 구성이나 설계는 간단해지고 상기 장치의 영역이 감소된다.
더구나, 장치의 양호한 회로 설계로서, 데이타 라인, REBS의 하이 및/또는 로우레벨을 같은 논리 값을 가지는 기록 및 판독 데이타에 공통적이다. 예로, 논리 레벨 1을 가지는 기록 데이타가 데이타 버스 라인(1)을 통해 전달될때, 라인 REBS는 하이레벨이 되고 논리 레벨 1을 가지는 판독 데이타가 전달될때, 라인 REBS는 또한 하이레벨이 된다. 이런한 구성에 따라, 어드레스 데이타에 따라 선택된 메모리 어레이(9)의 어떤 메모리 셀에 유지되는 데이타가 판독 또는 기록 모드인지에 무관하게 임피던스 수단(3)에 계속해서 전달되더라도, 기록 데이타의 전위 레벨은 임피던스 수단(2)의 트랜지스터QN53, QN54에 의해 결코 변화하지 않으며 기록 모드 동작은 안전하게 수행된다. 더구나, 장치의 이러한 구성에 있어서, 트랜지스터 QN53, QN54를 통해 흐르는 전류는 메모리 어레이(9)에 대한 어드레스 데아타가 전류 소모를 줄이도록 변화할때를 제외하고 기록 모드 동안에 안정하게 흐르지 않는다.
제6도는 판독 증폭기(4)의 회로를 도시한다. 판독 모들에서의 라인, REBS 사이의 전위차는 위에서 기술된 바와 같이 비교적 작으며, 판독 증폭기(4)는 증폭기 AMP61, AMP62, PMP63의 2개의 단을 구비한다. 활성 제어 신호 SPE는 하이 상태에 있고 데이타라인및 REBS는 판독 데이타로서 전위차를 공급하는 동안에 증폭기 AMP61, AMP62 각각은 라인및 REBS 사이에서 독립적으로 전위차를 증폭하며 증폭기 AMP63은 증폭기 AMP61, AMP62의 2개의 출력 신호들 사이의 전위차를 증폭한다.
제7도 및 제8도를 참고로 하여, 메모리 어레이(9)의 구성이 기술되어 있다. 상기 메모리 어레이(9)는 제7도 및 제8도에 도시된 셀 어레이(72), 로우 디코더(72), 컬럼 디코더(73), 증폭기 영역(74)과, 신호라인(51,52,53)을 설치한 신호라인 영역(75)을 구비한다. 상기 셀 어레이(71)에서, 메모리 셀(82)은 로우 및 컬럼으로 배열되어 있다.
제8도는 상기 컬럼중 하나에 대응하는 회로 구성을 도시한다. 각 셀 어레이(82)은 비트라인쌍/D와 워드 디코더(72)에 접속된 워드라인 WL에 관련된다. 비트라인쌍/D는 제어 신호라인(53)으로부터의 기록 스위칭 제어 신호 WSW 및 컬럼 선택기로부터의 컬럼선택 신호 YSM에 따라 컬럼 선택 게이트 트랜지스터 QN107, QN108와 기록 스위치 게이트 트랜지스터 QN105, QN106를 거쳐 데이타라인, W1을 포함하는 길고 버스라인(51)에 선택적으로 접속된다. 상기 비트라인, D는 또한 트랜지스터QN111, QN112의 게이트 전극에 접속된다. 각 트랜지스터 QN111, QN112중 소스-드레인라인중 하나의 단부는 전원라인(8)에 접속되고 다른 단부는 컬럼 선택 신호 YSW에 따라 컬럼 선택 게이트 트랜지스터 QN109, QN110를 통해 데이타라인, RO을 포함하는 판독 버스라인(52)에 접속된다. 비트라인, D상의 데이타 신호의 전위 레벨은 반전되어 라인, RO에 각각 출력된다. 이 실시예에서, 비트라인및 D는 기록 데이타의 어떤 논리값에 대응한 데이타 버스라인(1)의 전위 레벨을 위에서 기술된 바와 같은 논리 값을 가진 판독 데이타의 전위 레벨과 조화시키기 위해 게이트 트랜지스터 QN53, QN54와 제5도에 각각 도시된 트랜지스터 QN53및 QN54에 대응하며, 상기 판독 버스라인(52)에는 비트라인 레벨에 따라 트랜지스터 QN111, QN112에 의해 발생된 버스라인(52)에서 나타나는 전위차를 증폭하기 위해 데이타 증폭기(81)에서의 트랜지스터 QP101, QP104는 클램프 트랜지스터로서 동작하며, 버스라인(52)의 전위 레벨이 데이타 신호가 변화할 때 빠르게 반전하고 판독 모드의 동작 속도가 높게 되도록 버스라인(52)상에 전달된 판독 신호의 진폭을 제한한다.
다음에, 이 실시예 장치의 동작을 기술한다. 제9도는 이러한 동작의 타이밍 챠트이다. 이 설명은 워드라인 WL중 하나를 선택하기 위해 외부 입력 신호 RAS가 하이에서 로우 레벨 상태로 진행하며 그 워드라인 WL의 전위 레벨은 상승하고, 메모리 셀(82)은 비트라인쌍/D중 대응하는 하나에 접속되어 있고 비트라인, D 사이의 전위차는 메모리 셀(82)에 기억된 데이터에 따라 발생된 상태에서 시작된다.
처음에 판독 모드 동작을 설명하기로 한다. 이 동작 동안에, 외부 입력 신호는 하이 레벨 상태로 남아 있으며 제1도에 도시된 기록 제어 회로는 또한 하이 레벨 상태로 제어 신호을 유지한다.
그러므로, 임피던스 수단(2)은 데이터라인, REBS에 전원라인(7)의 전위 레벨을 제공하며 기록 버퍼(5)는 하이 임피던스 상태로 출력 노드를 유지한다. 즉, 제4도에 따라, 상기 트랜지스터 QP41, QP42는 전도 상태에 있으며 트랜지스터 QN41, QN42는 비전도상태에 있다.
하이에서 로우 레벨까지의 외부 입력 신호 CAC의 변화에 따라, 어드레스 데이터 신호 A1에 대응하는 컬럼 선택 신호 YSW중 하나는 하이 레벨로 되며 트랜지스터 QN107내지 QN110은 전도 상태로 전환된다. 상기 비트라인 쌍/D 상의 판독 데이터 신호는 트랜지스터 QN109, QN110을 통해 판독 버스라인/RO에 전달되며 소정의 전위 레벨로 데이터 증폭기(81)에 의해 증폭된다. 상기 판독 데이터 신호는 제9도에 도시된 바와 같이 시간 t1에서 데이터 버스라인(1)상에 소정의 진폭을 갖는 신호가 되도록 버스라인(51)에서 임피던스 수단(3)까지 공급된다.
이후에, 버스라인(1)상의 신호는 판독 증폭기(4)에 의해 증폭되며 출력 버퍼 OB에 데이터 신호/DO로서 출력된다. 한편, 신호의 변화에 따라, 출력 가능 제어신호 OE가 공급된 출력 버퍼는 고레벨 상태로 되고 신호/DO에 따라 출력 데이터 Dout로서 판독 데이터를 출력한다. 상기 신호가 하이 신호 레벨이 되면, 제어 신호 OE는 또한 로우 레벨이 되며, 출력 버퍼 OB는 하이 임피던스 상태로 출력 노드를 유지한다. 이 동작에서, 데이터 버스라인(1)에 나타나는 전위차는 작아서 기록 게이트 회로의 게이트 회로 NAND51가 이 차이를 검출하지 않고 게이트 회로 NAND51의 출력 신호 또는 제어 신호 WSW가 로우 레벨로 유지된다. 그러므로, 기록 버스라인(51)은 판독 데이터 버스(1)을 전달하는 신호라인으로부터 트랜지스터 출력한다. QN53, QN54, QN105, QN106에 의해 차단되며, 신호라인에 기생하는 기생 캐패시턴스는 고속으로 판독 모드를 달성하기 위해 감소된다.
기록 모드 동작이 아래에 기술되어 있다. 제9도에 따라, 기록 모드 동작은 설명을 간단하게 하기 위해 어드레스 데이터 변화없이 시작된다. 만약, 상기 어드레스 데이터가 기록 모드에 앞서 변화되면, 워드 디코더(72) 및 컬럼 디코더(73)은 워드라인 WL과 컬럼 선택 신호 YSW를 사용하므로서 또다른 메모리 셀(82)을 선택한다. 외부 입력 신호와가 로우 레벨이 될 때, 기록 제어 신호 WC는 입력 데이터 신호 Din을 래치하기 위해 입력 버퍼 IB를 작동시키기 위해 제1도에 도신된 입력 버퍼 IB에 제어신호 WO를 출력한다. 상기 입력 버퍼 IB는 기록 버퍼(5)로 기록 데이터 신호 WD를 출력한다. 다음에, 기록 제어 회로 WC 역시 전원라인(7)과 데이터 버라인(1)을 차단시키기 위해 임피던스 수단(2)에 제어 신호을 출력한다. 즉, 제4도에 따라, 트랜지스터 QP41, QP42, QN41, QN42는 기록 버퍼(5)의 출력단으로서 동작한다. 그러므로, 기록 버퍼(5)는 제9도에 도시된 바와 같이 시간 t2에서 전원라인(7,8)의 레벨에 연장된 큰 진폭을 갖는 기록 데이터 신호를 발생하기 위해 데이터 버스라인(1)을 구동한다. 기록 제어 게이트(6)내의 게이트 회로 NAND51은 데이터라인RWBS 사이의 전위차를 검출하며, 컬럼 선택 신호 YSW에 따라 전도 상태에 있는 컬럼 선택 트랜지스터 QN107, QN108을 통해 데이타 버스라인(1)과 비트라인쌍/D에 기록 버스라인(51)을 접속시키기 위해 트랜지스터 QN51, QN52에 하이 레벨 신호를 출력하고 트랜지스터 QN105, QN106에 하이 레벨 상태의 제어 신호 WSW를 출력한다. 상기 기록 데이타 신호는 비트라인쌍/D에 전달되며, 감지 증폭기(83)에 의해 증폭되고, 메모리 셀(82)에 기록된다. 한편, 판독 버스라인(52)은 비트라인쌍/D에 나타나는 기록 데이타 신호를 임피던스 수단(3)에 전달한다. 그러나, 위에서 기술된 바와 같이, 트랜지스터 QN53, QN54의 전도 및/또는 비전도 상태는 트랜지스터 QN53, QN54를 통해 기록 모드 동안 전원라인(8)에 흐르는 전달 전류를 제거하기 위해 데이타라인, RWBS의 전위 레벨에 대응한다. 트랜지스터 QN53, QN54가 그러한 방법으로 라인, RWBS의 레벨에 대응하지 않으면, 상기 장치의 전류 소모가 증가하지는 않지만, 기록 모드 동작은 안전하게 이루어질 수 있다.
트랜지스터 QN53, QN54의 임피던스가 높기 때문에, 하이 레벨 상태에 있는의 RWBS 데이타라인의 전위 레벨은 전원라인(7)의 레벨 보다 다소 낮은 중간 전위 레벨로 감소한다. 그러므로, 중간 레벨과 전원라인(8)의 레벨간의 전위차는 기록 데이타를 전달하는데 충분히 크며 데이타 버스라인(1)을 통해 정확히 전달된다.
상기 제어 신호은 기록 모드 동안 단 주기의 있는 로우 레벨 상태에 있는 원-숏 신호이며 기록 데이타가 메모리 셀(82)에 전달되기 전이나 그때 하이 레벨 상태로 된다. 이후에, 기록 버퍼(5)는 출력노드를 하이 임피던스 상태로 변경하며 임피던스 수단(2)은 라인, RWBS에 전원라인(7)의 전위 레벨을 공급하며, 또는 제4도에 따라, 트랜지스터 QP41, QP42는 전도 상태로 되고 트랜지스터 QN41, QN42는 비전도 상태로 된다. 라인, RWBS의 전위 레벨은 하이 레벨의 전원라인(7)이 되거나 제9도에 도시한 바와 같은 시간 t3에서 기록 데이타에 대응하는 중간 레벨이 된다. 따라서, 게이트 회로 NAND51은 고레벨 신호의 출력을 정지시키며 트랜지스터 QN51, QN52, QN105, QN106은 데이타 버스라인(1)과 비트라인쌍/D를 기록 버스라인(51)과 차단시키도록 비전도 상태로 된다.
제10도는 본 발명의 제2실시예에 따른 메모리 장치의 블럭 다이어그램을 도시한다. 상기 메모리 장치는 다수의 메모리 어레이(91,92)를 가진다. 단지 2개의 메모리 어레이(91,92)만이 설명을 간단하게 하기 위해 제10도에 도시되었다. 각각의 메모리 어레이(91,92)는 제1실시예와 같은 구성을 가진다. 상기 장치는 또한 뱅크 선택 신호 BS1, BS2를 출력시키는 뱅크 선택기(100)를 가진다. 데이타 버스라인(1), 임피던스 수단(2), 기록 버퍼(5) 및 판독 증폭기(4)의 회로 구성이나 기능 또한 제1실시예의 구성이나 기능과 같다. 제11도는 메모리 어레이(91)과 관련된 기록 제어 게이트(61)와 임피던스 수단(31) 각각을 도시한다. 뱅크 선택기(100)로부터 출력된 뱅크 선택 신호는 메모리 어레이(91)가 어드레스 데이타 신호에 따라 선택될때 고레벨이 되며, 이 상태에서, 판독 모드로, 트랜지스터 QN305, QN307는 전도상태로 되며, 트랜지스터 QN306, QN308중 하나는 판독 데이타에 따라 전도상태로 된다. 데이타라인, RWBS는 임피던스 수단(20,31)의 비 또는 임피던스에 의해 결정된 전원라인(7)의 전위 레벨이나 중간 전위 레벨을 가진다. 상기 임피던스 수단(31)의 임피던스는 트랜지스터 QN305, QN306또는 트랜지스터 QN307, QN308에 의해 결정된다. 이 실시예에서는, 임피던스 수단(8)에 의한 영역이 작게 되도록 큰 임피던스를 갖는 임피던스 수단(31)이 바람직하며, 제1실시예에서와 같다. 반면, 트랜지스터 QN301, QN302는 게이트 전극에서 고레벨 신호 BS1을 가진다. 그러므로, 전원라인(7)의 레벨에 근접한 라인, RWBS 둘의 전위 레벨 때문에, 상기 트랜지스터 QN301, QN302는 비전도 상태에 있으며 판독 데이타는 노드 N111, N112의 전위 레벨에 의한 차단없이 전달된다. 양호하게 상기 트랜지스터 QN301, QN302는 비교적 높은 임계 전압을 가진다. 판독 모드 동안에, 노드 N111, N112는 게이트 회로 NAND511이 판독 모드를 표시하는 저레벨 신호를 출력하도록 트랜지스터 QP301, QP302에 의해 고레벨을 유지한다.
기록 모드에서, 라인, 저 전위 레벨을 갖는 RWBS는 라인, RWBS 중 하나에 대응한 트랜지스터 QN301, QN302중 하나가 전도 상태로 변경하도록 기록 데이타에 따라 전원라인(7,8)의 게이트 회로 NAND511은 기록 모드 동작을 표시하기 위해 고레벨 신호를 출력한다. 상기 트랜지스터 QP301, QP302는 기록 데이타가 정확히 전달되도록 비전도 상태로 턴한다. 이 경우, 기록 모드의 시초에서, 전도 상태로 되는 트랜지스터 QP301, QP302로 인해 전달전류는 저레벨에서 라인, RWBS 중 하나에 흐른다. 그러므로, 이에는 노드 N111, N112을 유지하는데 작은 구동 용량을 갖는 트랜지스터 QP301, QP302가 충분하다. 따라서 전류는 기록 모드 동작에서 보다 더 작으며 안전하게 수행된다. 다음에 본 발명의 제3실시예를 기술한다. 이 실시예의 메모리 장치는 제12도에 도시된 바와 같은 임피던스 수단(33)과 제13도에 도시된 판독 증폭기를 가진다. 다른 소자들은 제1 또는 제2실시예에서와 거의 같다. 상기 임피던스 수단(33)은 어드레스 변위 펄스 신호 ATD2인 트랜지스터 QN123, QN124에 대해 게이트 전극 입력 신호와 다른 제2실시예의 것과 거의 같은 구성이다. 상기 임피던스 수단(33)은 따라서, 제1실시예의 것과 같은 방법으로 동작하며, 즉, 어드레스 데이타가 변화할때만 동작한다. 결국, 판독 모드동안 임피던스 수단(33)을 통해 전원라인(7)에서 전원라인(8)까지 흐르는 전류는 극단적으로 감소된다. 상기 판독 증폭기(43) 또한 어드레스 데이타가 변화될때만 증폭기로서 동작하며 출력 데이타 신호/DO를 연속해서 출력키 위해 판독 데이타 신호를 래치한다.
제14도는 이 장치의 판독 모드 동작의 타이밍 챠트이다. 처음에 데이타라인, RWBS는 임피던스 수단(2)에 의해 고레벨로 유지된다. 어드레스 신호 ADD가 변화할때, 상기 제어 펄스 신호 ATD1은 판독 증폭기(43)가 다시 동작하도록 고레벨로 턴하며 상기 출력 신호, DO는 서로 접속되어 밸런스 회로(131)로 인해 고레벨로 턴한다. 후에, 고레벨을 갖는 제어 펄스 신호 SDE는 증폭기(43)의 플립플롭부 FF에 데이타라인, RWBS을 접속시키도록 증폭기(43)를 가진다. 다음에, 신호 ATD1은 로우 레벨로 턴하며 라인, RWBS는 서로 차단된다. 반면에, 상기 제어 신호 ATD2는 임피던스 수단(33)을 가지며 판독 데이타 신호는 데이타 버스라인(1)을 통해 전달된다. 상기 판독 데이타 신호는 플립플롭 FF의 입력/출력 노드 N5, N6에 공급된다. 그러므로, 상기 신호 SDE는 저레벨로 턴하고, 플립-플롭부 FF는 데이타 신호를 증폭하며 이들이 플립플롭 FF와 차단된 후 라인, RWBS와 무관하게 래치된다. 판독 데이타가 플립플롭부 FF에 전달된 후, 신호 ATD2는 전류 소모를 제거하기 위해 로우 레벨로 턴한다. 이 장치의 모드 동작은 제1 또는 제2실시예의 경우와 같은 방법으로 이루어진다.
전술된 실시예에서, 메모리 장치는 판독 데이타 신호의 작은 진폭과 짧은 전달 주기로 인해 저전류 소비로 고속으로 판독 동작을 수행한다. 더구나, 상기 장치는 동작모드, 즉, 판독 또는 기록 모드를 표시하기 위한 어떤 신호라인도 필요로 하지 않고 따라서 작은 영역만을 차지한다.
위의 설명은 본 발명을 설명하며, 여기서, 고진폭은 기록 모드 동작을 양호하게 표시한다. 따라서, 본 발명은 고진폭이 기록 모드 동작을 표시하는 경우에도 이용할 수 있다.

Claims (9)

  1. 반도체 메모리 장치에 있어서, 제1메모리 어레이(9)와, 제1 및 제2데이타 버스라인(1)과, 제1임피던스를 가지고 상기 제1 및 제2데이타라인을 제1전원라인(7)에 접속하기 위해 적어도 데이타 판독 모드 동안에 동작되는 제1회로 수단(2)과, 제2임피던스를 가지고 상기 제1 및 제2데이타라인중의 하나를 제2전원라인(8)에 접속하여 상기 제1 및 제2데이타라인중의 하나가 상기 제1 및 제2전원라인의 레벨 사이의 중간 레벨을 취하도록 하기 위해 상기 메모리 어레이로부터 판독된 데이타에 응답하는 제2회로 수단(3)과, 기록 데이타를 나타내는 참 신호와 보상 신호 사이의 레벨의 차이가 상기 제1 및 제2전원라인 사이의 레벨의 차이와 근접한 그러한 참 신호와 보상 신호를 상기 제1 및 제2데이타 버스라인에 공급하기 위해 기록 데이타에 응답하는 데이타 기록 수단(5)과, 상기 중간 레벨을 감지하지 않고 상기 제1 및 제2데이타 버스라인의 상기 참 신호와 보상 신호에 응답하기 위해서 상기 중간 레벨보다 낮은 입력 임계 전압을 가진 논리 게이트 회로(NAND)를 포함하며, 상기 메모리 어레이와 상기 제1 및 제2데이타라인 사이에 커플링된 기록 제어 게이트 회로(6)와, 상기 데이타 기록 모드 동안에 상기 제1 및 제2데이타라인 사이의 전위차를 증폭하기 위해 상기 제1 및 제2데이타라인에 커플링된 판독 증폭기(4)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제2전원라인의 상기 레벨은 각각 양전압 레벨과 접지 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1회로 수단은 상기 제1 및 제2데이타 버스라인 중의 관련된 한 데이타 버스라인과 상기 제1전원라인 사이에 각각 접속된 제1 및 제2트랜지스터(QP21, QP22, QP41, QP42)를 포함하고, 상기 제2회로 수단은 상기 제1 및 제2데이타 버스라인중의 관련된 한 데이타 버스라인과 상기 제2전원라인 사이에 각각 접속된 제3 및 제4트랜지스터(QN53, QN54)를 포함하며, 상기 중간 레벨은 상기 제1 및 제3트랜지스터 사이 또는 상기 제2 및 제4트랜지스터 사이의 임피던스 값의 비율에 의해 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이타 기록 수단은 상기 데이타 기록 모드 동안에 상기 기록 데이타를 나타내는 상기 참 신호와 보상 신호를 상기 제1 및 제2데이타 버스라인에 공급하기 위해 상기 제1 및 제2트랜지스터와 협동하며, 상기 제1 및 제2트랜지스터는 상기 데이타 판독 모드 동안에 상기 기록 데이타와 무관하게 비전도 상태로 되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 어레이를 위한 어드레스 데이타의 입력에 응답하여 제1시간 주기를 위한 제1제어 신호(W1)를 상기 제1회로 수단에 출력하기 위한 콘트롤러(WC)를 부가로 포함하며, 상기 제1회로 수단은 상기 제1시간 주기 동안에 상기 판독 데이타에 따라 상기 제1 및 제2데이타 버스라인을 상기 제1전원라인에 접속하기 위하여 상기 제1제어 신호에 의해 동작되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 콘트롤러는 또한 상기 제1시간 주기에서 상기 어드레스 데이타의 상기 입력에 응답하여 제2제어 신호(SDE)를 상기 판독 증폭기에 출력하고, 상기 판독 증폭기는 상기 제1 및 제2데이타 버스라인상에 나타나는 상기 판독 증폭기를 증폭하고 유지하기 위해 상기 제2제어 신호에 의해 동작되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 어레이는 제1 및 제2메모리 어레이부(91,92)로 분할되고, 상기 제2회로 수단은 상기 제1 및 제2메모리 어레이부에 대응하여 제공되는 제1 및 제2부분 회로(31,32)와 상기 제1부분 회로를 동작시키기 위해서 제1제어 신호(BS1)와 상기 제2부분 회로를 동작시키기 위해서 제2제어 신호(BS2)를 출력하기 위한 제어 회로(100,120)로 분할되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제어 회로는 상기 어드레스 데이타의 전이에 응답하여 펄스 신호로서 상기 제1 및 제2제어 신호의 각각을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 메모리 어레이를 위한 어드레스 데이타에 따라 상기 제2회로 수단에 동작 신호를 공급하기 위한 동작 제어 회로를 부가로 포함하며, 상기 제2회로 수단은 상기 판독 데이타에 따라 상기 제1 및 제2데이타 버스라인을 상기 제2전원라인에 접속하도록 상기 동작 신호에 의해 동작되는 것을 특징으로 하는 반도체 메모리 장치.
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